JP3070053U

JP3070053U - スキャンラッチ

Info

Publication number: JP3070053U
Application number: JP1999009921U
Authority: JP
Inventors: ウォレンロバート
Original assignee: SGS Thomson Microelectronics Ltd
Current assignee: STMicroelectronics Ltd Great Britain
Priority date: 1994-09-01
Filing date: 1999-12-28
Publication date: 2000-07-14
Anticipated expiration: 2001-08-29
Also published as: EP0702240A3; US5719876A; GB9417590D0; EP0702240B1; EP0702240A2; DE69529870D1; JPH08179015A

Abstract

(57)【要約】（修正有）【課題】境界スキャンテストを実施できるスキャンラッ
チにより簡単なクロッキングシーケンスと縮小された回
路とを提供する。【解決手段】入力信号を受信するために接続される入力
端子、クロック信号を受信するために接続される制御端
子及び中間出力端子とを有する捕捉ハーフラッチ56ａ
と、捕捉ハーフラッチ56ａの中間出力端子に接続される
入力端子、クロック信号を受信するために接続される制
御端子及びスキャン出力端子とを有する解放ハーフラッ
チ60ａと、捕捉ハーフラッチ56ａの中間出力端子に接続
される入力端子、クロック信号を受信するために接続さ
れる制御端子及びデータ出力端子とを有する更新ハーフ
ラッチ58ａとを含んでスキャンラッチを構成すること
で、これらのハーフラッチの組合せが、スキャンラッチ
の回路を簡単にする。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】本考案は、境界スキャンテストを実施できるスキャンラッチに関する。

【０００２】

【従来の技術及び考案が解決しようとする課題】境界スキャンテストは、論理回路の機能や集積回路の相互接続の検査をするための十分に確立された技術である。この技術の簡単な説明は、考案の背景として下記に示す。図14は、境界スキャンテストを実行するために必要な基本要素を含む集積回路（ＩＣ）２の典型的な構成を概略的に示す図である。

【０００３】ＩＣ２は、機能論理回路４、複数の境界スキャンセル６ａ，６ｂ，６ｃ，６ｄ及びテストアクセスポート（ＴＡＰ）コントローラ12を含む。ＩＣ２が通常の機能動作をするには、機能論理回路４は、各リンク10ａ〜10ｄを介して境界スキャンセル６ａ〜６ｄにリンクされる。また、境界スキャンセル６ａ〜６ｄは、機能論理回路をその他のＩＣを含む別の回路に接続させる各外部ピン結線８ａ，８ｂ，８ｃ，８ｄに接続される。境界スキャンテストを実行するために、各境界スキャンセル６ａ〜６ｄは、更に加えてスキャンテスト回路を含む。スキャンテスト回路は、チェーン結線14ａ，14ｂ，14ｃ，14ｄ，14ｅを介してチェーン状に接続しており、このチェーンはＴＡＰコントローラ12で始まり、ＴＡＰコントローラ12で終わっている。

【０００４】境界スキャンセル６ａ〜６ｄは、単に境界スキャンテストを実行するためだけに設けられる。ＩＣ２の通常の機能動作において、境界スキャンセル６ａ〜６ｄは、リンク10ａ〜10ｄと外部ピン結線８ａ〜８ｄとを直接に接続するように動作する。従って、ＴＡＰコントローラがリセットされると、常に通常の機能モードに入るので、このリッセト状態で、リンク10ａ〜10ｄは、常に外部ピン結線８ａ〜８ｄに直接的に接続される。

【０００５】簡単な境界スキャンテストは、各外部ピン結線８ａ〜８ｄと別のＩＣ上の対応する外部ピン結線との間の保全性を検査するものである。この検査を実施できる境界スキャンテスト回路に用いる公知の境界スキャンセルの簡単な実例を図15に示す。このような境界スキャンセルは、ＩＥＥＥＳｔａｎｄａｒｄ１１４９．１─１９９０で公知である。境界スキャンセル６ａ〜６ｄを、機能論理回路４に信号を入力させるだけ、機能論理回路４から信号を出力させるだけ、或いは、機能論理回路４への信号入力と機能論理回路４からの信号出力の両方ができるように動作するよう構成することができる。下記の記述は、境界スキャンセル６ａ〜６ｄが全て機能論理回路４から信号を出力するだけの実例について示す。

【０００６】図15の境界スキャンセルは、入力マルチプレクサ26ａ、出力マルチプレクサ18ａ及び２つのラッチ28ａ，40ａを含む。入力マルチプレクサ26ａには、一方の入力としてライン10ａ上の信号ＤＡＴＡＩＮと、他方の入力としてライン14ａ上の信号ＳＣＡＮＩＮが入力する。入力マルチプレクサ26ａは、ライン34 上の信号ＴＡＰＣＯＮＴＲＯＬ１により制御される。ライン30ａ上の入力マルチプレクサ26ａの出力は、捕捉ラッチ28ａの入力となる。そして、ライン16ａ上の捕捉ラッチ28ａの出力は、ライン22ａ上の更新ラッチ40ａへの入力となり、また、ライン14ｂの信号ＳＣＡＮＯＵＴとなる。ラッチ28ａ，40ａは、ライン36，38 上の信号ＴＡＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２によってそれぞれクロックされる。出力マルチプレクサ18ａには、一方の入力としてライン10ａ上の信号ＤＡＴＡＩＮと他方の入力としてライン24ａ上のラッチ40ａの出力が入力する。出力マルチプレクサ18ａは、ライン22上の信号ＴＡＰＣＯＮＴＲＯＬ２により制御され、ライン８ａ上の信号ＤＡＴＡＯＵＴＡを出力として発生する。信号ＴＡＰＣＯＮＴＲＯＬ１，ＴＡＰＣＯＮＴＲＯＬ２，ＴＡＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２は、全てＴＡＰコントローラ12の制御に基づいて発生し、これら信号及び結線は平明にするために図14に示されていないが全ての境界スキャンセル６ａ〜６ｄに共通である。

【０００７】図14のＩＣ２の２つの動作モードを、図14，15を参照して説明する。各境界スキャンセル６ａ〜６ｄは、図15に示すのと同様の回路を含み、各構成要素及び信号ラインには末尾にｂ，ｃ，ｄを適宜に付けることで識別される。通常の機能動作において、ＴＡＰコントローラ12は停止しており、出力マルチプレクサ18ａが、ライン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２によって、ライン10 ａ上の信号ＤＡＴＡＩＮをライン８ａの信号ＤＡＴＡＯＵＴに直接接続するように制御される。このような通常の機能動作では、入力マルチプレクサ26ａの制御は重要ではなく、各ライン36，38上のクロック信号ＴＡＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２は停止されるのが好ましい。

【０００８】境界スキャンテストが実行される場合、出力マルチプレクサ18ａがラッチ40ａの出力からのライン24ａ上のその入力をライン８ａ上のその出力に接続するように、ＩＣ２のＴＡＰコントローラ12はライン22上の信号ＴＡＰＣＯＮＴＲＯＬ２を制御する。境界スキャンテストを実行するために、各ピン結線８ａ〜８ｄ上に既知のビットを置くことが必要である。これを達成するため、ライン 30ａ上の入力マルチプレクサ26ａの出力をライン14ａ上のその入力に接続するように、ＴＡＰコントローラ12はライン34上の制御信号ＴＡＰＣＯＮＴＲＯＬ１によって入力マルチプレクサ26ａを制御する。その後、テストビットが信号ライン 14ｂ〜14ｄを経由してへ次々とラッチ28ａ〜28ｄによってクロックされるように、ＴＡＰコントローラ12は、ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１の制御下で連続的にライン14ａ上に一連のテストビットを出力する。ＴＡＰＣＬＯＣＫ１の複数のクロックサイクル（図14に示す例では４であるが一般的にはピン結線８ａ〜８ｄの数及びタイプに依存して極めて多数である）の後、各々のノード 31ａ〜31ｄは、それぞれのラッチ28ａ〜28ｄによってその時に蓄えられた既知のテストビットを持つ。その後、各ノード31ａ〜31ｄ上のテストビットがラッチ40 ａ〜40ｄの出力ライン24ａ〜24ｄ上に現れるように、ＴＡＰコントローラ12は、ライン38上の信号ＴＡＰＣＬＯＣＫ２をクロックする。結果的に、テストビットはそれぞれの外部ピン結線８ａ〜８ｄ上に現れる。ＩＣ２が各ＩＣへ信号を入力するよう形成され、境界スキャンテスト能力を有する類似の境界スキャンセルに接続されると、境界スキャンセルのこれら入力を制御するＴＡＰコントローラは、連続的にそれぞれの境界スキャンセルの入力をを読み込むことができるので、個々のＴＡＰコントローラによって境界スキャンセルに書き込まれる値が、接続される別の境界スキャンセルに首尾よく伝達されることを保証するための検査を実行できる。この方法で、種々のＩＣ間の相互接続をテストすることができる。

【０００９】上述の技術が、機能論理回路４の実際の動作を説明するために必要であるＴＡＰコントローラ12無しでそのテストを実行できることがわかる。ＴＡＰコントローラは、単にＩＣ２の境界スキャンセルの数及びタイプを知るのに必要なだけである。境界スキャンテスト技術は、主としてボードテストを意図するものである。

【００１０】図16は、ＩＥＥＥＳｔａｎｄａｒｄ１１４９．１─１９９０で明らかにされた図14のＴＡＰコントローラ12の状態図を示す。境界スキャンテストを実行する際の図15の回路の動作を、図16に示す状態図を参照して述べる。ＩＣ２の通常の機能動作では、ＴＡＰコントローラ12は、TEST-LOGIC-RESET状態Ｓ０にある。この状態において、テスト論理は停止しており、ライン22上の信号ＴＡＰＣＯＮＴＲＯＬ２の制御下で出力マルチプレクサ18ａにより、ライン10ａ上の信号ＤＡＴＡＩＮは、ライン８ａ上の信号ＤＡＴＡＯＵＴに直接接続される。ＴＡＰコントローラ12は、マスタクロック信号ＭＣＬＯＣＫによって制御される。マスタクロックＫＣＬＯＣＫは、ＩＥＥＥＳｔａｎｄａｒｄ１１４９．１ ─１９９０で明らかにされたクロックＴＣＫの緩衝された変種である。テスト動作が開始されると、ＴＡＰコントローラ12は、まず、RUN-TEST/IDLE 状態Ｓ１になる。

【００１１】境界スキャンテストが実行される場合、ＴＡＰコントローラ12がＭＣＬＯＣＫの次のサイクルで、SELECT-SCAN 状態Ｓ２に入り、そして、ライン８ａ上の出力マルチプレクサ18ａの出力信号ＤＡＴＡＯＵＴをライン24ａ上の信号に直接接続するように、ライン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２は状態を変化する。ＭＣＬＯＣＫの次のクロックサイクルで、ＴＡＰコントローラは、CA PTURE 状態Ｓ３に入る。テストのこの段階では、CAPTURE 状態は、テストデータが未だスキャンテスト回路にロードされていないので、重要ではない。

【００１２】ＭＣＬＯＣＫの次のクロックサイクルで、SHIFT 状態Ｓ４に入る。この状態で、ＴＡＰコントローラは、ライン14ａ上の信号ＳＣＡＮＩＮがマルチプレクサ26ａの出力30ａに現れるように、ライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１を同一レベルで保持すると同時に、ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１を構成する複数のクロックサイクルを生成する。このようにして、ＴＡＰＣＬＯＣＫ１の一定数ｎ（この場合４つ）のクロックサイクルの後、ラッチ28ａ，28ｂ，28ｃ，28ｄの全てが、ノード31ａ〜31ｄ上のそれらの各々の出力に既知のテストビットを持つように、テストデータは、連続的にテスト回路にシフトされる。このように、マスタクロックＭＣＬＯＣＫのｎサイクルの間、そのSHIFT 状態Ｓ４は維持される。マスタクロックの次のサイクルで、EXIT１状態Ｓ５に入る。状態Ｓ５は一時的な状態であり、ＴＡＰコントローラは、通常マスタクロックの次のサイクルでUPDATE状態Ｓ８に移行する。ＴＡＰコントローラは選択的に PAUSE 状態Ｓ６に入り、続いてEXIT２状態Ｓ７に入ることができるが、本発明には関係がないのでここでは説明を省略する。

【００１３】UPDATE状態Ｓ８の時に、ＴＡＰコントローラは、一旦、ライン38ａ上のクロック信号ＴＡＰＣＬＯＣＫ２のクロッキングを構成するためにクロックサイクルを発生させることによりラッチ40ａの出力を更新させる。従って、ラッチ28ａの出力ノード31ａ上のテストデータビットは、ライン24ａ上のラッチ40ａの出力に現れ、結果的に、ライン８ａ上のＤＡＴＡＯＵＴ信号として現れる。テスト動作のこの時点で、ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信号は更新される。ピン結線８ａ〜８ｄは、前述したように、１つ又はそれ以上の他のＩＣのそれぞれのピン結線に接続される。従って、ＩＣ間の更新された信号の伝達（ＩＣ間の緩衝論理を通過する伝達を含む）を考慮させる短時間後に、ピン結線８ａ〜８ｄ上の更新された信号は、１つ或いはそれ以上の他のＩＣの各々のピン結線に現れる。他のＩＣのピン結線は、入力装置或いは入出力装置として形成される境界スキャンセルに接続される。このような入力境界スキャンセルがどのように実施されるかは、ＩＥＥＥＳｔａｎｄａｒｄ１１４９．１─１９９０を参照する当業者の範囲内であるので、このような入力境界スキャンセルはここでは詳細に説明しない。境界スキャンテストの説明を完全なものとするため、ＩＣ２が接続されるＩＣの入力境界スキャンセルは、そのような他のＩＣのピン結線がライン10ａ上のＤＡＴＡＩＮ信号として接続されるという相違を伴うが図15の境界スキャンセルと同一であると考えられる。それゆえ、図15の回路の残りの説明のためには、ライン10ａ上の信号ＤＡＴＡＩＮが検査された結果であると考えられる。言い換えれば、前述の更新動作が実行された後、短時間後に、その結果がライン10ａ上に発生すると考えられる。

【００１４】マスタクロックの次のサイクルで、ＴＡＰコントローラは再度SELE CT-SCAN 状態Ｓ２に入り、その後次のサイクルでCAPTURE 状態Ｓ３に入る。その CAPTURE 状態で、ライン10ａ上の信号がライン30ａ上に現れるように、マルチプレクサがライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１で制御される間、ラッチ28ａは一旦ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１でクロックされる。このように、更新動作に応答して発生した結果がライン16ａ上に捕捉される。その後、次のマスタクロックサイクルで、ＴＡＰコントローラは、もう一度SHIFT 状態Ｓ４に入り、ラッチ（フリップフロップ）28ａ〜28ｄの出力を捕捉した結果を、ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１の制御下で連続的にＴＡＰコントローラにクロックアウトする。捕捉された結果がラッチ28ａ〜28ｄの外にクロックされると同時に、テストビットの新たなセットがＴＡＰコントローラからラッチ 28ａ〜28ｄ内にクロックされる。その結果として、上述のＳ２，Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻る状態のサイクルが連続的に繰り返される。

【００１５】図15のラッチ28ａの実例を示す図17において、ラッチ28ａは２つのハーフラッチ或いは透過ラッチ44ａ，46ａから構成される。各ハーフラッチは、それぞれ制御ノード48ａ，52ａと記憶ノード50ａ，54ａで構成される。ライン36 上のクロック信号ＴＡＰＣＬＯＣＫ１がハーフラッチ46ａの制御ノード52ａをクロックする一方、クロック信号ＴＡＰＣＬＯＣＫ１の否定であるＮＯＴＴＡＰＣＬＯＣＫ１は制御ノード48ａをクロックする。クロック信号ＴＡＰＣＬＯＣＫ１とＮＯＴＴＡＰＣＬＯＣＫ１が重複しないクロック信号であるか、又は、制御ノード48ａと52ａ内の選択回路が２つのクロック信号の重複をできるだけ避ける、ということは、その技術分野においてよく知られている。図15のラッチ40ａは、同様に２つのハーフラッチを含んで構成される。従って、図15の回路は、４つのハーフラッチを含んで構成されることがわかる。通常の機能動作とテスト目的のための正しいクロック動作を提供するためには、図15の回路は、図15，16を参照しながら述べた上述の記載から理解されるように、複雑なクロック機構が要求される。

【００１６】従って、スキャンラッチに、より簡単なクロッキングシーケンスと縮小された回路とを提供することが本考案の目的である。

【００１７】

【課題を解決するための手段】本考案によれば、入力信号を受信するために接続される入力端子と、クロック信号を受信するために接続される制御端子と、中間出力端子とを有する捕捉ハーフラッチと、前記捕捉ハーフラッチの中間出力端子に固定的に接続される入力端子と、クロック信号を受信するために接続される制御端子と、スキャン出力端子とを有する解放ハーフラッチと、前記捕捉ハーフラッチの中間出力端子に固定的に接続される入力端子と、クロック信号を受信するために接続される制御端子と、データ出力端子とを有する更新ハーフラッチとを具えるとともに、捕捉ハーフラッチ、更新ハーフラッチの１つ及び解放ハーフラッチの組合せが、フルラッチとして作動するようにしたスキャンラッチにおいて、前記捕捉ハーフラッチ、解放ハーフラッチ及び更新ハーフラッチに与えられるクロック信号は、共通クロック源から得られ、前記解放ハーフラッチと前記更新ハーフラッチとが、前記捕捉ハーフラッチに供給されるクロック信号の反転信号を受信することを特徴とするスキャンラッチが提供される。

【００１８】ハーフラッチの用語は、ここでは、データ転送状態において信号をその入力端子からその出力端子に第１の状態の制御信号で転送し、また、データ保持状態において第２の状態の制御信号で出力端子上の信号を蓄えるよう動作する回路を意味する。ハーフラッチの簡単な具体例は、入力端子と出力端子との間に接続されたソース／ドレイン・チャネルと、制御信号を受信するために接続されたゲートとを有するFET トランジスタである。このトランジスタは出力端子での蓄積要件を提供するのに十分な固有の静電容量を有する。ハーフラッチの他の具体例も知られており、任意の適切な具体例が本考案の回路に使用できる。

【００１９】一実施態様において、捕捉ハーフラッチ、解放ハーフラッチ及び更新ハーフラッチに与えられるクロック信号は、異なったクロック信号であり、これらのクロック信号のタイミングは個別に制御可能である。これらのクロック信号のシーケンスは、図１５に示す従来技術のスキャンラッチにおけるシーケンスよりもより簡単である。この様なスキャンラッチは、スキャンテストが実施され、スキャンデータが内部または外部に移される間、機能データ出力が変化しない任意のフルラッチに代えて使用できる。

【００２０】本考案によるスキャンラッチは、論理回路のタイミングを試験するための所謂、性能テスト（後述する）を実施することもできる。これは、従来技術のスキャンラッチまたは従来技術のスキャンセルでは不可能である。特に、性能テストを実施するのに好適な本考案の実施態様は、捕捉ハーフラッチ、解放ハーフラッチ及び更新ハーフラッチに与えられるクロック信号が、共通クロック源から得られ、解放ハーフラッチと更新ハーフラッチが、捕捉ハーフラッチに供給されるクロック信号の反転信号を受信するスキャンラッチである。この実施態様において、解放ハーフラッチと更新ハーフラッチ各々は、更に、ハーフラッチがデータ転送状態にあるかデータ保持状態にあるかを決定する制御信号を受信するために接続される制御端子を有する。

【００２１】この実施態様は、クロックが１つだけですむので、消費電力や工程経費などを低減する。単一クロックは１つのクロックツリーのみを意味するので、より正確な性能テストが実施できる。本考案のこの実施態様は工業規格に従った構造テストを実施するためにも使用できる。

【００２２】

【考案の実施の形態】本考案をより理解するため、また、本考案がどのように実施されるかを示すため、添付図面の図１〜13の例によって説明する。まず、本考案の１つの態様による図15に示したテスト回路のより有効な実例を示す図１について説明する。図14〜17中と同一部分には同一参照符号を付す。

【００２３】図１において、図15の２つのフルラッチ28ａ，40ａは、３つのハーフラッチである捕捉ハーフラッチ56ａ、更新ハーフラッチ58ａ、及び、解放ハーフラッチ60ａに置き換えられている。ライン62ａ上のマルチプレクサ26ａの出力は、捕捉ハーフラッチ56ａの入力に接続される。ライン64ａ上の捕捉ハーフラッチ56ａの出力は、更新ハーフラッチ58ａの入力ライン66ａと、解放ハーフラッチ 60ａの入力ライン68ａに接続される。ライン65ａ上の更新ハーフラッチ58ａの出力は、出力マルチプレクサ18ａの入力となる。解放ハーフラッチ60ａの出力は、チェーン結線14ｂを構成する。捕捉ハーフラッチ56ａは、ライン70上のクロック信号ＣＡＰＴＵＲＥＣＬＫによってクロックされ、更新ハーフラッチは、ライン 74上のクロック信号ＵＰＤＡＴＥＣＬＫによってクロックされ、そして、解放ハーフラッチは、ライン72上のクロック信号ＲＥＬＥＡＳＥＣＬＫによってクロックされる。各々のハーフラッチは、その入力上の信号がその出力に直接転送されるデータ転送状態又は信号が入力の変化に拘らずその出力ノード上に保持されるデータ保持状態の２つの状態のうちの１つの状態になることができる性質を持つ。下記のハーフラッチの“クロックキング" の説明は、データ転送状態の動作を引用する。クロックされなければ、ハーフラッチはデータ保持状態にあると考えられる。

【００２４】図16の状態図に戻って、図15，16を参照して議論された同じ順序の状態変化が、境界スキャンテストを実行するために図１の回路を動作するのに用いることができる。相違は、本考案に関して極めて簡単であることが要求されるクロッキングシーケンスにある。このことは図16，１を参照して述べる。ＩＣ２の通常の機能動作では、ＴＡＰコントローラ12はTEST-LOGIC-RESET状態Ｓ０にある。この状態において、テスト論理は停止しており、ライン10ａ上の信号ＤＡＴＡＩＮは、ライン22上の信号ＴＡＰＣＯＮＴＲＯＬ２の制御下で出力マルチプレクサ18ａによってライン８ａ上の信号ＤＡＴＡＯＵＴに直接接続される。テスト動作が開始されると、ＴＡＰコントローラ12は、マスタクロックＭＣＬＯＣＫの制御下でまず、RUN-TEST/IDLE 状態Ｓ１に移行する。

【００２５】境界スキャンテストが実行される場合、ＴＡＰコントローラ12はSE LECT-SCAN 状態Ｓ２に入り、ライン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２は、ライン８ａ上の出力マルチプレクサ18ａの出力信号ＤＡＴＡＯＵＴがライン65ａ上の信号に直接接続されるように状態を変化させる。ＭＣＬＯＣＫの次のクロックサイクルでは、ＴＡＰコントローラは、CAPTURE 状態Ｓ３に入る。テストのこの段階で、CAPTURE 状態は、テストデータが未だスキャンテスト回路にロードされていないので、重要ではない。

【００２６】ＭＣＬＯＣＫの次のクロックサイクルで、SHIFT 状態Ｓ４に入る。この状態で、ＴＡＰコントローラは、ライン14ａ上の信号がマルチプレクサ26ａの出力62ａに現れるように、ライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１を同一レベルで保持すると同時に、ライン70上のクロック信号ＣＡＰＴＵＲＥＣＬＫ及びライン72上のクロック信号ＲＥＬＥＡＳＥＣＬＫを構成する複数のクロックサイクルを生成する。このようにして、テストデータは、一定数ｎのクロック信号ＣＡＰＴＵＲＥＣＬＫとＲＥＬＥＡＳＥＣＬＫ（この場合４つ）のクロックサイクルの後、ハーフラッチ56ａ〜56ｄの全てがノード67ａ〜67ｄ上のそれらの各々の出力に保持される既知のテストビットを持つように、テスト回路に連続的にシフトされる。このように、マスタクロックＭＣＬＯＣＫのｎサイクルの間、そのSH IFT 状態Ｓ４が維持される。マスタクロックの次のサイクルで、EXIT１状態Ｓ５に入る。その状態Ｓ５は一時的な状態であり、ＴＡＰコントローラは、通常マスタクロックの次のサイクルでUPDATE状態Ｓ８に移行する。ＴＡＰコントローラは選択的にPAUSE 状態Ｓ６に入り、続いてEXIT２状態Ｓ７に入ることができるが、本考案には関係がないのでここでは説明を省略する。

【００２７】UPDATE状態Ｓ８で、ＴＡＰコントローラは、一旦ライン74ａ上のクロック信号ＵＰＤＡＴＥＣＬＫのクロッキングを構成するためにクロックサイクルを発生させることによりハーフラッチ58ａの出力を更新させる。従って、捕捉ハーフラッチ56ａの出力ノード67ａ上のテストデータビットは、ライン65ａ上の更新ハーフラッチ58ａの出力に現れ、その結果としてライン８ａ上のＤＡＴＡＯＵＴ信号として現れる。テスト動作のこの時点で、ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信号は更新される。ピン結線８ａ〜８ｄは、前述したように、１つ又はそれ以上の他のＩＣのそれぞれのピン結線に接続される。従って、ＩＣ間の更新された信号の伝達（ＩＣ間の緩衝論理を通過する伝達を含む）をさせる短時間後に、ピン結線８ａ〜８ｄ上の更新された信号は、１つ或いはそれ以上の他のＩＣの各々のピン結線に現れる。他のＩＣのピン結線は、入力装置或いは入出力装置として形成される境界スキャンセルに接続される。このような入力境界スキャンセルがどのように実施されるかは、ＩＥＥＥＳｔａｎｄａｒｄ１１４９．１─１９９０を参照する当業者の範囲内であるので、このような入力境界スキャンセルはここでは詳細に説明しない。境界スキャンテストの説明を完全なものとするため、ＩＣ２が接続されるＩＣの入力境界スキャンセルは、ピン結線がライン10ａ上のＤＡＴＡＩＮ信号として接続されるという相違を伴うが図１の境界スキャンセルと同一であると考えられる。それゆえ、図１の回路の残りの説明のためには、ライン10ａ上の信号ＤＡＴＡＩＮが、検査された結果であり、その結果は、前述の更新動作に応答して発生するものと考えられる。

【００２８】マスタクロックの次のサイクルで、ＴＡＰコントローラは再度SELE CT-SCAN 状態Ｓ２に入り、その後次のサイクルでCAPTURE 状態Ｓ３に入る。その CAPTURE 状態で、ライン10ａ上のＤＡＴＡＩＮ信号が出力ライン62ａ上に現れるように、マルチプレクサ26ａがライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１で制御される間、捕捉ハーフラッチ56ａは一旦ライン70上の信号ＣＡＰＴＵＲＥＣＬＫでクロックされる。このように、その結果はライン64ａ上で捕捉される。その後、次のマスタクロックサイクルで、ＴＡＰコントローラは、もう一度SHIFT 状態Ｓ４に入り、捕捉ハーフラッチ56ａ？56ｄの出力上で捕捉した結果が、連続的にＴＡＰコントローラへクロックアウトされる。捕捉された結果が捕捉ハーフラッチ28ａの外にクロックされると同時に、テストビットの新たなセットがＴＡＰコントローラから捕捉ハーフラッチ28ａ内にクロックされる。その結果として、上述した状態Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻るサイクルが連続的に繰り返される。

【００２９】図14の機能論理回路４は、ラッチを介して相互接続されるか或いは直接的に相互接続されるかのどちらかの種々のサイズの組合せ論理回路の種々のブロックからなると考えられる。機能論理回路内の組合せ論理回路の入力に既知のテストビットを配置し、また、組合せ論理回路内のラッチの出力上の結果を捕捉することにより組合せ論理回路の機能状況をテストすることが可能である。これは、機能論理回路内の種々のテストポイントに図15又は図１に示したような境界スキャンセルを配置することで達成できる。しかしながら、境界スキャン連鎖は、その後、連続する境界スキャンセル間に組合せ論理回路とラッチを持つため、これら付加的なラッチがテスト動作中にタイミングの問題を生じる。しかしながら、この問題は、機能論理回路内の機能ラッチを図１の境界スキャンセル６ａのスキャンラッチ（例えば、入力マルチプレクサ26ａとハーフラッチ56ａ，58ａの組合せ）に置き換えることで克服できる。従って、ラッチは、通常の機能モードでは通常の機能ラッチとして動作し、スキャンテストではスキャンラッチとして動作する。図１の境界スキャンセル６ａは、また、付加的な観察可能で制御可能なノードを提供するため組合せ論理回路のスキャンテストに用いられる。

【００３０】図２は、組合せ論理回路をテストするスキャン連鎖に使用するためにスキャンセル７ａとして再構成した図１の境界スキャンセル６ａを示す。組合せ論理の構造のテストを実行する図２のスキャンセル７ａの動作は、図３のタイミング図を参照して説明する。マスタクロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯＣＫ０の始めで、ＴＡＰコントローラはRESET 状態Ｓ０になる。クロックサイクルＭＣＬＯＣＫ０の終わりで、信号ＡＣＴＩＶＡＴＥＴＥＳＴはハイとなるのでマスタクロックの次のクロックサイクルＭＣＬＯＣＫ１でＴＡＰコントローラ12は、RUN-TEST/IDLE 状態Ｓ１に入り、その後、次のクロックサイクルＭＣＬＯＣＫ２でSELECT-SCAN 状態Ｓ２に入る。クロックサイクルＭＣＬＯＣＫ３の始めで、CAPTURE 状態Ｓ３に入り、テストクロックイネーブル信号ＴＥＳＴＣＬＫＥＮがハイにセットされる。これは、ライン70上の捕捉クロックＣＡＰＴＵＲＥＣＬＫに実行を開始させる。クロックサイクルＭＣＬＯＣＫ４の始めで、データ出力ビットＤＯＢ１はデータ入力10ａ上に存在し、前回のテストの結果として生じた出力である。クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡＰコントローラは状態Ｓ３からSHIFT 状態Ｓ４に移行するので、捕捉動作は前述と同様に実行される。

【００３１】図３を参照して、クロックサイクルＭＣＬＯＣＫ４の始めの、捕捉クロック信号ＣＡＰＴＵＲＥＣＬＫの立ち下がりエッジ201 でデータ出力ビットＤＯＢ１が捕捉ハーフラッチ56ａの出力ノード67ａ上にラッチされる。この動作の間、マルチプレクサ26ａは、ライン62ａ上のその出力がライン10ａ上のＤＡＴＡＩＮ信号として接続されるように制御信号ＴＡＰＣＯＮＴＲＯＬ１によって制御される。クロックサイクルＭＣＬＯＣＫ４の間、ＴＡＰコントローラはSHIFT 状態Ｓ４にある。クロックサイクルＭＣＬＯＣＫ４の次の半分の間、解放クロック信号ＲＥＬＥＡＳＥＣＬＫ（図３に示されていない）が、ノード67ａのデータ出力ビットＤＯＢ１がライン14ｂ上のＳＣＡＮＯＵＴ信号として現れるように解放ハーフラッチ60ａに与えられる。

【００３２】SHIFT 状態Ｓ４で、テストデータビットはライン14ａ上のＳＣＡＮＩＮ信号として現れると、最初のテストデータビットは、クロックサイクルＭＣＬＯＣＫ４の開始直後ライン14ａ上に配列されるビットＴＤＢ１で表される。クロックサイクルＭＣＬＯＣＫ４におけるＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ200 で、捕捉ハーフラッチ56ａはデータ転送状態を選択する。この後すぐに、マルチプレクサ26ａがライン62ａ上のその出力をＳＣＡＮＩＮ信号ライン14 ａ上のその入力に接続するように、エッジ202 で示されるようにライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１は状態を変化する。このため、テストデータビットＴＤＢ１は内部ノード67ａ上に現れる。次のクロックサイクルＭＣＬＯＣＫ５の始めで捕捉クロックＣＡＰＴＵＲＥＣＬＫの立ち下がりエッジ204 で、この例では、ＴＡＰコントローラは、２番目のテストデータビットＴＤＢ２をスキャンできるようにSHIFT 状態を維持する。クロックサイクルＭＣＬＯＣＫ５の開始直後に、ライン72上の解放クロックＲＥＬＥＡＳＥＣＬＫは、最初のテストデータビットＴＤＢ１がＳＣＡＮＯＵＴとして信号ライン14ｂに現れるようにハーフラッチ 60ａをクロックする。従って、ＴＡＰコントローラは、必要なテストデータビット全てをシフトするために要求されるのと同じ数のＴＡＰコントローラのクロックサイクルの間、SHIFT 状態Ｓ４に維持されることは明らかである。

【００３３】この例では２つのテストデータビットがクロックされるだけであり、前述したようにテストデータビットＴＤＢ１がクロックサイクルＭＣＬＯＣＫ４の間にシフトされたと同様に、クロックサイクルＭＣＬＯＣＫ５の間で、２番目のテストデータビットＴＤＢ２が一列にスキャン上に配列され、回路内にシフトされる。クロックＭＣＬＯＣＫ６の始めで、ＴＡＰコントローラはEXIT１状態Ｓ５に入る。そして、捕捉クロックはローとなり、捕捉ハーフラッチ56ａがデータ保持状態に維持され、テストデータビットＴＤＢ２が内部ノード67ａ上に維持されるようにローに維持される。サイクルＭＣＬＯＣＫ６の開始直後、テストデータビットＴＤＢ２もまたライン14ｂ上にＳＣＡＮＯＵＴ信号として現れるように、クロック信号ＲＥＬＥＡＳＥＣＬＫは解放ハーフラッチ60ａをクロックする。ＭＣＬＯＣＫ６の間、マルチプレクサ26ａが再度ライン62ａ上のその出力をライン10ａ上のその入力に接続するように、ライン34上の制御信号ＴＡＰＣＯＮＴＲＯＬ１も、また、エッジ206 で状態を変化する。

【００３４】クロックサイクルＭＣＬＯＣＫ７の始めで、ＴＡＰコントローラは UPDATE状態Ｓ８に入る。ＴＡＰコントローラがUPDATE状態Ｓ８にある間のクロックサイクルＭＣＬＯＣＫ７の終わりで、ＴＡＰコントローラは、ライン74上のクロック信号ＵＰＤＡＴＥＣＬＫのエッジ208 と210 を発生することにより、内部ノード67ａ上のテストデータビットＴＤＢ２を信号ＤＡＴＡＯＵＴとしてライン８ａ上にラッチして、ハーフラッチ58ａをデータ転送状態に置いた後、データ保持状態に置くので、信号ライン８ａはそこにラッチされたテストデータビットＴＤＢ２を持つ。テストデータビットＴＤＢ２のラッチは、ＴＡＰコントローラが RUN-TEST-IDLE 状態Ｓ１に再度入った後クロックサイクルＭＣＬＯＣＫ８の間のエッジ210 で起こる。同じ連続動作が再度実行されると、次の捕捉動作は、信号ＤＡＴＡＩＮとしてライン10ａ上に出力されたデータを捕捉し、このことは、組合せ論理回路５に入力される他のテストデータビットＴＤＢ２（また、他のスキャンラッチからの同様のテストデータビット）の論理結果である。

【００３５】通常の機能動作の間、組合せ論理回路からのライン10ａ上のデータは、ライン70上のクロック信号ＣＡＰＴＵＲＥＣＬＫで捕捉ハーフラッチをクロックし、続いてライン74上のクロック信号ＵＰＤＡＴＥＣＬＫで更新ハーフラッチ58ａをクロックすることで、ＤＡＴＡＯＵＴ信号ライン８ａに進む。フルラッチとして動作するために捕捉ハーフラッチを更新ハーフラッチ58ａ或いは解放ハーフラッチ60ａのどちらかと組合せて、特別の機能を実行することは容易にわかる。シフト動作（スキャンイン或いはスキャンアウト）の間、更新ハーフラッチ 58ａは、その出力が変化しないようにデータ保持状態に保持されることは言うまでもない。従って、本考案はハードウエアの減少を要求されるが、シフト動作中に変化しない機能データ出力を持つことで、ＩＥＥＥＳｔａｎｄａｒｄ１１４９．１─１９９０で特定された状態シーケンスによる境界スキャンテストを実行するために使用できるスキャンテスト回路を提供する。更に、必要なクロック信号のシーケンスは先行技術のものよりも簡単である。

【００３６】図２の回路は、所謂“性能テスト" を実行させることにおいて、図 15の従来回路よりも優れた別の効果を提供する。構造テストは、特定の残存する一連の入力に対する出力の論理的正確さの決定に限定される。また、機能論理回路４内の組合せ論理のタイミング状況をテストすることが望まれる。性能テストにより、組合せ論理の構造の性能（論理機能の性能よりは）をテストすることができる。性能テストを実行するためには、１組の高感度ビットで組合せ論理の入力の感度を高め、組合せ論理の出力を処理する必要がある。その後、入力を一連の活性ビットに変化させる。出力を高感度入力に応答して設定される値から活性入力に応答して設定される値に変化させるのに要する時間は、回路性能の尺度である。このようなテストが本考案による図２の回路を用いてどのように実行されるかを次に説明する。

【００３７】図16の状態図によれば、ＴＡＰコントローラが状態Ｓ８にある時間に、更新動作が実行された後、状態Ｓ３でその結果を捕捉するために捕捉動作が実行されるまで、ＴＡＰコントローラクロックの２つのクロックサイクルが経過しなければならないことは明らかである。回路動作速度が設計の制約条件の範囲内であることを検査するために、入力が活性化された後に素早くその結果を捕捉できることが性能テストの特質である。このように、性能テストは、捕捉が更新後のクロックサイクルで生じるように構成される。図１又は図２の本考案の回路を用いて、図４に示すように、状態図を性能テストができるように修正できる。性能テストは、上述したＴＡＰコントローラ12を使用して、図16の状態図を、単に、図４に示すように各状態で実行できる動作を修正することで実行できる。次の状態との間の移行は同じままである。

【００３８】図５は、性能テストを実行する図２のスキャンテスト回路の制御タイミング図を示す。本考案による性能テストを図２，４及び５を参照して述べる。ＴＡＰコントローラ12は、構造テストに対抗するものとしての性能テストを実行するための設定前にSELECT-SCAN 状態Ｓ２にあると考えられる。ＭＣＬＯＣＫは前述したようにＴＡＰコントローラのクロックを示す。ＭＣＬＯＣＫの最初のクロックサイクルＭＣＬＯＣＫＮで、EXIT0 状態Ｓ３に入り、それから、マスタクロックの次のクロックサイクルＭＣＬＯＣＫＮ＋１で、SHIFT 状態Ｓ４に入る。この状態で、マルチプレクサは、エッジ221 で示すようにＴＡＰＣＯＮＴＲＯＬ１の状態変化によってＳＣＡＮＩＮのライン14ａに接続される。シフト動作は、捕捉ハーフラッチ56ａをクロックすることで実行され、その後、スキャンラッチのチェーン内の全ての高感度ビットをクロックするために必要な同数のクロックサイクルで、解放ハーフラッチ60ａをクロックすることで実行される。これらの高感度ビットはＳＢ１，ＳＢ２として示される。この動作中、捕捉ハーフラッチ56ａと解放ハーフラッチ60ａは、ライン70上のクロック信号ＣＡＰＴＵＲＥＣＬＫとライン72上のクロック信号ＲＥＬＥＡＳＥＣＬＫによってそれぞれクロックされる。捕捉ハーフラッチのクロッキングは、ライン67ａ上の内部ノード上に高感度ビットＳＢ１を配置する。解放ハーフラッチのクロッキングは、ＳＣＡＮＯＵＴライン14ｂ上に高感度ビットＳＢ１を配置する。ビットＳＢ２は同様の方法でシフトされる。最終のシフトクロックサイクルＭＣＬＯＣＫＮ＋２において、高感度ビットＳＢ２はＳＣＡＮＩＮ信号として信号ライン14ａからＳＣＡＮＯＵＴ信号として信号ライン14ｂへシフトされる。クロックサイクルＭＣＬＯＣＫＮ＋２の最後で、ライン70上のＣＡＰＴＵＲＥＣＬＫ信号は、エッジ220 で示すように、ローになり、捕捉ハーフラッチ56ａが、データ保持状態となるようにローに維持される。ＲＥＬＥＡＳＥＣＬＫ信号はクロックを継続するが、内部ノード67ａ上の信号がラッチされるので、ライン14ｂ上の信号は変化しない。ＴＡＰコントローラは、その後、クロックサイクルＭＣＬＯＣＫＮ＋３の間に、EXIT１状態Ｓ５に入り、クロックサイクルＭＣＬＯＣＫＮ＋４の間に、SHIFT - UPDATE 状態Ｓ６に入る。クロックサイクルＭＣＬＯＣＫＮ＋４の最後で、ライン74上のＵＰＤＡＴＥＣＬＫ信号は、エッジ222 で示すように、ハイになり、内部ノード 67ａ上の高感度ビットＳＢ２を、ＤＡＴＡＯＵＴ信号としてライン８ａ上に生じさせる。

【００３９】クロックサイクルＭＣＬＯＣＫＮ＋４の最後でＵＰＤＡＴＥＣＬＫ信号がハイになった後、ＴＡＰコントローラはCAPTURE 状態Ｓ７に入る。この段階で、CAPTURE 状態の動作は、捕捉される結果が未だ発生していないので重要ではない。しかし、CAPTURE 状態Ｓ７の間に、ライン10ａ上の信号ＤＡＴＡＩＮは、ＤＡＴＡＯＵＴ信号ライン８ａ上に配置された高感度ビットＳＢ２に応答して状態を変化する。

【００４０】そして、ＴＡＰコントローラは、CAPTURE 状態Ｓ７からSHIFT 状態Ｓ４に戻り、同じシーケンス動作を実行する。しかし、クロックサイクルＭＣＬＯＣＫＮ＋１とＭＣＬＯＣＫＮ＋２の間のSHIFT 状態Ｓ４におけるこの時、活性ビットＡＢ１，ＡＢ２は、クロックサイクルＭＣＬＯＣＫＮ＋４の最後で、活性ビットＡＢ２がライン８ａ上の信号ＤＡＴＡＯＵＴとなるようにシフトされる。これは、組合せ論理回路５を介して伝達された後、短い測定可能な時間遅れの後にＤＡＴＡＩＮ信号ライン10ａ上で捕捉されなければならないＤＡＴＡＯＵＴライン８ａ上の高感度ビットＳＢ２から活性ビットＡＢ２への変化の結果である。

【００４１】次のクロックサイクルＭＣＬＯＣＫＮ＋５の間に、ＴＡＰコントローラはCAPTURE 状態Ｓ７にある。この状態で、マスタクロックＭＣＬＯＣＫのパルス幅は、パルス幅ｄに減少する。また、アドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫは、ＭＣＬＯＣＫの立ち上がりエッジ235 から所定時間ｔの計測時間位置で立ち上がりエッジ224 をもって生成される。減少したパルス幅ｄは、タイミング測定には影響はない。活性ビットＡＢ２が組合せ論理へのライン８ａ上に配置された後の時間に、ライン８ａ上の活性入力ビットＡＢ２から生じるデータ出力ビットＤＯＢがマルチプレクサ26ａへのライン10ａ上で利用できる。ライン 10ａは、ＭＣＬＯＣＫの減少されたサイクルｄの立ち下がりエッジ226 でＴＡＰＣＯＮＴＲＯＬ１の状態変化によりマルチプレクサに接続される。マルチプレクサの状態変化は、ライン34の立ち下がりエッジ228 によって表される。

【００４２】図５のクロッキングシーケンスの態様は、クロックＭＣＬＯＣＫの立ち上がりエッジ235 から時間ｔの捕捉期間におけるクロックＣＡＰＴＵＲＥＣＬＫの立ち下がりエッジ232 を独立して生成するアドバンスドクロックＡＤＶＡＮＣＥＣＬＫの設置である。これは、捕捉サイクル内のマスタクロックＭＣＬＯＣＫに高周波クロックを発生させることを不要にする。また、そのような高い周波数でＴＡＰコントローラをクロックすることを避ける。

【００４３】減少されたパルス幅ｄの目的は、減少されたパルスの立ち下がりエッジ226 からライン70上のＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ230 を与えるだけである。従って、パルス幅ｄに要求されることは、所定時間ｔよりも短くなければならない。ＣＡＰＴＵＲＥＣＬＫはエッジ230 でハイになると、上述したようにアドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫの制御下でエッジ 232 でローとなる。

【００４４】マルチプレクサが、ライン34上の立ち下がりエッジ228 でスイッチされた後、ライン70上のＣＡＰＴＵＲＥＣＬＫ信号は、エッジ230 で表されるようにハイになり、短時間の後に、データ出力ビットＤＯＢを内部ノード67ａ上に現す。エッジ230 は、データ出力ビットＤＯＢが配置される以前に生じるので、次のタイミング測定において何の役割も果たさず、ＣＡＰＴＵＲＥＣＬＫのエッジ232 でデータ出力ビットＤＯＢを捕捉すると考えられる。捕捉クロック信号ＣＡＰＴＵＲＥＣＬＫがエッジ232 でローになったとき、捕捉ハーフラッチはデータ保持モードにあり、データ出力ビットＤＯＢは内部ノード67ａに保持される。

【００４５】アドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫは、また、ライン 72上のＲＥＬＥＡＳＥＣＬＫ信号の早い立ち上がりエッジ234 を与えるために使用される。エッジ234 でＲＥＬＥＡＳＥＣＬＫ信号がハイとなった後、内部ノードに保持されたデータ出力ビットＤＯＢは、ＳＣＡＮＯＵＴ信号としてライン14 ｂ上に現れる。しかし、この解放のタイミングは重要ではない。

【００４６】ＴＡＰコントローラは、次のクロックサイクルＭＣＬＯＣＫＮ＋６で、SHIFT 状態Ｓ４に再度入る。新たな高感度或いは活性ビットＳＢ４／ＡＢ４，ＳＢ５／ＡＢ５が、その後、ＳＣＡＮＩＮ信号ライン14ａ上でシフトインされ、データ出力ビットＤＯＢがＳＣＡＮＯＵＴ信号ライン14ｂ上でシフトアウトされる。スキャンラッチのチェーンに与えられる高感度ビットパターンは、高感度と活性パターンの間の組合せ論理回路５の入力の転送のクリティカルタイミング経路を活性化するのが好ましい。性能テストのポイントは、組合せ論理回路の入力８ａ，８ｂ等への活性入力ビットの配置とライン10ａのデータ出力ビットの出現との間の時間を計測することであることが容易に分かる。性能テストシーケンスは、異なるタイミング経路を用いるために異なったパターンで繰り返される。高感度の更新から対応する結果の捕捉までの時間遅れは、捕捉状態における期間ｔであるということが分かる。この期間ｔは、特定の一連の入力に対して更に正確な出力データを生じる可能な限り最短の遅れを決定するように調整することができる。

【００４７】従って、図２に示すスキャンセルは、構造テスト或いは性能テストのどちらかを実行することができる。しかし、ある様相において、特に性能テストの実行を無効にする性質を有する。第１に、３つのクロックは、単一のクロックに比べて多くのパワー消費が要求される。第２に、３つのクロックが独立しているためクロックツリー（引き出されたクロック）が分離し、性能テストの正確さが低下する。これらの不都合を克服するため、与えられたクロック信号を効果的に導くために可能な機能を組み入れた新たなハーフラッチが提供される。これは、２つの直列な転送ゲートを使用し、クロック経路にゲート機能を挿入し、或いは、記憶ノードを備えたクロックゲート機能を合併する複雑なゲートを使用する等の幾つかの方法で構成される。このようなハーフラッチを実行する他の方法は、当業者にとっては周知である。

【００４８】図６は、イネーブル入力を備えた転送ゲートＴＧＥと記憶ノードＳＮをそれぞれ持つ上述のタイプの２つのハーフラッチ82ａ，84ａで、解放と更新ハーフラッチ58ａ，60ａを置き換えた図２の回路を示す。図６の配置例は、パワー消費の減少とクロック信号ラインの数の減少を導く全てのハーフラッチに与えられるクロック信号ＣＯＭＭＯＮＣＬＫを１つだけ必要とすることで、図２の回路よりも優れている。捕捉ハーフラッチ56ａは、解放ハーフラッチ84ａと更新ハーフラッチ82ａに与えられるクロック信号の否定信号を受信する。クロック信号が１つだけであるので、正確な性能テストを導くクロックツリーが１つだけである。

【００４９】別の制御信号ＴＡＰＣＯＮＴＲＯＬ３が、解放ハーフラッチ84ａに与えられ、そして、否定されて、更新ハーフラッチ82ａに与えられる。２つの制御信号ＴＡＰＣＯＮＴＲＯＬ１とＴＡＰＣＯＮＴＲＯＬ３は、ＴＡＰコントローラ内部から発生し、通常の機能動作の間、不活性である。ＩＣ２の通常の機能動作では、制御信号ＴＡＰＣＯＮＴＲＯＬ１はローであり、制御信号ＴＡＰＣＯＮＴＲＯＬ３はローである。更新動作（本質的にシフトに合体する）の間、ＴＡＰＣＯＮＴＲＯＬ１はハイであり、ＴＡＰＣＯＮＴＲＯＬ３はローである。捕捉動作（本質的にシフトに合体する）の間、ＴＡＰＣＯＮＴＲＯＬ１はローであり、ＴＡＰＣＯＮＴＲＯＬ３はハイである。シフト動作（スキャンイン或いはスキャンアウト）の間、ＴＡＰＣＯＮＴＲＯＬ１はハイであり、ＴＡＰＣＯＮＴＲＯＬ３はハイである。加えて、非同期の更新動作（固有のシフトを持たない）は、クロックＣＯＭＭＯＮＣＬＫがハイに保たれている間達成され、そして、後述のように、立ち下がりエッジがＴＡＰＣＯＮＴＲＯＬ３に発生する。

【００５０】図７は構造テストを実行するための図６の回路のタイミング図を示す。また、図16の状態図を参照する。マスタクロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯＣＫ０の始めで、ＴＡＰコントローラはRESET 状態Ｓ０にある。クロックサイクルＭＣＬＯＣＫ０の最後で、信号ＡＣＴＩＶＡＴＥＴＥＳＴはハイになるので、ＴＡＰコントローラ12の次のクロックサイクルＭＣＬＯＣＫ１で、RUN-TEST-IDLE 状態Ｓ１に入り、その後、次のクロックサイクルＭＣＬＯＣＫ２でSELECT-SCAN 状態Ｓ２に入る。クロックサイクルＭＣＬＯＣＫ３の始めで、 CAPTURE 状態Ｓ３（固有のシフトを持つ）に入り、テストクロックイネーブル信号ＴＥＳＴＣＬＫＥＮがハイにセットされる。これは、ライン86上の共通クロックＣＯＭＭＯＮＣＬＫの実行を開始させる。クロックサイクルＭＣＬＯＣＫ４の始めで、データ出力ビットＤＯＢ１がデータ入力10ａに存在し、これは、前回テストから出力された結果である。クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡＰコントローラが状態Ｓ３からSHIFT 状態Ｓ４に移行するので、捕捉動作が実行され、ライン90ａ上に捕捉されたビットは、また、ＳＣＡＮＯＵＴライン14ａにシフトされる。このシフト動作はクロックサイクルＭＣＬＯＣＫ３の捕捉動作によって生じるが、その影響は次のクロックサイクルＭＣＬＯＣＫ４まで実際には見られない。

【００５１】この時点まで、制御信号ＴＡＰＣＯＮＴＲＯＬ１は、入力10ａ上のデータをマルチプレクサ26ａの出力に接続するためにローであり、制御信号ＴＡＰＣＯＮＴＲＯＬ３は、解放ハーフラッチを使用可能にし、また、データ保持状態に更新ハーフラッチを保持するためにハイである。クロックＣＯＭＭＯＮＣＬＫがエッジ251 でローになった時、組合せ論理回路５の出力10ａ上のデータＤＯＢ１は動的に、内部ノード90ａ上に反射される。クロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジ252 でＤＡＴＡＩＮ信号ライン10ａ上の現在のデータビットは、捕捉されて、ライン90ａ上の内部ノード上に保持される。同時に、解放ハーフラッチは、ＳＣＡＮＯＵＴ信号ライン14ｂ上にノード90ａのデータＤＯＢ１を配置することができる。ＣＯＭＭＯＮＣＬＫの立ち下がりエッジ254 がＭＣＬＯＣＫ４の間で生じた時、ＳＣＡＮＯＵＴライン14ｂの信号は保持或いは維持される。ＭＣＬＯＣＫ４の間、制御信号ＴＡＰＣＯＮＴＲＯＬ１がエッジ256 で示されるようにローからハイに切り換わり、その結果としてマルチプレクサ26ａがＳＣＡＮＩＮ信号入力ライン14ａ上に信号を入力する。結果として、２つのクロックサイクルＭＣＬＯＣＫ４，５において、ＴＡＰコントローラがSHIFT 状態Ｓ４にあり、２つのスキャンテスト値ＴＤＢ１，ＴＤＢ２が、引き続きＳＣＡＮＯＵＴ信号ライン14ｂ上にシフトされる。一般的に、図15に関して上述のようにシフト状態にｎクロックサイクルがあることが分かる。ＭＣＬＯＣＫ６の立ち上がりエッジで、EXIT１状態Ｓ５に入り、信号ＴＥＳＴＣＬＫＥＮがローになり、ＭＣＬＯＣＫの立ち下がりエッジで信号ＴＡＰＣＯＮＴＲＯＬ１が、エッジ258 で示すようにローになる。エッジ258 の位置は、影響がないので重要ではないので、このエッジは、後続のどのサイクルにも位置できる。ＭＣＬＯＣＫ７の間、更新ハーフラッチはローとなるＴＡＰＣＯＮＴＲＯＬ３のエッジ260 で使用可能となり、ノード90のテストデータビットＴＤＢ２が、組合せ論理回路５への入力８ａに現れる。この時点で、ライン86上のクロック信号ＣＯＭＭＯＮＣＬＫがハイなので、更新ハーフラッチは、使用可能であれば、データ転送状態を選択することが明らかである。エッジ260 は、マスタクロックＭＣＬＯＣＫのクロックエッジと同期しない。結果として、エッジ260 によって達成される更新動作は非同期であり、この更新と関連する固有のシフト動作はない。これは、“非同期更新" と呼ばれる。ＭＣＬＯＣＫ８の間、RUN-TEST-IDLE 状態Ｓ１に入り、ＴＡＰＣＯＮＴＲＯＬ３はエッジ262 でハイ状態に戻る。全てのクリティカル動作は同期しており、信号ＴＡＰＣＯＮＴＲＯＬ３がＭＣＬＯＣＫ７のエッジ260 でハイからローに変化する場合に起こる非同期の動作を除いては、クロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジで起こる。この非同期動作は、構造テストの間更新を行うためのＩＥＥＥＳｔａｎｄａｒｄ１１４９．１─１９９０による状態図を使用可能とする図６の回路の重要な性質である。構造テストモードにおいて、更新のタイミングはクリティカルでなく、出力ライン８ａ上の非同期変化は重要ではない。

【００５２】図３と図９により、性能テスト中の図６の回路の動作を図４の状態図を参照して説明する。図９は、性能テストのクリティカルタイミング経路が生じる間の図８のサイクルＭＣＬＯＣＫ５からＭＣＬＯＣＫ７の拡大図である。図６の回路の動作は、性能テストが実行される場合は図２の回路と同様であるので、共通要素は説明しない。次に図２の回路のタイミングシーケンスと図６の回路のタイミングシーケンスとの違いについて説明する。

【００５３】図９において、マスタクロックＭＣＬＯＣＫと基準クロックＡＤＶＡＮＣＥＣＬＫの組合せによって生じる共通クロックＣＯＭＭＯＮＣＬＫのタイミングを示す。更新機能の制御は、図８，９のように回路で異なる。図８に示すように、信号ＴＡＰＣＯＮＴＲＯＬ３は、ＴＡＰクロックサイクルＭＣＬＯＣＫＮ＋４においてＣＯＭＭＯＮＣＬＫの立ち下がりエッジで、エッジ270 で示すように、ハイからローに状態を変化する。これは、ＣＯＭＭＯＮＣＬＫが捕捉サイクルＭＣＬＯＣＫＮ＋５の始めでハイになる時、更新ハーフラッチがデータ転送状態になり、ノード90ａの入力上のビットをライン８ａ上の出力へ転送することを意味する。これは、性能テストのための活性入力ビットを提供する。制御信号ＴＡＰＣＯＮＴＲＯＬ３は、その後、更新ハーフラッチの出力上のそのビットを保持するため、エッジ272 で示すように、ローからハイの状態に変化するので、その出力がＣＯＭＭＯＮＣＬＫの後続のエッジ用に保持される。

【００５４】活性入力ビットの結果としての機能論理回路４からのデータ出力は、ライン86上のクロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジ273 で捕捉される。エッジ273 のタイミングはアドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫで制御される。機能論理の性能測定は、図５を参照して述べたのと同様の方法で実行される。

【００５５】図９は、性能テストの原理をより明らかに示す。矢印ｐは組合せ論理回路５を通過する伝播時間、又は、入力ビットが高感度パターンから活性パターンに変化する時のデータ出力が１つの状態から別の状態へ変化するのにかかる時間を示す。上述したように、この時間の測定は、ＭＣＬＯＣＫの立ち上がりエッジとＡＤＶＡＮＣＥＣＬＫの立ち上がりエッジとの間の時間遅れｔの変更で得ることができる。

【００５６】アドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫは、捕捉サイクルＭＣＬＯＣＫＮ＋５中の共通クロック信号ＣＯＭＭＯＮＣＬＫの速度を増加するのに望ましいので導入される。しかし、マスタクロックＭＣＬＯＣＫに速いサイクルを導入することは望ましくない。更に、共通クロック信号ＣＯＭＭＯＮＣＬＫが期間ＭＣＬＯＣＫＮ＋５中で速いクロックサイクルを実行すると、それはマスタクロックＭＣＬＯＣＫの次の立ち上がりエッジのために禁止されなければならない。これら２つのクロック間の同期が失われるならば、スキャンイン或いはスキャンアウトされるテストビットのいくつかもまた失われる。従って、サイクルＭＣＬＯＣＫＮ＋６の始めで、ＴＡＰコントローラは立ち上がりエッジを受信するが、ＣＯＭＭＯＮＣＬＫ信号はエッジを発生しない。

【００５７】図10は、公知の回路の構成を用いた図６の回路の構成例を示す。マルチプレクサ26ａは２つのＡＮＤゲート92，94とＮＯＲゲート122 からなる。ライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１は、直接ＡＮＤゲート94に入力されるが、ＡＮＤゲート92の入力上で反転することがわかる。ハーフラッチ56は、２つの相補形トランジスタ96，98を含んで構成されるむパスゲートと強いインバータ10 0 ａと弱いインバータ100 ｂで構成された折り返し構成のインバータ装置100 とからなる。ハーフラッチ82は２つの相補形トランジスタ106 ，108 を含んで構成されるパスゲート、一対の折り返し構成のインバータ116 及びインバータ118 を含む。折り返し構成のインバータ116 は強いインバータ116 ａと弱いインバータ 116 ｂとを含んで構成される。ハーフラッチ84は２つの相補形トランジスタ110 ，112 を含んで構成されるパスゲート、一対の折り返し構成のインバータ114 及びインバータ120 を含む。折り返し構成のインバータ114 は強いインバータ114 ａと弱いインバータ114 ｂからなる。ハーフラッチ82，84は更に相補形トランジスタ102 ，104 からなるパスゲートを共有する。

【００５８】図11は、本考案がどのように実施されるかについての別の例を示す。図11は、図６の概略図で示したスキャンセルが、どのように実施されるかについての例を示す。この例のスキャンセルは、入力段320 （図６のマルチプレクサ 26ａとラッチ56ａに略対応する）と、出力段330 （図６のハーフラッチ82ａと84 ａに略対応する）とからなる。図11に示された考案の実施例は、また、２つのデータ入力の１つから機能選択を可能とする入力段に付加的マルチプレクサを追加することにより、また、同期式リセット機能を追加することにより、本考案がどのように拡張できるかを示す。

【００５９】入力段は、ライン310 ａ上の信号ＤＡＴＡＩＮ１、ライン312 ａ上の信号ＤＡＴＡＩＮ２、ライン314 ａ上の信号ＳＥＬＥＣＴＤＡＴＡＩＮ及びライン318 上の信号ＲＥＳＥＴと共に、ライン14ａ上の信号ＳＣＡＮＩＮとライン 34上の信号ＴＡＰＣＯＮＴＲＯＬ１を受信する。本例は、２つのデータ入力ＤＡＴＡＩＮ１，ＤＡＴＡＩＮ２を持つという点で、図６の回路と異なる。しかし、１つのデータ入力だけを選択信号ＳＥＬＥＣＴＤＡＴＡＩＮによっていつでも選択できる。ライン318 上の信号ＲＥＳＥＴは、入力段320 をリセットするために用いられる。入力段320 は、出力段330 への入力となるライン316 上の信号ＤＡＴＡを出力する。ライン88上の信号ＴＡＰＣＯＮＴＲＯＬ３は、出力段への第２の入力となる。出力段は、ライン８ａ上の信号ＤＡＴＡＯＵＴ及びライン14ｂ上の信号ＳＣＡＮＯＵＴを出力する。入力段と出力段の両方は、ゲート322 を介してライン86ｂ上の信号ＮＯＴＣＯＭＭＯＮＣＬＫ及びゲート322 と324 を介してライン86ａ上の信号ＣＯＭＭＯＮＣＬＫを受信する。

【００６０】図11の回路の動作は、図12，13を参照することで容易に理解できる。図12と図13は入力段320 と出力段330 それぞれを詳細に示す。入力段320 は、図12に示されるように、複数のゲート332 ，334 ，336 ，350 及び370 、複数のトランジスタ338 〜348 と354 〜368 、及び転送ゲート331 を含んで構成される。

【００６１】出力段330 は、図13に示されるように、インバータゲート388 ，複数のラッチ380 ，390 ，394 、２つのインバータ392 ，396 、及び、複数の転送ゲート382 〜386 を含んで構成される。よく知られているように、ラッチ380 ， 390 及び394 のそれぞれは、相対的に弱いインバータ380 ｂ，390 ｂ及び394 ｂのそれぞれと結合する強いインバータ380 ａ，390 ａ及び394 ａを備える。

【００６２】転送ゲート330 ，382 ，384 ，386 はそれぞれ、図10のトランジスタペア96，98、102 ，104 、108 ，106 及び110 ，112 のそれぞれに対応する一対の相補形トランジスタを備える。図11，12及び13の回路がどのように動作するかは、図６の前述の記載から当業者にとっては明白であるので、この回路の動作についは説明を省略する。

【図面の簡単な説明】

【図１】本考案の一実施例の境界スキャンセルの回路図

【図２】本考案の別の実施例の境界スキャンセルの回路
図

【図３】構造テストを実行する図２のスキャンセルのタ
イミング図

【図４】本考案の実施例による性能テストを実行するた
めのテストアクセスポートコントローラの部分状態図

【図５】性能テストを実行する時の図２のスキャンセル
のタイミング図

【図６】本考案の別の実施例によるスキャンセルの回路
図

【図７】構造テストを実行するのに用いられる図６のス
キャンセルのタイミング図

【図８】性能テストを実行するのに用いられる図６によ
るスキャンセルのタイミング図

【図９】性能テストを実行するのに用いられる図６によ
るスキャンセルの要部のタイミング図

【図１０】図６の回路に用いられるスキャンセルの回路
例

【図１１】図６のスキャンセルの回路例の概略図

【図１２】図１１の回路の入力段の詳細図

【図１３】図１１の回路の出力段の詳細図

【図１４】境界スキャンテストの実施可能な集積回路の
ブロック図

【図１５】境界テスト回路に使用する公知の境界スキャ
ンセルのブロック図

【図１６】構造テストを実行するためのテストアクセス
ポートコントローラの部分状態図

【図１７】ハーフラッチを用いる同期式スキャンラッチ
の実施例を示す図

【符号の説明】

5 組合せ論理回路 56ａ捕捉ハーフラッチ 58ａ、82ａ更新ハーフラッチ 60ａ、84ａ解放ハーフラッチ 26ａ入力マルチプレクサ 18ａ出力マルチプレクサ 12 ＴＡＰコントローラ 6 ａ、7 ａスキャンセル

Claims

【実用新案登録請求の範囲】

【請求項１】入力信号を受信するために接続される入
力端子と、クロック信号を受信するために接続される制
御端子と、中間出力端子とを有する捕捉ハーフラッチ
と、前記捕捉ハーフラッチの中間出力端子に固定的に接続さ
れる入力端子と、クロック信号を受信するために接続さ
れる制御端子と、スキャン出力端子とを有する解放ハー
フラッチと、前記捕捉ハーフラッチの中間出力端子に固定的に接続さ
れる入力端子と、クロック信号を受信するために接続さ
れる制御端子と、データ出力端子とを有する更新ハーフ
ラッチとを具えるとともに、捕捉ハーフラッチ、更新ハ
ーフラッチの１つ及び解放ハーフラッチの組合せが、フ
ルラッチとして作動するようにしたスキャンラッチにお
いて、前記捕捉ハーフラッチ、解放ハーフラッチ及び更新ハー
フラッチに与えられるクロック信号は、共通クロック源
から得られ、前記解放ハーフラッチと前記更新ハーフラ
ッチとが、前記捕捉ハーフラッチに供給されるクロック
信号の反転信号を受信することを特徴とするスキャンラ
ッチ。
【請求項２】前記捕捉ハーフラッチと、前記更新ハー
フラッチ及び解放ハーフラッチのいずれか一方との組合
せが、正のエッジトリガフリップフロップとして作動す
ることを特徴とする請求項１記載のスキャンラッチ。
【請求項３】前記開放ハーフラッチと前記更新ハーフ
ラッチの各々は、そのハーフラッチがデータ転送状態に
あるかデータ保持状態にあるかを決定する制御信号を受
信するために接続される更に別の制御端子を有すること
を特徴とする請求項１又は２記載のスキャンラッチ。
【請求項４】前記捕捉ハーフラッチの入力端子に接続
し、前記捕捉ハーフラッチの入力信号として通常のデー
タ信号及びスキャンデータ信号のうちの１つを選択する
選択信号に応答する選択回路を含んで構成されることを
特徴とする請求項１〜３のいずれか１つに記載のスキャ
ンラッチ。
【請求項５】前記選択回路はマルチプレクサを含んで
構成されることを特徴とする請求項４記載のスキャンラ
ッチ。
【請求項６】機能モードの作動において、前記捕捉ハ
ーフラッチが通常のデータ信号をその入力端子から中間
出力端子に転送し、前記更新ハーフラッチが前記通常の
データ信号をその入力端子からデータ出力端子に転送す
ることを特徴とする請求項１〜５のいずれか１つに記載
のスキャンラッチ。
【請求項７】シフトモードの作動において、前記捕捉
ハーフラッチがデータ信号をその入力端子から中間出力
端子に転送し、前記解放ハーフラッチが前記データ信号
をその入力端子からスキャン出力端子に転送することを
特徴とする請求項１〜５のいずれか１つに記載のスキャ
ンラッチ。
【請求項８】前記データ信号は、スキャンデータ信号
であることを特徴とする請求項７記載のスキャンラッ
チ。
【請求項９】前記データ信号は、通常のデータ信号で
あることを特徴とする請求項７記載のスキャンラッチ。
【請求項１０】更新モードの作動において、前記更新
ハーフラッチが前記中間出力端子に蓄えられた信号を前
記データ出力端子に転送することを特徴とする請求項１
〜５のいずれか１つに記載のスキャンラッチ。