JPH08179015A - スキャンラッチ及びスキャンラッチを作動する方法 - Google Patents
スキャンラッチ及びスキャンラッチを作動する方法Info
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- JPH08179015A JPH08179015A JP7220787A JP22078795A JPH08179015A JP H08179015 A JPH08179015 A JP H08179015A JP 7220787 A JP7220787 A JP 7220787A JP 22078795 A JP22078795 A JP 22078795A JP H08179015 A JPH08179015 A JP H08179015A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【課題】境界スキャンテストを実施できるスキャンラッ
チに、より簡単なクロッキングシーケンスと縮小された
回路とを提供する。 【解決手段】入力信号を受信するために接続される入力
端子、クロック信号を受信するために接続される制御端
子及び中間出力端子とを有する捕捉ハーフラッチ56ａ
と、捕捉ハーフラッチ56ａの中間出力端子に接続される
入力端子、クロック信号を受信するために接続される制
御端子及びスキャン出力端子とを有する解放ハーフラッ
チ60ａと、捕捉ハーフラッチ56ａの中間出力端子に接続
される入力端子、クロック信号を受信するために接続さ
れる制御端子及びデータ出力端子とを有する更新ハーフ
ラッチ58ａとを含んでスキャンラッチを構成すること
で、これらのハーフラッチの組合せが、スキャンラッチ
の回路を簡単にする。
チに、より簡単なクロッキングシーケンスと縮小された
回路とを提供する。 【解決手段】入力信号を受信するために接続される入力
端子、クロック信号を受信するために接続される制御端
子及び中間出力端子とを有する捕捉ハーフラッチ56ａ
と、捕捉ハーフラッチ56ａの中間出力端子に接続される
入力端子、クロック信号を受信するために接続される制
御端子及びスキャン出力端子とを有する解放ハーフラッ
チ60ａと、捕捉ハーフラッチ56ａの中間出力端子に接続
される入力端子、クロック信号を受信するために接続さ
れる制御端子及びデータ出力端子とを有する更新ハーフ
ラッチ58ａとを含んでスキャンラッチを構成すること
で、これらのハーフラッチの組合せが、スキャンラッチ
の回路を簡単にする。
Description
【０００１】
【発明の属する技術分野】本発明は、境界スキャンテス
トを実施できるスキャンラッチ及びそのスキャンラッチ
を作動する方法に関する。
トを実施できるスキャンラッチ及びそのスキャンラッチ
を作動する方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】境界ス
キャンテストは、論理回路の機能や集積回路の相互接続
の検査をするための十分に確立された技術である。この
技術の簡単な説明は、発明の背景として下記に示す。図
14は、境界スキャンテストを実行するために必要な基本
要素を含む集積回路（ＩＣ）２の典型的な構成を概略的
に示す図である。
キャンテストは、論理回路の機能や集積回路の相互接続
の検査をするための十分に確立された技術である。この
技術の簡単な説明は、発明の背景として下記に示す。図
14は、境界スキャンテストを実行するために必要な基本
要素を含む集積回路（ＩＣ）２の典型的な構成を概略的
に示す図である。
【０００３】ＩＣ２は、機能論理回路４、複数の境界ス
キャンセル６ａ，６ｂ，６ｃ，６ｄ及びテストアクセス
ポート（ＴＡＰ）コントローラ12を含む。ＩＣ２が通常
の機能動作をするには、機能論理回路４は、各リンク10
ａ〜10ｄを介して境界スキャンセル６ａ〜６ｄにリンク
される。また、境界スキャンセル６ａ〜６ｄは、機能論
理回路をその他のＩＣを含む別の回路に接続させる各外
部ピン結線８ａ，８ｂ，８ｃ，８ｄに接続される。境界
スキャンテストを実行するために、各境界スキャンセル
６ａ〜６ｄは、更に加えてスキャンテスト回路を含む。
スキャンテスト回路は、チェーン結線14ａ，14ｂ，14
ｃ，14ｄ，14ｅを介してチェーン状に接続しており、こ
のチェーンはＴＡＰコントローラ12で始まり、ＴＡＰコ
ントローラ12で終わっている。
キャンセル６ａ，６ｂ，６ｃ，６ｄ及びテストアクセス
ポート（ＴＡＰ）コントローラ12を含む。ＩＣ２が通常
の機能動作をするには、機能論理回路４は、各リンク10
ａ〜10ｄを介して境界スキャンセル６ａ〜６ｄにリンク
される。また、境界スキャンセル６ａ〜６ｄは、機能論
理回路をその他のＩＣを含む別の回路に接続させる各外
部ピン結線８ａ，８ｂ，８ｃ，８ｄに接続される。境界
スキャンテストを実行するために、各境界スキャンセル
６ａ〜６ｄは、更に加えてスキャンテスト回路を含む。
スキャンテスト回路は、チェーン結線14ａ，14ｂ，14
ｃ，14ｄ，14ｅを介してチェーン状に接続しており、こ
のチェーンはＴＡＰコントローラ12で始まり、ＴＡＰコ
ントローラ12で終わっている。
【０００４】境界スキャンセル６ａ〜６ｄは、単に境界
スキャンテストを実行するためだけに設けられる。ＩＣ
２の通常の機能動作において、境界スキャンセル６ａ〜
６ｄは、リンク10ａ〜10ｄと外部ピン結線８ａ〜８ｄと
を直接に接続するように動作する。従って、ＴＡＰコン
トローラがリセットされると、常に通常の機能モードに
入るので、このリッセト状態で、リンク10ａ〜10ｄは、
常に外部ピン結線８ａ〜８ｄに直接的に接続される。
スキャンテストを実行するためだけに設けられる。ＩＣ
２の通常の機能動作において、境界スキャンセル６ａ〜
６ｄは、リンク10ａ〜10ｄと外部ピン結線８ａ〜８ｄと
を直接に接続するように動作する。従って、ＴＡＰコン
トローラがリセットされると、常に通常の機能モードに
入るので、このリッセト状態で、リンク10ａ〜10ｄは、
常に外部ピン結線８ａ〜８ｄに直接的に接続される。
【０００５】簡単な境界スキャンテストは、各外部ピン
結線８ａ〜８ｄと別のＩＣ上の対応する外部ピン結線と
の間の保全性を検査するものである。この検査を実施で
きる境界スキャンテスト回路に用いる公知の境界スキャ
ンセルの簡単な実例を図15に示す。このような境界スキ
ャンセルは、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．
１−１９９０で公知である。境界スキャンセル６ａ〜６
ｄを、機能論理回路４に信号を入力させるだけ、機能論
理回路４から信号を出力させるだけ、或いは、機能論理
回路４への信号入力と機能論理回路４からの信号出力の
両方ができるように動作するよう構成することができ
る。下記の記述は、境界スキャンセル６ａ〜６ｄが全て
機能論理回路４から信号を出力するだけの実例について
示す。
結線８ａ〜８ｄと別のＩＣ上の対応する外部ピン結線と
の間の保全性を検査するものである。この検査を実施で
きる境界スキャンテスト回路に用いる公知の境界スキャ
ンセルの簡単な実例を図15に示す。このような境界スキ
ャンセルは、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．
１−１９９０で公知である。境界スキャンセル６ａ〜６
ｄを、機能論理回路４に信号を入力させるだけ、機能論
理回路４から信号を出力させるだけ、或いは、機能論理
回路４への信号入力と機能論理回路４からの信号出力の
両方ができるように動作するよう構成することができ
る。下記の記述は、境界スキャンセル６ａ〜６ｄが全て
機能論理回路４から信号を出力するだけの実例について
示す。
【０００６】図15の境界スキャンセルは、入力マルチプ
レクサ26ａ、出力マルチプレクサ18ａ及び２つのラッチ
28ａ，40ａを含む。入力マルチプレクサ26ａには、一方
の入力としてライン10ａ上の信号ＤＡＴＡＩＮと、他方
の入力としてライン14ａ上の信号ＳＣＡＮＩＮが入力す
る。入力マルチプレクサ26ａは、ライン34上の信号ＴＡ
ＰＣＯＮＴＲＯＬ１により制御される。ライン30ａ上の
入力マルチプレクサ26ａの出力は、捕捉ラッチ28ａの入
力となる。そして、ライン16ａ上の捕捉ラッチ28ａの出
力は、ライン22ａ上の更新ラッチ40ａへの入力となり、
また、ライン14ｂの信号ＳＣＡＮＯＵＴとなる。ラッチ
28ａ，40ａは、ライン36，38上の信号ＴＡＰＣＬＯＣＫ
１，ＴＡＰＣＬＯＣＫ２によってそれぞれクロックされ
る。出力マルチプレクサ18ａには、一方の入力としてラ
イン10ａ上の信号ＤＡＴＡＩＮと他方の入力としてライ
ン24ａ上のラッチ40ａの出力が入力する。出力マルチプ
レクサ18ａは、ライン22上の信号ＴＡＰＣＯＮＴＲＯＬ
２により制御され、ライン８ａ上の信号ＤＡＴＡＯＵＴ
Ａを出力として発生する。信号ＴＡＰＣＯＮＴＲＯＬ
１，ＴＡＰＣＯＮＴＲＯＬ２，ＴＡＰＣＬＯＣＫ１，Ｔ
ＡＰＣＬＯＣＫ２は、全てＴＡＰコントローラ12の制御
に基づいて発生し、これら信号及び結線は平明にするた
めに図14に示されていないが全ての境界スキャンセル６
ａ〜６ｄに共通である。
レクサ26ａ、出力マルチプレクサ18ａ及び２つのラッチ
28ａ，40ａを含む。入力マルチプレクサ26ａには、一方
の入力としてライン10ａ上の信号ＤＡＴＡＩＮと、他方
の入力としてライン14ａ上の信号ＳＣＡＮＩＮが入力す
る。入力マルチプレクサ26ａは、ライン34上の信号ＴＡ
ＰＣＯＮＴＲＯＬ１により制御される。ライン30ａ上の
入力マルチプレクサ26ａの出力は、捕捉ラッチ28ａの入
力となる。そして、ライン16ａ上の捕捉ラッチ28ａの出
力は、ライン22ａ上の更新ラッチ40ａへの入力となり、
また、ライン14ｂの信号ＳＣＡＮＯＵＴとなる。ラッチ
28ａ，40ａは、ライン36，38上の信号ＴＡＰＣＬＯＣＫ
１，ＴＡＰＣＬＯＣＫ２によってそれぞれクロックされ
る。出力マルチプレクサ18ａには、一方の入力としてラ
イン10ａ上の信号ＤＡＴＡＩＮと他方の入力としてライ
ン24ａ上のラッチ40ａの出力が入力する。出力マルチプ
レクサ18ａは、ライン22上の信号ＴＡＰＣＯＮＴＲＯＬ
２により制御され、ライン８ａ上の信号ＤＡＴＡＯＵＴ
Ａを出力として発生する。信号ＴＡＰＣＯＮＴＲＯＬ
１，ＴＡＰＣＯＮＴＲＯＬ２，ＴＡＰＣＬＯＣＫ１，Ｔ
ＡＰＣＬＯＣＫ２は、全てＴＡＰコントローラ12の制御
に基づいて発生し、これら信号及び結線は平明にするた
めに図14に示されていないが全ての境界スキャンセル６
ａ〜６ｄに共通である。
【０００７】図14のＩＣ２の２つの動作モードを、図1
4，15を参照して説明する。各境界スキャンセル６ａ〜
６ｄは、図15に示すのと同様の回路を含み、各構成要素
及び信号ラインには末尾にｂ，ｃ，ｄを適宜に付けるこ
とで識別される。通常の機能動作において、ＴＡＰコン
トローラ12は停止しており、出力マルチプレクサ18ａ
が、ライン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２によ
って、ライン10ａ上の信号ＤＡＴＡＩＮをライン８ａの
信号ＤＡＴＡＯＵＴに直接接続するように制御される。
このような通常の機能動作では、入力マルチプレクサ26
ａの制御は重要ではなく、各ライン36，38上のクロック
信号ＴＡＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２は停止さ
れるのが好ましい。
4，15を参照して説明する。各境界スキャンセル６ａ〜
６ｄは、図15に示すのと同様の回路を含み、各構成要素
及び信号ラインには末尾にｂ，ｃ，ｄを適宜に付けるこ
とで識別される。通常の機能動作において、ＴＡＰコン
トローラ12は停止しており、出力マルチプレクサ18ａ
が、ライン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２によ
って、ライン10ａ上の信号ＤＡＴＡＩＮをライン８ａの
信号ＤＡＴＡＯＵＴに直接接続するように制御される。
このような通常の機能動作では、入力マルチプレクサ26
ａの制御は重要ではなく、各ライン36，38上のクロック
信号ＴＡＰＣＬＯＣＫ１，ＴＡＰＣＬＯＣＫ２は停止さ
れるのが好ましい。
【０００８】境界スキャンテストが実行される場合、出
力マルチプレクサ18ａがラッチ40ａの出力からのライン
24ａ上のその入力をライン８ａ上のその出力に接続する
ように、ＩＣ２のＴＡＰコントローラ12はライン22上の
信号ＴＡＰＣＯＮＴＲＯＬ２を制御する。境界スキャン
テストを実行するために、各ピン結線８ａ〜８ｄ上に既
知のビットを置くことが必要である。これを達成するた
め、ライン30ａ上の入力マルチプレクサ26ａの出力をラ
イン14ａ上のその入力に接続するように、ＴＡＰコント
ローラ12はライン34上の制御信号ＴＡＰＣＯＮＴＲＯＬ
１によって入力マルチプレクサ26ａを制御する。その
後、テストビットが信号ライン14ｂ〜14ｄを経由してへ
次々とラッチ28ａ〜28ｄによってクロックされるよう
に、ＴＡＰコントローラ12は、ライン36上のクロック信
号ＴＡＰＣＬＯＣＫ１の制御下で連続的にライン14ａ上
に一連のテストビットを出力する。ＴＡＰＣＬＯＣＫ１
の複数のクロックサイクル（図14に示す例では４である
が一般的にはピン結線８ａ〜８ｄの数及びタイプに依存
して極めて多数である）の後、各々のノード31ａ〜31ｄ
は、それぞれのラッチ28ａ〜28ｄによってその時に蓄え
られた既知のテストビットを持つ。その後、各ノード31
ａ〜31ｄ上のテストビットがラッチ40ａ〜40ｄの出力ラ
イン24ａ〜24ｄ上に現れるように、ＴＡＰコントローラ
12は、ライン38上の信号ＴＡＰＣＬＯＣＫ２をクロック
する。結果的に、テストビットはそれぞれの外部ピン結
線８ａ〜８ｄ上に現れる。ＩＣ２が各ＩＣへ信号を入力
するよう形成され、境界スキャンテスト能力を有する類
似の境界スキャンセルに接続されると、境界スキャンセ
ルのこれら入力を制御するＴＡＰコントローラは、連続
的にそれぞれの境界スキャンセルの入力をを読み込むこ
とができるので、個々のＴＡＰコントローラによって境
界スキャンセルに書き込まれる値が、接続される別の境
界スキャンセルに首尾よく伝達されることを保証するた
めの検査を実行できる。この方法で、種々のＩＣ間の相
互接続をテストすることができる。
力マルチプレクサ18ａがラッチ40ａの出力からのライン
24ａ上のその入力をライン８ａ上のその出力に接続する
ように、ＩＣ２のＴＡＰコントローラ12はライン22上の
信号ＴＡＰＣＯＮＴＲＯＬ２を制御する。境界スキャン
テストを実行するために、各ピン結線８ａ〜８ｄ上に既
知のビットを置くことが必要である。これを達成するた
め、ライン30ａ上の入力マルチプレクサ26ａの出力をラ
イン14ａ上のその入力に接続するように、ＴＡＰコント
ローラ12はライン34上の制御信号ＴＡＰＣＯＮＴＲＯＬ
１によって入力マルチプレクサ26ａを制御する。その
後、テストビットが信号ライン14ｂ〜14ｄを経由してへ
次々とラッチ28ａ〜28ｄによってクロックされるよう
に、ＴＡＰコントローラ12は、ライン36上のクロック信
号ＴＡＰＣＬＯＣＫ１の制御下で連続的にライン14ａ上
に一連のテストビットを出力する。ＴＡＰＣＬＯＣＫ１
の複数のクロックサイクル（図14に示す例では４である
が一般的にはピン結線８ａ〜８ｄの数及びタイプに依存
して極めて多数である）の後、各々のノード31ａ〜31ｄ
は、それぞれのラッチ28ａ〜28ｄによってその時に蓄え
られた既知のテストビットを持つ。その後、各ノード31
ａ〜31ｄ上のテストビットがラッチ40ａ〜40ｄの出力ラ
イン24ａ〜24ｄ上に現れるように、ＴＡＰコントローラ
12は、ライン38上の信号ＴＡＰＣＬＯＣＫ２をクロック
する。結果的に、テストビットはそれぞれの外部ピン結
線８ａ〜８ｄ上に現れる。ＩＣ２が各ＩＣへ信号を入力
するよう形成され、境界スキャンテスト能力を有する類
似の境界スキャンセルに接続されると、境界スキャンセ
ルのこれら入力を制御するＴＡＰコントローラは、連続
的にそれぞれの境界スキャンセルの入力をを読み込むこ
とができるので、個々のＴＡＰコントローラによって境
界スキャンセルに書き込まれる値が、接続される別の境
界スキャンセルに首尾よく伝達されることを保証するた
めの検査を実行できる。この方法で、種々のＩＣ間の相
互接続をテストすることができる。
【０００９】上述の技術が、機能論理回路４の実際の動
作を説明するために必要であるＴＡＰコントローラ12無
しでそのテストを実行できることがわかる。ＴＡＰコン
トローラは、単にＩＣ２の境界スキャンセルの数及びタ
イプを知るのに必要なだけである。境界スキャンテスト
技術は、主としてボードテストを意図するものである。
作を説明するために必要であるＴＡＰコントローラ12無
しでそのテストを実行できることがわかる。ＴＡＰコン
トローラは、単にＩＣ２の境界スキャンセルの数及びタ
イプを知るのに必要なだけである。境界スキャンテスト
技術は、主としてボードテストを意図するものである。
【００１０】図16は、ＩＥＥＥ Ｓｔａｎｄａｒｄ １
１４９．１−１９９０で明らかにされた図14のＴＡＰコ
ントローラ12の状態図を示す。境界スキャンテストを実
行する際の図15の回路の動作を、図16に示す状態図を参
照して述べる。ＩＣ２の通常の機能動作では、ＴＡＰコ
ントローラ12は、TEST-LOGIC-RESET状態Ｓ０にある。こ
の状態において、テスト論理は停止しており、ライン22
上の信号ＴＡＰＣＯＮＴＲＯＬ２の制御下で出力マルチ
プレクサ18ａにより、ライン10ａ上の信号ＤＡＴＡＩＮ
は、ライン８ａ上の信号ＤＡＴＡＯＵＴに直接接続され
る。ＴＡＰコントローラ12は、マスタクロック信号ＭＣ
ＬＯＣＫによって制御される。マスタクロックＫＣＬＯ
ＣＫは、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−
１９９０で明らかにされたクロックＴＣＫの緩衝された
変種である。テスト動作が開始されると、ＴＡＰコント
ローラ12は、まず、RUN-TEST/IDLE 状態Ｓ１になる。
１４９．１−１９９０で明らかにされた図14のＴＡＰコ
ントローラ12の状態図を示す。境界スキャンテストを実
行する際の図15の回路の動作を、図16に示す状態図を参
照して述べる。ＩＣ２の通常の機能動作では、ＴＡＰコ
ントローラ12は、TEST-LOGIC-RESET状態Ｓ０にある。こ
の状態において、テスト論理は停止しており、ライン22
上の信号ＴＡＰＣＯＮＴＲＯＬ２の制御下で出力マルチ
プレクサ18ａにより、ライン10ａ上の信号ＤＡＴＡＩＮ
は、ライン８ａ上の信号ＤＡＴＡＯＵＴに直接接続され
る。ＴＡＰコントローラ12は、マスタクロック信号ＭＣ
ＬＯＣＫによって制御される。マスタクロックＫＣＬＯ
ＣＫは、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−
１９９０で明らかにされたクロックＴＣＫの緩衝された
変種である。テスト動作が開始されると、ＴＡＰコント
ローラ12は、まず、RUN-TEST/IDLE 状態Ｓ１になる。
【００１１】境界スキャンテストが実行される場合、Ｔ
ＡＰコントローラ12がＭＣＬＯＣＫの次のサイクルで、
SELECT-SCAN 状態Ｓ２に入り、そして、ライン８ａ上の
出力マルチプレクサ18ａの出力信号ＤＡＴＡＯＵＴをラ
イン24ａ上の信号に直接接続するように、ライン22上の
制御信号ＴＡＰＣＯＮＴＲＯＬ２は状態を変化する。Ｍ
ＣＬＯＣＫの次のクロックサイクルで、ＴＡＰコントロ
ーラは、CAPTURE 状態Ｓ３に入る。テストのこの段階で
は、CAPTURE 状態は、テストデータが未だスキャンテス
ト回路にロードされていないので、重要ではない。
ＡＰコントローラ12がＭＣＬＯＣＫの次のサイクルで、
SELECT-SCAN 状態Ｓ２に入り、そして、ライン８ａ上の
出力マルチプレクサ18ａの出力信号ＤＡＴＡＯＵＴをラ
イン24ａ上の信号に直接接続するように、ライン22上の
制御信号ＴＡＰＣＯＮＴＲＯＬ２は状態を変化する。Ｍ
ＣＬＯＣＫの次のクロックサイクルで、ＴＡＰコントロ
ーラは、CAPTURE 状態Ｓ３に入る。テストのこの段階で
は、CAPTURE 状態は、テストデータが未だスキャンテス
ト回路にロードされていないので、重要ではない。
【００１２】ＭＣＬＯＣＫの次のクロックサイクルで、
SHIFT 状態Ｓ４に入る。この状態で、ＴＡＰコントロー
ラは、ライン14ａ上の信号ＳＣＡＮＩＮがマルチプレク
サ26ａの出力30ａに現れるように、ライン34上の信号Ｔ
ＡＰＣＯＮＴＲＯＬ１を同一レベルで保持すると同時
に、ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１を構
成する複数のクロックサイクルを生成する。このように
して、ＴＡＰＣＬＯＣＫ１の一定数ｎ（この場合４つ）
のクロックサイクルの後、ラッチ28ａ，28ｂ，28ｃ，28
ｄの全てが、ノード31ａ〜31ｄ上のそれらの各々の出力
に既知のテストビットを持つように、テストデータは、
連続的にテスト回路にシフトされる。このように、マス
タクロックＭＣＬＯＣＫのｎサイクルの間、そのSHIFT
状態Ｓ４は維持される。マスタクロックの次のサイクル
で、EXIT１状態Ｓ５に入る。状態Ｓ５は一時的な状態で
あり、ＴＡＰコントローラは、通常マスタクロックの次
のサイクルでUPDATE状態Ｓ８に移行する。ＴＡＰコント
ローラは選択的にPAUSE 状態Ｓ６に入り、続いてEXIT２
状態Ｓ７に入ることができるが、本発明には関係がない
のでここでは説明を省略する。
SHIFT 状態Ｓ４に入る。この状態で、ＴＡＰコントロー
ラは、ライン14ａ上の信号ＳＣＡＮＩＮがマルチプレク
サ26ａの出力30ａに現れるように、ライン34上の信号Ｔ
ＡＰＣＯＮＴＲＯＬ１を同一レベルで保持すると同時
に、ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１を構
成する複数のクロックサイクルを生成する。このように
して、ＴＡＰＣＬＯＣＫ１の一定数ｎ（この場合４つ）
のクロックサイクルの後、ラッチ28ａ，28ｂ，28ｃ，28
ｄの全てが、ノード31ａ〜31ｄ上のそれらの各々の出力
に既知のテストビットを持つように、テストデータは、
連続的にテスト回路にシフトされる。このように、マス
タクロックＭＣＬＯＣＫのｎサイクルの間、そのSHIFT
状態Ｓ４は維持される。マスタクロックの次のサイクル
で、EXIT１状態Ｓ５に入る。状態Ｓ５は一時的な状態で
あり、ＴＡＰコントローラは、通常マスタクロックの次
のサイクルでUPDATE状態Ｓ８に移行する。ＴＡＰコント
ローラは選択的にPAUSE 状態Ｓ６に入り、続いてEXIT２
状態Ｓ７に入ることができるが、本発明には関係がない
のでここでは説明を省略する。
【００１３】UPDATE状態Ｓ８の時に、ＴＡＰコントロー
ラは、一旦、ライン38ａ上のクロック信号ＴＡＰＣＬＯ
ＣＫ２のクロッキングを構成するためにクロックサイク
ルを発生させることによりラッチ40ａの出力を更新させ
る。従って、ラッチ28ａの出力ノード31ａ上のテストデ
ータビットは、ライン24ａ上のラッチ40ａの出力に現
れ、結果的に、ライン８ａ上のＤＡＴＡＯＵＴ信号とし
て現れる。テスト動作のこの時点で、ライン８ａ〜８ｄ
上の全てのＤＡＴＡＯＵＴ信号は更新される。ピン結線
８ａ〜８ｄは、前述したように、１つ又はそれ以上の他
のＩＣのそれぞれのピン結線に接続される。従って、Ｉ
Ｃ間の更新された信号の伝達（ＩＣ間の緩衝論理を通過
する伝達を含む）を考慮させる短時間後に、ピン結線８
ａ〜８ｄ上の更新された信号は、１つ或いはそれ以上の
他のＩＣの各々のピン結線に現れる。他のＩＣのピン結
線は、入力装置或いは入出力装置として形成される境界
スキャンセルに接続される。このような入力境界スキャ
ンセルがどのように実施されるかは、ＩＥＥＥ Ｓｔａ
ｎｄａｒｄ １１４９．１−１９９０を参照する当業者
の範囲内であるので、このような入力境界スキャンセル
はここでは詳細に説明しない。境界スキャンテストの説
明を完全なものとするため、ＩＣ２が接続されるＩＣの
入力境界スキャンセルは、そのような他のＩＣのピン結
線がライン10ａ上のＤＡＴＡＩＮ信号として接続される
という相違を伴うが図15の境界スキャンセルと同一であ
ると考えられる。それゆえ、図15の回路の残りの説明の
ためには、ライン10ａ上の信号ＤＡＴＡＩＮが検査され
た結果であると考えられる。言い換えれば、前述の更新
動作が実行された後、短時間後に、その結果がライン10
ａ上に発生すると考えられる。
ラは、一旦、ライン38ａ上のクロック信号ＴＡＰＣＬＯ
ＣＫ２のクロッキングを構成するためにクロックサイク
ルを発生させることによりラッチ40ａの出力を更新させ
る。従って、ラッチ28ａの出力ノード31ａ上のテストデ
ータビットは、ライン24ａ上のラッチ40ａの出力に現
れ、結果的に、ライン８ａ上のＤＡＴＡＯＵＴ信号とし
て現れる。テスト動作のこの時点で、ライン８ａ〜８ｄ
上の全てのＤＡＴＡＯＵＴ信号は更新される。ピン結線
８ａ〜８ｄは、前述したように、１つ又はそれ以上の他
のＩＣのそれぞれのピン結線に接続される。従って、Ｉ
Ｃ間の更新された信号の伝達（ＩＣ間の緩衝論理を通過
する伝達を含む）を考慮させる短時間後に、ピン結線８
ａ〜８ｄ上の更新された信号は、１つ或いはそれ以上の
他のＩＣの各々のピン結線に現れる。他のＩＣのピン結
線は、入力装置或いは入出力装置として形成される境界
スキャンセルに接続される。このような入力境界スキャ
ンセルがどのように実施されるかは、ＩＥＥＥ Ｓｔａ
ｎｄａｒｄ １１４９．１−１９９０を参照する当業者
の範囲内であるので、このような入力境界スキャンセル
はここでは詳細に説明しない。境界スキャンテストの説
明を完全なものとするため、ＩＣ２が接続されるＩＣの
入力境界スキャンセルは、そのような他のＩＣのピン結
線がライン10ａ上のＤＡＴＡＩＮ信号として接続される
という相違を伴うが図15の境界スキャンセルと同一であ
ると考えられる。それゆえ、図15の回路の残りの説明の
ためには、ライン10ａ上の信号ＤＡＴＡＩＮが検査され
た結果であると考えられる。言い換えれば、前述の更新
動作が実行された後、短時間後に、その結果がライン10
ａ上に発生すると考えられる。
【００１４】マスタクロックの次のサイクルで、ＴＡＰ
コントローラは再度SELECT-SCAN 状態Ｓ２に入り、その
後次のサイクルでCAPTURE 状態Ｓ３に入る。そのCAPTUR
E 状態で、ライン10ａ上の信号がライン30ａ上に現れる
ように、マルチプレクサがライン34上の信号ＴＡＰＣＯ
ＮＴＲＯＬ１で制御される間、ラッチ28ａは一旦ライン
36上のクロック信号ＴＡＰＣＬＯＣＫ１でクロックされ
る。このように、更新動作に応答して発生した結果がラ
イン16ａ上に捕捉される。その後、次のマスタクロック
サイクルで、ＴＡＰコントローラは、もう一度SHIFT 状
態Ｓ４に入り、ラッチ（フリップフロップ）28ａ〜28ｄ
の出力を捕捉した結果を、ライン36上のクロック信号Ｔ
ＡＰＣＬＯＣＫ１の制御下で連続的にＴＡＰコントロー
ラにクロックアウトする。捕捉された結果がラッチ28ａ
〜28ｄの外にクロックされると同時に、テストビットの
新たなセットがＴＡＰコントローラからラッチ28ａ〜28
ｄ内にクロックされる。その結果として、上述のＳ２，
Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻る状態のサイクル
が連続的に繰り返される。
コントローラは再度SELECT-SCAN 状態Ｓ２に入り、その
後次のサイクルでCAPTURE 状態Ｓ３に入る。そのCAPTUR
E 状態で、ライン10ａ上の信号がライン30ａ上に現れる
ように、マルチプレクサがライン34上の信号ＴＡＰＣＯ
ＮＴＲＯＬ１で制御される間、ラッチ28ａは一旦ライン
36上のクロック信号ＴＡＰＣＬＯＣＫ１でクロックされ
る。このように、更新動作に応答して発生した結果がラ
イン16ａ上に捕捉される。その後、次のマスタクロック
サイクルで、ＴＡＰコントローラは、もう一度SHIFT 状
態Ｓ４に入り、ラッチ（フリップフロップ）28ａ〜28ｄ
の出力を捕捉した結果を、ライン36上のクロック信号Ｔ
ＡＰＣＬＯＣＫ１の制御下で連続的にＴＡＰコントロー
ラにクロックアウトする。捕捉された結果がラッチ28ａ
〜28ｄの外にクロックされると同時に、テストビットの
新たなセットがＴＡＰコントローラからラッチ28ａ〜28
ｄ内にクロックされる。その結果として、上述のＳ２，
Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻る状態のサイクル
が連続的に繰り返される。
【００１５】図15のラッチ28ａの実例を示す図17におい
て、ラッチ28ａは２つのハーフラッチ或いは透過ラッチ
44ａ，46ａから構成される。各ハーフラッチは、それぞ
れ制御ノード48ａ，52ａと記憶ノード50ａ，54ａで構成
される。ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１
がハーフラッチ46ａの制御ノード52ａをクロックする一
方、クロック信号ＴＡＰＣＬＯＣＫ１の否定であるＮＯ
ＴＴＡＰＣＬＯＣＫ１は制御ノード48ａをクロックす
る。クロック信号ＴＡＰＣＬＯＣＫ１とＮＯＴＴＡＰＣ
ＬＯＣＫ１が重複しないクロック信号であるか、又は、
制御ノード48ａと52ａ内の選択回路が２つのクロック信
号の重複をできるだけ避ける、ということは、その技術
分野においてよく知られている。図15のラッチ40ａは、
同様に２つのハーフラッチを含んで構成される。従っ
て、図15の回路は、４つのハーフラッチを含んで構成さ
れることがわかる。通常の機能動作とテスト目的のため
の正しいクロック動作を提供するためには、図15の回路
は、図15，16を参照しながら述べた上述の記載から理解
されるように、複雑なクロック機構が要求される。
て、ラッチ28ａは２つのハーフラッチ或いは透過ラッチ
44ａ，46ａから構成される。各ハーフラッチは、それぞ
れ制御ノード48ａ，52ａと記憶ノード50ａ，54ａで構成
される。ライン36上のクロック信号ＴＡＰＣＬＯＣＫ１
がハーフラッチ46ａの制御ノード52ａをクロックする一
方、クロック信号ＴＡＰＣＬＯＣＫ１の否定であるＮＯ
ＴＴＡＰＣＬＯＣＫ１は制御ノード48ａをクロックす
る。クロック信号ＴＡＰＣＬＯＣＫ１とＮＯＴＴＡＰＣ
ＬＯＣＫ１が重複しないクロック信号であるか、又は、
制御ノード48ａと52ａ内の選択回路が２つのクロック信
号の重複をできるだけ避ける、ということは、その技術
分野においてよく知られている。図15のラッチ40ａは、
同様に２つのハーフラッチを含んで構成される。従っ
て、図15の回路は、４つのハーフラッチを含んで構成さ
れることがわかる。通常の機能動作とテスト目的のため
の正しいクロック動作を提供するためには、図15の回路
は、図15，16を参照しながら述べた上述の記載から理解
されるように、複雑なクロック機構が要求される。
【００１６】従って、スキャンラッチに、より簡単なク
ロッキングシーケンスと縮小された回路とを提供するこ
とが本発明の目的である。
ロッキングシーケンスと縮小された回路とを提供するこ
とが本発明の目的である。
【００１７】
【課題を解決するための手段】本発明によれば、入力信
号を受信するために接続される入力端子、クロック信号
を受信するために接続される制御端子及び中間出力端子
とを有する捕捉ハーフラッチと、捕捉ハーフラッチの中
間出力端子に接続される入力端子、クロック信号を受信
するために接続される制御端子及びスキャン出力端子と
を有する解放ハーフラッチと、捕捉ハーフラッチの中間
出力端子に接続される入力端子、クロック信号を受信す
るために接続される制御端子及びデータ出力端子とを有
する更新ハーフラッチと、を含んで構成されるスキャン
ラッチが提供される。
号を受信するために接続される入力端子、クロック信号
を受信するために接続される制御端子及び中間出力端子
とを有する捕捉ハーフラッチと、捕捉ハーフラッチの中
間出力端子に接続される入力端子、クロック信号を受信
するために接続される制御端子及びスキャン出力端子と
を有する解放ハーフラッチと、捕捉ハーフラッチの中間
出力端子に接続される入力端子、クロック信号を受信す
るために接続される制御端子及びデータ出力端子とを有
する更新ハーフラッチと、を含んで構成されるスキャン
ラッチが提供される。
【００１８】ハーフラッチの用語は、ここでは、データ
転送状態において信号をその入力端子からその出力端子
に第１の状態の制御信号で転送し、また、データ保持状
態において第２の状態の制御信号で出力端子上の信号を
蓄えるよう動作する回路を意味する。ハーフラッチの簡
単な具体例は、入力端子と出力端子との間に接続された
ソース／ドレイン・チャネルと、制御信号を受信するた
めに接続されたゲートとを有するFET トランジスタであ
る。このトランジスタは出力端子での蓄積要件を提供す
るのに十分な固有の静電容量を有する。ハーフラッチの
他の具体例も知られており、任意の適切な具体例が本発
明の回路に使用できる。
転送状態において信号をその入力端子からその出力端子
に第１の状態の制御信号で転送し、また、データ保持状
態において第２の状態の制御信号で出力端子上の信号を
蓄えるよう動作する回路を意味する。ハーフラッチの簡
単な具体例は、入力端子と出力端子との間に接続された
ソース／ドレイン・チャネルと、制御信号を受信するた
めに接続されたゲートとを有するFET トランジスタであ
る。このトランジスタは出力端子での蓄積要件を提供す
るのに十分な固有の静電容量を有する。ハーフラッチの
他の具体例も知られており、任意の適切な具体例が本発
明の回路に使用できる。
【００１９】一実施態様において、捕捉ハーフラッチ、
解放ハーフラッチ及び更新ハーフラッチに与えられるク
ロック信号は、異なったクロック信号であり、これらの
クロック信号のタイミングは個別に制御可能である。こ
れらのクロック信号のシーケンスは、図１５に示す従来
技術のスキャンラッチにおけるシーケンスよりもより簡
単である。この様なスキャンラッチは、スキャンテスト
が実施され、スキャンデータが内部または外部に移され
る間、機能データ出力が変化しない任意のフルラッチに
代えて使用できる。
解放ハーフラッチ及び更新ハーフラッチに与えられるク
ロック信号は、異なったクロック信号であり、これらの
クロック信号のタイミングは個別に制御可能である。こ
れらのクロック信号のシーケンスは、図１５に示す従来
技術のスキャンラッチにおけるシーケンスよりもより簡
単である。この様なスキャンラッチは、スキャンテスト
が実施され、スキャンデータが内部または外部に移され
る間、機能データ出力が変化しない任意のフルラッチに
代えて使用できる。
【００２０】本発明によるスキャンラッチは、論理回路
のタイミングを試験するための所謂、性能テスト（後述
する）を実施することもできる。これは、従来技術のス
キャンラッチまたは従来技術のスキャンセルでは不可能
である。特に、性能テストを実施するのに好適な本発明
の実施態様は、捕捉ハーフラッチ、解放ハーフラッチ及
び更新ハーフラッチに与えられるクロック信号が、共通
クロック源から得られ、解放ハーフラッチと更新ハーフ
ラッチが、捕捉ハーフラッチに供給されるクロック信号
の反転信号を受信するスキャンラッチである。この実施
態様において、解放ハーフラッチと更新ハーフラッチ各
々は、更に、ハーフラッチがデータ転送状態にあるかデ
ータ保持状態にあるかを決定する制御信号を受信するた
めに接続される制御端子を有する。
のタイミングを試験するための所謂、性能テスト（後述
する）を実施することもできる。これは、従来技術のス
キャンラッチまたは従来技術のスキャンセルでは不可能
である。特に、性能テストを実施するのに好適な本発明
の実施態様は、捕捉ハーフラッチ、解放ハーフラッチ及
び更新ハーフラッチに与えられるクロック信号が、共通
クロック源から得られ、解放ハーフラッチと更新ハーフ
ラッチが、捕捉ハーフラッチに供給されるクロック信号
の反転信号を受信するスキャンラッチである。この実施
態様において、解放ハーフラッチと更新ハーフラッチ各
々は、更に、ハーフラッチがデータ転送状態にあるかデ
ータ保持状態にあるかを決定する制御信号を受信するた
めに接続される制御端子を有する。
【００２１】この実施態様は、クロックが１つだけです
むので、消費電力や工程経費などを低減する。単一クロ
ックは１つのクロックツリーのみを意味するので、より
正確な性能テストが実施できる。本発明のこの実施態様
は工業規格に従った構造テストを実施するためにも使用
できる。
むので、消費電力や工程経費などを低減する。単一クロ
ックは１つのクロックツリーのみを意味するので、より
正確な性能テストが実施できる。本発明のこの実施態様
は工業規格に従った構造テストを実施するためにも使用
できる。
【００２２】
【発明の実施の形態】本発明をより理解するため、ま
た、本発明がどのように実施されるかを示すため、添付
図面の図１〜13の例によって説明する。まず、本発明の
１つの態様による図15に示したテスト回路のより有効な
実例を示す図１について説明する。図14〜17中と同一部
分には同一参照符号を付す。
た、本発明がどのように実施されるかを示すため、添付
図面の図１〜13の例によって説明する。まず、本発明の
１つの態様による図15に示したテスト回路のより有効な
実例を示す図１について説明する。図14〜17中と同一部
分には同一参照符号を付す。
【００２３】図１において、図15の２つのフルラッチ28
ａ，40ａは、３つのハーフラッチである捕捉ハーフラッ
チ56ａ、更新ハーフラッチ58ａ、及び、解放ハーフラッ
チ60ａに置き換えられている。ライン62ａ上のマルチプ
レクサ26ａの出力は、捕捉ハーフラッチ56ａの入力に接
続される。ライン64ａ上の捕捉ハーフラッチ56ａの出力
は、更新ハーフラッチ58ａの入力ライン66ａと、解放ハ
ーフラッチ60ａの入力ライン68ａに接続される。ライン
65ａ上の更新ハーフラッチ58ａの出力は、出力マルチプ
レクサ18ａの入力となる。解放ハーフラッチ60ａの出力
は、チェーン結線14ｂを構成する。捕捉ハーフラッチ56
ａは、ライン70上のクロック信号ＣＡＰＴＵＲＥＣＬＫ
によってクロックされ、更新ハーフラッチは、ライン74
上のクロック信号ＵＰＤＡＴＥＣＬＫによってクロック
され、そして、解放ハーフラッチは、ライン72上のクロ
ック信号ＲＥＬＥＡＳＥＣＬＫによってクロックされ
る。各々のハーフラッチは、その入力上の信号がその出
力に直接転送されるデータ転送状態又は信号が入力の変
化に拘らずその出力ノード上に保持されるデータ保持状
態の２つの状態のうちの１つの状態になることができる
性質を持つ。下記のハーフラッチの“クロックキング”
の説明は、データ転送状態の動作を引用する。クロック
されなければ、ハーフラッチはデータ保持状態にあると
考えられる。
ａ，40ａは、３つのハーフラッチである捕捉ハーフラッ
チ56ａ、更新ハーフラッチ58ａ、及び、解放ハーフラッ
チ60ａに置き換えられている。ライン62ａ上のマルチプ
レクサ26ａの出力は、捕捉ハーフラッチ56ａの入力に接
続される。ライン64ａ上の捕捉ハーフラッチ56ａの出力
は、更新ハーフラッチ58ａの入力ライン66ａと、解放ハ
ーフラッチ60ａの入力ライン68ａに接続される。ライン
65ａ上の更新ハーフラッチ58ａの出力は、出力マルチプ
レクサ18ａの入力となる。解放ハーフラッチ60ａの出力
は、チェーン結線14ｂを構成する。捕捉ハーフラッチ56
ａは、ライン70上のクロック信号ＣＡＰＴＵＲＥＣＬＫ
によってクロックされ、更新ハーフラッチは、ライン74
上のクロック信号ＵＰＤＡＴＥＣＬＫによってクロック
され、そして、解放ハーフラッチは、ライン72上のクロ
ック信号ＲＥＬＥＡＳＥＣＬＫによってクロックされ
る。各々のハーフラッチは、その入力上の信号がその出
力に直接転送されるデータ転送状態又は信号が入力の変
化に拘らずその出力ノード上に保持されるデータ保持状
態の２つの状態のうちの１つの状態になることができる
性質を持つ。下記のハーフラッチの“クロックキング”
の説明は、データ転送状態の動作を引用する。クロック
されなければ、ハーフラッチはデータ保持状態にあると
考えられる。
【００２４】図16の状態図に戻って、図15，16を参照し
て議論された同じ順序の状態変化が、境界スキャンテス
トを実行するために図１の回路を動作するのに用いるこ
とができる。相違は、本発明に関して極めて簡単である
ことが要求されるクロッキングシーケンスにある。この
ことは図16，１を参照して述べる。ＩＣ２の通常の機能
動作では、ＴＡＰコントローラ12はTEST-LOGIC-RESET状
態Ｓ０にある。この状態において、テスト論理は停止し
ており、ライン10ａ上の信号ＤＡＴＡＩＮは、ライン22
上の信号ＴＡＰＣＯＮＴＲＯＬ２の制御下で出力マルチ
プレクサ18ａによってライン８ａ上の信号ＤＡＴＡＯＵ
Ｔに直接接続される。テスト動作が開始されると、ＴＡ
Ｐコントローラ12は、マスタクロックＭＣＬＯＣＫの制
御下でまず、RUN-TEST/IDLE 状態Ｓ１に移行する。
て議論された同じ順序の状態変化が、境界スキャンテス
トを実行するために図１の回路を動作するのに用いるこ
とができる。相違は、本発明に関して極めて簡単である
ことが要求されるクロッキングシーケンスにある。この
ことは図16，１を参照して述べる。ＩＣ２の通常の機能
動作では、ＴＡＰコントローラ12はTEST-LOGIC-RESET状
態Ｓ０にある。この状態において、テスト論理は停止し
ており、ライン10ａ上の信号ＤＡＴＡＩＮは、ライン22
上の信号ＴＡＰＣＯＮＴＲＯＬ２の制御下で出力マルチ
プレクサ18ａによってライン８ａ上の信号ＤＡＴＡＯＵ
Ｔに直接接続される。テスト動作が開始されると、ＴＡ
Ｐコントローラ12は、マスタクロックＭＣＬＯＣＫの制
御下でまず、RUN-TEST/IDLE 状態Ｓ１に移行する。
【００２５】境界スキャンテストが実行される場合、Ｔ
ＡＰコントローラ12はSELECT-SCAN状態Ｓ２に入り、ラ
イン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２は、ライン
８ａ上の出力マルチプレクサ18ａの出力信号ＤＡＴＡＯ
ＵＴがライン65ａ上の信号に直接接続されるように状態
を変化させる。ＭＣＬＯＣＫの次のクロックサイクルで
は、ＴＡＰコントローラは、CAPTURE 状態Ｓ３に入る。
テストのこの段階で、CAPTURE 状態は、テストデータが
未だスキャンテスト回路にロードされていないので、重
要ではない。
ＡＰコントローラ12はSELECT-SCAN状態Ｓ２に入り、ラ
イン22上の制御信号ＴＡＰＣＯＮＴＲＯＬ２は、ライン
８ａ上の出力マルチプレクサ18ａの出力信号ＤＡＴＡＯ
ＵＴがライン65ａ上の信号に直接接続されるように状態
を変化させる。ＭＣＬＯＣＫの次のクロックサイクルで
は、ＴＡＰコントローラは、CAPTURE 状態Ｓ３に入る。
テストのこの段階で、CAPTURE 状態は、テストデータが
未だスキャンテスト回路にロードされていないので、重
要ではない。
【００２６】ＭＣＬＯＣＫの次のクロックサイクルで、
SHIFT 状態Ｓ４に入る。この状態で、ＴＡＰコントロー
ラは、ライン14ａ上の信号がマルチプレクサ26ａの出力
62ａに現れるように、ライン34上の信号ＴＡＰＣＯＮＴ
ＲＯＬ１を同一レベルで保持すると同時に、ライン70上
のクロック信号ＣＡＰＴＵＲＥＣＬＫ及びライン72上の
クロック信号ＲＥＬＥＡＳＥＣＬＫを構成する複数のク
ロックサイクルを生成する。このようにして、テストデ
ータは、一定数ｎのクロック信号ＣＡＰＴＵＲＥＣＬＫ
とＲＥＬＥＡＳＥＣＬＫ（この場合４つ）のクロックサ
イクルの後、ハーフラッチ56ａ〜56ｄの全てがノード67
ａ〜67ｄ上のそれらの各々の出力に保持される既知のテ
ストビットを持つように、テスト回路に連続的にシフト
される。このように、マスタクロックＭＣＬＯＣＫのｎ
サイクルの間、そのSHIFT 状態Ｓ４が維持される。マス
タクロックの次のサイクルで、EXIT１状態Ｓ５に入る。
その状態Ｓ５は一時的な状態であり、ＴＡＰコントロー
ラは、通常マスタクロックの次のサイクルでUPDATE状態
Ｓ８に移行する。ＴＡＰコントローラは選択的にPAUSE
状態Ｓ６に入り、続いてEXIT２状態Ｓ７に入ることがで
きるが、本発明には関係がないのでここでは説明を省略
する。
SHIFT 状態Ｓ４に入る。この状態で、ＴＡＰコントロー
ラは、ライン14ａ上の信号がマルチプレクサ26ａの出力
62ａに現れるように、ライン34上の信号ＴＡＰＣＯＮＴ
ＲＯＬ１を同一レベルで保持すると同時に、ライン70上
のクロック信号ＣＡＰＴＵＲＥＣＬＫ及びライン72上の
クロック信号ＲＥＬＥＡＳＥＣＬＫを構成する複数のク
ロックサイクルを生成する。このようにして、テストデ
ータは、一定数ｎのクロック信号ＣＡＰＴＵＲＥＣＬＫ
とＲＥＬＥＡＳＥＣＬＫ（この場合４つ）のクロックサ
イクルの後、ハーフラッチ56ａ〜56ｄの全てがノード67
ａ〜67ｄ上のそれらの各々の出力に保持される既知のテ
ストビットを持つように、テスト回路に連続的にシフト
される。このように、マスタクロックＭＣＬＯＣＫのｎ
サイクルの間、そのSHIFT 状態Ｓ４が維持される。マス
タクロックの次のサイクルで、EXIT１状態Ｓ５に入る。
その状態Ｓ５は一時的な状態であり、ＴＡＰコントロー
ラは、通常マスタクロックの次のサイクルでUPDATE状態
Ｓ８に移行する。ＴＡＰコントローラは選択的にPAUSE
状態Ｓ６に入り、続いてEXIT２状態Ｓ７に入ることがで
きるが、本発明には関係がないのでここでは説明を省略
する。
【００２７】UPDATE状態Ｓ８で、ＴＡＰコントローラ
は、一旦ライン74ａ上のクロック信号ＵＰＤＡＴＥＣＬ
Ｋのクロッキングを構成するためにクロックサイクルを
発生させることによりハーフラッチ58ａの出力を更新さ
せる。従って、捕捉ハーフラッチ56ａの出力ノード67ａ
上のテストデータビットは、ライン65ａ上の更新ハーフ
ラッチ58ａの出力に現れ、その結果としてライン８ａ上
のＤＡＴＡＯＵＴ信号として現れる。テスト動作のこの
時点で、ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信
号は更新される。ピン結線８ａ〜８ｄは、前述したよう
に、１つ又はそれ以上の他のＩＣのそれぞれのピン結線
に接続される。従って、ＩＣ間の更新された信号の伝達
（ＩＣ間の緩衝論理を通過する伝達を含む）をさせる短
時間後に、ピン結線８ａ〜８ｄ上の更新された信号は、
１つ或いはそれ以上の他のＩＣの各々のピン結線に現れ
る。他のＩＣのピン結線は、入力装置或いは入出力装置
として形成される境界スキャンセルに接続される。この
ような入力境界スキャンセルがどのように実施されるか
は、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９
９０を参照する当業者の範囲内であるので、このような
入力境界スキャンセルはここでは詳細に説明しない。境
界スキャンテストの説明を完全なものとするため、ＩＣ
２が接続されるＩＣの入力境界スキャンセルは、ピン結
線がライン10ａ上のＤＡＴＡＩＮ信号として接続される
という相違を伴うが図１の境界スキャンセルと同一であ
ると考えられる。それゆえ、図１の回路の残りの説明の
ためには、ライン10ａ上の信号ＤＡＴＡＩＮが、検査さ
れた結果であり、その結果は、前述の更新動作に応答し
て発生するものと考えられる。
は、一旦ライン74ａ上のクロック信号ＵＰＤＡＴＥＣＬ
Ｋのクロッキングを構成するためにクロックサイクルを
発生させることによりハーフラッチ58ａの出力を更新さ
せる。従って、捕捉ハーフラッチ56ａの出力ノード67ａ
上のテストデータビットは、ライン65ａ上の更新ハーフ
ラッチ58ａの出力に現れ、その結果としてライン８ａ上
のＤＡＴＡＯＵＴ信号として現れる。テスト動作のこの
時点で、ライン８ａ〜８ｄ上の全てのＤＡＴＡＯＵＴ信
号は更新される。ピン結線８ａ〜８ｄは、前述したよう
に、１つ又はそれ以上の他のＩＣのそれぞれのピン結線
に接続される。従って、ＩＣ間の更新された信号の伝達
（ＩＣ間の緩衝論理を通過する伝達を含む）をさせる短
時間後に、ピン結線８ａ〜８ｄ上の更新された信号は、
１つ或いはそれ以上の他のＩＣの各々のピン結線に現れ
る。他のＩＣのピン結線は、入力装置或いは入出力装置
として形成される境界スキャンセルに接続される。この
ような入力境界スキャンセルがどのように実施されるか
は、ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９
９０を参照する当業者の範囲内であるので、このような
入力境界スキャンセルはここでは詳細に説明しない。境
界スキャンテストの説明を完全なものとするため、ＩＣ
２が接続されるＩＣの入力境界スキャンセルは、ピン結
線がライン10ａ上のＤＡＴＡＩＮ信号として接続される
という相違を伴うが図１の境界スキャンセルと同一であ
ると考えられる。それゆえ、図１の回路の残りの説明の
ためには、ライン10ａ上の信号ＤＡＴＡＩＮが、検査さ
れた結果であり、その結果は、前述の更新動作に応答し
て発生するものと考えられる。
【００２８】マスタクロックの次のサイクルで、ＴＡＰ
コントローラは再度SELECT-SCAN 状態Ｓ２に入り、その
後次のサイクルでCAPTURE 状態Ｓ３に入る。そのCAPTUR
E 状態で、ライン10ａ上のＤＡＴＡＩＮ信号が出力ライ
ン62ａ上に現れるように、マルチプレクサ26ａがライン
34上の信号ＴＡＰＣＯＮＴＲＯＬ１で制御される間、捕
捉ハーフラッチ56ａは一旦ライン70上の信号ＣＡＰＴＵ
ＲＥＣＬＫでクロックされる。このように、その結果は
ライン64ａ上で捕捉される。その後、次のマスタクロッ
クサイクルで、ＴＡＰコントローラは、もう一度SHIFT
状態Ｓ４に入り、捕捉ハーフラッチ56ａ〜56ｄの出力上
で捕捉した結果が、連続的にＴＡＰコントローラへクロ
ックアウトされる。捕捉された結果が捕捉ハーフラッチ
28ａの外にクロックされると同時に、テストビットの新
たなセットがＴＡＰコントローラから捕捉ハーフラッチ
28ａ内にクロックされる。その結果として、上述した状
態Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻るサイク
ルが連続的に繰り返される。
コントローラは再度SELECT-SCAN 状態Ｓ２に入り、その
後次のサイクルでCAPTURE 状態Ｓ３に入る。そのCAPTUR
E 状態で、ライン10ａ上のＤＡＴＡＩＮ信号が出力ライ
ン62ａ上に現れるように、マルチプレクサ26ａがライン
34上の信号ＴＡＰＣＯＮＴＲＯＬ１で制御される間、捕
捉ハーフラッチ56ａは一旦ライン70上の信号ＣＡＰＴＵ
ＲＥＣＬＫでクロックされる。このように、その結果は
ライン64ａ上で捕捉される。その後、次のマスタクロッ
クサイクルで、ＴＡＰコントローラは、もう一度SHIFT
状態Ｓ４に入り、捕捉ハーフラッチ56ａ〜56ｄの出力上
で捕捉した結果が、連続的にＴＡＰコントローラへクロ
ックアウトされる。捕捉された結果が捕捉ハーフラッチ
28ａの外にクロックされると同時に、テストビットの新
たなセットがＴＡＰコントローラから捕捉ハーフラッチ
28ａ内にクロックされる。その結果として、上述した状
態Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ８からＳ２に戻るサイク
ルが連続的に繰り返される。
【００２９】図14の機能論理回路４は、ラッチを介して
相互接続されるか或いは直接的に相互接続されるかのど
ちらかの種々のサイズの組合せ論理回路の種々のブロッ
クからなると考えられる。機能論理回路内の組合せ論理
回路の入力に既知のテストビットを配置し、また、組合
せ論理回路内のラッチの出力上の結果を捕捉することに
より組合せ論理回路の機能状況をテストすることが可能
である。これは、機能論理回路内の種々のテストポイン
トに図15又は図１に示したような境界スキャンセルを配
置することで達成できる。しかしながら、境界スキャン
連鎖は、その後、連続する境界スキャンセル間に組合せ
論理回路とラッチを持つため、これら付加的なラッチが
テスト動作中にタイミングの問題を生じる。しかしなが
ら、この問題は、機能論理回路内の機能ラッチを図１の
境界スキャンセル６ａのスキャンラッチ（例えば、入力
マルチプレクサ26ａとハーフラッチ56ａ，58ａの組合
せ）に置き換えることで克服できる。従って、ラッチ
は、通常の機能モードでは通常の機能ラッチとして動作
し、スキャンテストではスキャンラッチとして動作す
る。図１の境界スキャンセル６ａは、また、付加的な観
察可能で制御可能なノードを提供するため組合せ論理回
路のスキャンテストに用いられる。
相互接続されるか或いは直接的に相互接続されるかのど
ちらかの種々のサイズの組合せ論理回路の種々のブロッ
クからなると考えられる。機能論理回路内の組合せ論理
回路の入力に既知のテストビットを配置し、また、組合
せ論理回路内のラッチの出力上の結果を捕捉することに
より組合せ論理回路の機能状況をテストすることが可能
である。これは、機能論理回路内の種々のテストポイン
トに図15又は図１に示したような境界スキャンセルを配
置することで達成できる。しかしながら、境界スキャン
連鎖は、その後、連続する境界スキャンセル間に組合せ
論理回路とラッチを持つため、これら付加的なラッチが
テスト動作中にタイミングの問題を生じる。しかしなが
ら、この問題は、機能論理回路内の機能ラッチを図１の
境界スキャンセル６ａのスキャンラッチ（例えば、入力
マルチプレクサ26ａとハーフラッチ56ａ，58ａの組合
せ）に置き換えることで克服できる。従って、ラッチ
は、通常の機能モードでは通常の機能ラッチとして動作
し、スキャンテストではスキャンラッチとして動作す
る。図１の境界スキャンセル６ａは、また、付加的な観
察可能で制御可能なノードを提供するため組合せ論理回
路のスキャンテストに用いられる。
【００３０】図２は、組合せ論理回路をテストするスキ
ャン連鎖に使用するためにスキャンセル７ａとして再構
成した図１の境界スキャンセル６ａを示す。組合せ論理
の構造のテストを実行する図２のスキャンセル７ａの動
作は、図３のタイミング図を参照して説明する。マスタ
クロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯＣＫ
０の始めで、ＴＡＰコントローラはRESET 状態Ｓ０にな
る。クロックサイクルＭＣＬＯＣＫ０の終わりで、信号
ＡＣＴＩＶＡＴＥＴＥＳＴはハイとなるのでマスタクロ
ックの次のクロックサイクルＭＣＬＯＣＫ１でＴＡＰコ
ントローラ12は、RUN-TEST/IDLE状態Ｓ１に入り、その
後、次のクロックサイクルＭＣＬＯＣＫ２でSELECT-SCA
N状態Ｓ２に入る。クロックサイクルＭＣＬＯＣＫ３の
始めで、CAPTURE 状態Ｓ３に入り、テストクロックイネ
ーブル信号ＴＥＳＴＣＬＫＥＮがハイにセットされる。
これは、ライン70上の捕捉クロックＣＡＰＴＵＲＥＣＬ
Ｋに実行を開始させる。クロックサイクルＭＣＬＯＣＫ
４の始めで、データ出力ビットＤＯＢ１はデータ入力10
ａ上に存在し、前回のテストの結果として生じた出力で
ある。クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡ
Ｐコントローラは状態Ｓ３からSHIFT状態Ｓ４に移行す
るので、捕捉動作は前述と同様に実行される。
ャン連鎖に使用するためにスキャンセル７ａとして再構
成した図１の境界スキャンセル６ａを示す。組合せ論理
の構造のテストを実行する図２のスキャンセル７ａの動
作は、図３のタイミング図を参照して説明する。マスタ
クロックＭＣＬＯＣＫのクロックサイクルＭＣＬＯＣＫ
０の始めで、ＴＡＰコントローラはRESET 状態Ｓ０にな
る。クロックサイクルＭＣＬＯＣＫ０の終わりで、信号
ＡＣＴＩＶＡＴＥＴＥＳＴはハイとなるのでマスタクロ
ックの次のクロックサイクルＭＣＬＯＣＫ１でＴＡＰコ
ントローラ12は、RUN-TEST/IDLE状態Ｓ１に入り、その
後、次のクロックサイクルＭＣＬＯＣＫ２でSELECT-SCA
N状態Ｓ２に入る。クロックサイクルＭＣＬＯＣＫ３の
始めで、CAPTURE 状態Ｓ３に入り、テストクロックイネ
ーブル信号ＴＥＳＴＣＬＫＥＮがハイにセットされる。
これは、ライン70上の捕捉クロックＣＡＰＴＵＲＥＣＬ
Ｋに実行を開始させる。クロックサイクルＭＣＬＯＣＫ
４の始めで、データ出力ビットＤＯＢ１はデータ入力10
ａ上に存在し、前回のテストの結果として生じた出力で
ある。クロックサイクルＭＣＬＯＣＫ４の始めで、ＴＡ
Ｐコントローラは状態Ｓ３からSHIFT状態Ｓ４に移行す
るので、捕捉動作は前述と同様に実行される。
【００３１】図３を参照して、クロックサイクルＭＣＬ
ＯＣＫ４の始めの、捕捉クロック信号ＣＡＰＴＵＲＥＣ
ＬＫの立ち下がりエッジ201 でデータ出力ビットＤＯＢ
１が捕捉ハーフラッチ56ａの出力ノード67ａ上にラッチ
される。この動作の間、マルチプレクサ26ａは、ライン
62ａ上のその出力がライン10ａ上のＤＡＴＡＩＮ信号と
して接続されるように制御信号ＴＡＰＣＯＮＴＲＯＬ１
によって制御される。クロックサイクルＭＣＬＯＣＫ４
の間、ＴＡＰコントローラはSHIFT 状態Ｓ４にある。ク
ロックサイクルＭＣＬＯＣＫ４の次の半分の間、解放ク
ロック信号ＲＥＬＥＡＳＥＣＬＫ（図３に示されていな
い）が、ノード67ａのデータ出力ビットＤＯＢ１がライ
ン14ｂ上のＳＣＡＮＯＵＴ信号として現れるように解放
ハーフラッチ60ａに与えられる。
ＯＣＫ４の始めの、捕捉クロック信号ＣＡＰＴＵＲＥＣ
ＬＫの立ち下がりエッジ201 でデータ出力ビットＤＯＢ
１が捕捉ハーフラッチ56ａの出力ノード67ａ上にラッチ
される。この動作の間、マルチプレクサ26ａは、ライン
62ａ上のその出力がライン10ａ上のＤＡＴＡＩＮ信号と
して接続されるように制御信号ＴＡＰＣＯＮＴＲＯＬ１
によって制御される。クロックサイクルＭＣＬＯＣＫ４
の間、ＴＡＰコントローラはSHIFT 状態Ｓ４にある。ク
ロックサイクルＭＣＬＯＣＫ４の次の半分の間、解放ク
ロック信号ＲＥＬＥＡＳＥＣＬＫ（図３に示されていな
い）が、ノード67ａのデータ出力ビットＤＯＢ１がライ
ン14ｂ上のＳＣＡＮＯＵＴ信号として現れるように解放
ハーフラッチ60ａに与えられる。
【００３２】SHIFT 状態Ｓ４で、テストデータビットは
ライン14ａ上のＳＣＡＮＩＮ信号として現れると、最初
のテストデータビットは、クロックサイクルＭＣＬＯＣ
Ｋ４の開始直後ライン14ａ上に配列されるビットＴＤＢ
１で表される。クロックサイクルＭＣＬＯＣＫ４におけ
るＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ200
で、捕捉ハーフラッチ56ａはデータ転送状態を選択す
る。この後すぐに、マルチプレクサ26ａがライン62ａ上
のその出力をＳＣＡＮＩＮ信号ライン14ａ上のその入力
に接続するように、エッジ202 で示されるようにライン
34上の信号ＴＡＰＣＯＮＴＲＯＬ１は状態を変化する。
このため、テストデータビットＴＤＢ１は内部ノード67
ａ上に現れる。次のクロックサイクルＭＣＬＯＣＫ５の
始めで捕捉クロックＣＡＰＴＵＲＥＣＬＫの立ち下がり
エッジ204 で、この例では、ＴＡＰコントローラは、２
番目のテストデータビットＴＤＢ２をスキャンできるよ
うにSHIFT 状態を維持する。クロックサイクルＭＣＬＯ
ＣＫ５の開始直後に、ライン72上の解放クロックＲＥＬ
ＥＡＳＥＣＬＫは、最初のテストデータビットＴＤＢ１
がＳＣＡＮＯＵＴとして信号ライン14ｂに現れるように
ハーフラッチ60ａをクロックする。従って、ＴＡＰコン
トローラは、必要なテストデータビット全てをシフトす
るために要求されるのと同じ数のＴＡＰコントローラの
クロックサイクルの間、SHIFT 状態Ｓ４に維持されるこ
とは明らかである。
ライン14ａ上のＳＣＡＮＩＮ信号として現れると、最初
のテストデータビットは、クロックサイクルＭＣＬＯＣ
Ｋ４の開始直後ライン14ａ上に配列されるビットＴＤＢ
１で表される。クロックサイクルＭＣＬＯＣＫ４におけ
るＣＡＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ200
で、捕捉ハーフラッチ56ａはデータ転送状態を選択す
る。この後すぐに、マルチプレクサ26ａがライン62ａ上
のその出力をＳＣＡＮＩＮ信号ライン14ａ上のその入力
に接続するように、エッジ202 で示されるようにライン
34上の信号ＴＡＰＣＯＮＴＲＯＬ１は状態を変化する。
このため、テストデータビットＴＤＢ１は内部ノード67
ａ上に現れる。次のクロックサイクルＭＣＬＯＣＫ５の
始めで捕捉クロックＣＡＰＴＵＲＥＣＬＫの立ち下がり
エッジ204 で、この例では、ＴＡＰコントローラは、２
番目のテストデータビットＴＤＢ２をスキャンできるよ
うにSHIFT 状態を維持する。クロックサイクルＭＣＬＯ
ＣＫ５の開始直後に、ライン72上の解放クロックＲＥＬ
ＥＡＳＥＣＬＫは、最初のテストデータビットＴＤＢ１
がＳＣＡＮＯＵＴとして信号ライン14ｂに現れるように
ハーフラッチ60ａをクロックする。従って、ＴＡＰコン
トローラは、必要なテストデータビット全てをシフトす
るために要求されるのと同じ数のＴＡＰコントローラの
クロックサイクルの間、SHIFT 状態Ｓ４に維持されるこ
とは明らかである。
【００３３】この例では２つのテストデータビットがク
ロックされるだけであり、前述したようにテストデータ
ビットＴＤＢ１がクロックサイクルＭＣＬＯＣＫ４の間
にシフトされたと同様に、クロックサイクルＭＣＬＯＣ
Ｋ５の間で、２番目のテストデータビットＴＤＢ２が一
列にスキャン上に配列され、回路内にシフトされる。ク
ロックＭＣＬＯＣＫ６の始めで、ＴＡＰコントローラは
EXIT１状態Ｓ５に入る。そして、捕捉クロックはローと
なり、捕捉ハーフラッチ56ａがデータ保持状態に維持さ
れ、テストデータビットＴＤＢ２が内部ノード67ａ上に
維持されるようにローに維持される。サイクルＭＣＬＯ
ＣＫ６の開始直後、テストデータビットＴＤＢ２もまた
ライン14ｂ上にＳＣＡＮＯＵＴ信号として現れるよう
に、クロック信号ＲＥＬＥＡＳＥＣＬＫは解放ハーフラ
ッチ60ａをクロックする。ＭＣＬＯＣＫ６の間、マルチ
プレクサ26ａが再度ライン62ａ上のその出力をライン10
ａ上のその入力に接続するように、ライン34上の制御信
号ＴＡＰＣＯＮＴＲＯＬ１も、また、エッジ206 で状態
を変化する。
ロックされるだけであり、前述したようにテストデータ
ビットＴＤＢ１がクロックサイクルＭＣＬＯＣＫ４の間
にシフトされたと同様に、クロックサイクルＭＣＬＯＣ
Ｋ５の間で、２番目のテストデータビットＴＤＢ２が一
列にスキャン上に配列され、回路内にシフトされる。ク
ロックＭＣＬＯＣＫ６の始めで、ＴＡＰコントローラは
EXIT１状態Ｓ５に入る。そして、捕捉クロックはローと
なり、捕捉ハーフラッチ56ａがデータ保持状態に維持さ
れ、テストデータビットＴＤＢ２が内部ノード67ａ上に
維持されるようにローに維持される。サイクルＭＣＬＯ
ＣＫ６の開始直後、テストデータビットＴＤＢ２もまた
ライン14ｂ上にＳＣＡＮＯＵＴ信号として現れるよう
に、クロック信号ＲＥＬＥＡＳＥＣＬＫは解放ハーフラ
ッチ60ａをクロックする。ＭＣＬＯＣＫ６の間、マルチ
プレクサ26ａが再度ライン62ａ上のその出力をライン10
ａ上のその入力に接続するように、ライン34上の制御信
号ＴＡＰＣＯＮＴＲＯＬ１も、また、エッジ206 で状態
を変化する。
【００３４】クロックサイクルＭＣＬＯＣＫ７の始め
で、ＴＡＰコントローラはUPDATE状態Ｓ８に入る。ＴＡ
ＰコントローラがUPDATE状態Ｓ８にある間のクロックサ
イクルＭＣＬＯＣＫ７の終わりで、ＴＡＰコントローラ
は、ライン74上のクロック信号ＵＰＤＡＴＥＣＬＫのエ
ッジ208 と210 を発生することにより、内部ノード67ａ
上のテストデータビットＴＤＢ２を信号ＤＡＴＡＯＵＴ
としてライン８ａ上にラッチして、ハーフラッチ58ａを
データ転送状態に置いた後、データ保持状態に置くの
で、信号ライン８ａはそこにラッチされたテストデータ
ビットＴＤＢ２を持つ。テストデータビットＴＤＢ２の
ラッチは、ＴＡＰコントローラがRUN-TEST-IDLE 状態Ｓ
１に再度入った後クロックサイクルＭＣＬＯＣＫ８の間
のエッジ210で起こる。同じ連続動作が再度実行される
と、次の捕捉動作は、信号ＤＡＴＡＩＮとしてライン10
ａ上に出力されたデータを捕捉し、このことは、組合せ
論理回路５に入力される他のテストデータビットＴＤＢ
２（また、他のスキャンラッチからの同様のテストデー
タビット）の論理結果である。
で、ＴＡＰコントローラはUPDATE状態Ｓ８に入る。ＴＡ
ＰコントローラがUPDATE状態Ｓ８にある間のクロックサ
イクルＭＣＬＯＣＫ７の終わりで、ＴＡＰコントローラ
は、ライン74上のクロック信号ＵＰＤＡＴＥＣＬＫのエ
ッジ208 と210 を発生することにより、内部ノード67ａ
上のテストデータビットＴＤＢ２を信号ＤＡＴＡＯＵＴ
としてライン８ａ上にラッチして、ハーフラッチ58ａを
データ転送状態に置いた後、データ保持状態に置くの
で、信号ライン８ａはそこにラッチされたテストデータ
ビットＴＤＢ２を持つ。テストデータビットＴＤＢ２の
ラッチは、ＴＡＰコントローラがRUN-TEST-IDLE 状態Ｓ
１に再度入った後クロックサイクルＭＣＬＯＣＫ８の間
のエッジ210で起こる。同じ連続動作が再度実行される
と、次の捕捉動作は、信号ＤＡＴＡＩＮとしてライン10
ａ上に出力されたデータを捕捉し、このことは、組合せ
論理回路５に入力される他のテストデータビットＴＤＢ
２（また、他のスキャンラッチからの同様のテストデー
タビット）の論理結果である。
【００３５】通常の機能動作の間、組合せ論理回路から
のライン10ａ上のデータは、ライン70上のクロック信号
ＣＡＰＴＵＲＥＣＬＫで捕捉ハーフラッチをクロック
し、続いてライン74上のクロック信号ＵＰＤＡＴＥＣＬ
Ｋで更新ハーフラッチ58ａをクロックすることで、ＤＡ
ＴＡＯＵＴ信号ライン８ａに進む。フルラッチとして動
作するために捕捉ハーフラッチを更新ハーフラッチ58ａ
或いは解放ハーフラッチ60ａのどちらかと組合せて、特
別の機能を実行することは容易にわかる。シフト動作
（スキャンイン或いはスキャンアウト）の間、更新ハー
フラッチ58ａは、その出力が変化しないようにデータ保
持状態に保持されることは言うまでもない。従って、本
発明はハードウエアの減少を要求されるが、シフト動作
中に変化しない機能データ出力を持つことで、ＩＥＥＥ
Ｓｔａｎｄａｒｄ １１４９．１−１９９０で特定さ
れた状態シーケンスによる境界スキャンテストを実行す
るために使用できるスキャンテスト回路を提供する。更
に、必要なクロック信号のシーケンスは先行技術のもの
よりも簡単である。
のライン10ａ上のデータは、ライン70上のクロック信号
ＣＡＰＴＵＲＥＣＬＫで捕捉ハーフラッチをクロック
し、続いてライン74上のクロック信号ＵＰＤＡＴＥＣＬ
Ｋで更新ハーフラッチ58ａをクロックすることで、ＤＡ
ＴＡＯＵＴ信号ライン８ａに進む。フルラッチとして動
作するために捕捉ハーフラッチを更新ハーフラッチ58ａ
或いは解放ハーフラッチ60ａのどちらかと組合せて、特
別の機能を実行することは容易にわかる。シフト動作
（スキャンイン或いはスキャンアウト）の間、更新ハー
フラッチ58ａは、その出力が変化しないようにデータ保
持状態に保持されることは言うまでもない。従って、本
発明はハードウエアの減少を要求されるが、シフト動作
中に変化しない機能データ出力を持つことで、ＩＥＥＥ
Ｓｔａｎｄａｒｄ １１４９．１−１９９０で特定さ
れた状態シーケンスによる境界スキャンテストを実行す
るために使用できるスキャンテスト回路を提供する。更
に、必要なクロック信号のシーケンスは先行技術のもの
よりも簡単である。
【００３６】図２の回路は、所謂“性能テスト" を実行
させることにおいて、図15の従来回路よりも優れた別の
効果を提供する。構造テストは、特定の残存する一連の
入力に対する出力の論理的正確さの決定に限定される。
また、機能論理回路４内の組合せ論理のタイミング状況
をテストすることが望まれる。性能テストにより、組合
せ論理の構造の性能（論理機能の性能よりは）をテスト
することができる。性能テストを実行するためには、１
組の高感度ビットで組合せ論理の入力の感度を高め、組
合せ論理の出力を処理する必要がある。その後、入力を
一連の活性ビットに変化させる。出力を高感度入力に応
答して設定される値から活性入力に応答して設定される
値に変化させるのに要する時間は、回路性能の尺度であ
る。このようなテストが本発明による図２の回路を用い
てどのように実行されるかを次に説明する。
させることにおいて、図15の従来回路よりも優れた別の
効果を提供する。構造テストは、特定の残存する一連の
入力に対する出力の論理的正確さの決定に限定される。
また、機能論理回路４内の組合せ論理のタイミング状況
をテストすることが望まれる。性能テストにより、組合
せ論理の構造の性能（論理機能の性能よりは）をテスト
することができる。性能テストを実行するためには、１
組の高感度ビットで組合せ論理の入力の感度を高め、組
合せ論理の出力を処理する必要がある。その後、入力を
一連の活性ビットに変化させる。出力を高感度入力に応
答して設定される値から活性入力に応答して設定される
値に変化させるのに要する時間は、回路性能の尺度であ
る。このようなテストが本発明による図２の回路を用い
てどのように実行されるかを次に説明する。
【００３７】図16の状態図によれば、ＴＡＰコントロー
ラが状態Ｓ８にある時間に、更新動作が実行された後、
状態Ｓ３でその結果を捕捉するために捕捉動作が実行さ
れるまで、ＴＡＰコントローラクロックの２つのクロッ
クサイクルが経過しなければならないことは明らかであ
る。回路動作速度が設計の制約条件の範囲内であること
を検査するために、入力が活性化された後に素早くその
結果を捕捉できることが性能テストの特質である。この
ように、性能テストは、捕捉が更新後のクロックサイク
ルで生じるように構成される。図１又は図２の本発明の
回路を用いて、図４に示すように、状態図を性能テスト
ができるように修正できる。性能テストは、上述したＴ
ＡＰコントローラ12を使用して、図16の状態図を、単
に、図４に示すように各状態で実行できる動作を修正す
ることで実行できる。次の状態との間の移行は同じまま
である。
ラが状態Ｓ８にある時間に、更新動作が実行された後、
状態Ｓ３でその結果を捕捉するために捕捉動作が実行さ
れるまで、ＴＡＰコントローラクロックの２つのクロッ
クサイクルが経過しなければならないことは明らかであ
る。回路動作速度が設計の制約条件の範囲内であること
を検査するために、入力が活性化された後に素早くその
結果を捕捉できることが性能テストの特質である。この
ように、性能テストは、捕捉が更新後のクロックサイク
ルで生じるように構成される。図１又は図２の本発明の
回路を用いて、図４に示すように、状態図を性能テスト
ができるように修正できる。性能テストは、上述したＴ
ＡＰコントローラ12を使用して、図16の状態図を、単
に、図４に示すように各状態で実行できる動作を修正す
ることで実行できる。次の状態との間の移行は同じまま
である。
【００３８】図５は、性能テストを実行する図２のスキ
ャンテスト回路の制御タイミング図を示す。本発明によ
る性能テストを図２，４及び５を参照して述べる。ＴＡ
Ｐコントローラ12は、構造テストに対抗するものとして
の性能テストを実行するための設定前にSELECT-SCAN 状
態Ｓ２にあると考えられる。ＭＣＬＯＣＫは前述したよ
うにＴＡＰコントローラのクロックを示す。ＭＣＬＯＣ
Ｋの最初のクロックサイクルＭＣＬＯＣＫＮで、EXIT0
状態Ｓ３に入り、それから、マスタクロックの次のクロ
ックサイクルＭＣＬＯＣＫＮ＋１で、SHIFT 状態Ｓ４に
入る。この状態で、マルチプレクサは、エッジ221 で示
すようにＴＡＰＣＯＮＴＲＯＬ１の状態変化によってＳ
ＣＡＮＩＮのライン14ａに接続される。シフト動作は、
捕捉ハーフラッチ56ａをクロックすることで実行され、
その後、スキャンラッチのチェーン内の全ての高感度ビ
ットをクロックするために必要な同数のクロックサイク
ルで、解放ハーフラッチ60ａをクロックすることで実行
される。これらの高感度ビットはＳＢ１，ＳＢ２として
示される。この動作中、捕捉ハーフラッチ56ａと解放ハ
ーフラッチ60ａは、ライン70上のクロック信号ＣＡＰＴ
ＵＲＥＣＬＫとライン72上のクロック信号ＲＥＬＥＡＳ
ＥＣＬＫによってそれぞれクロックされる。捕捉ハーフ
ラッチのクロッキングは、ライン67ａ上の内部ノード上
に高感度ビットＳＢ１を配置する。解放ハーフラッチの
クロッキングは、ＳＣＡＮＯＵＴライン14ｂ上に高感度
ビットＳＢ１を配置する。ビットＳＢ２は同様の方法で
シフトされる。最終のシフトクロックサイクルＭＣＬＯ
ＣＫＮ＋２において、高感度ビットＳＢ２はＳＣＡＮＩ
Ｎ信号として信号ライン14ａからＳＣＡＮＯＵＴ信号と
して信号ライン14ｂへシフトされる。クロックサイクル
ＭＣＬＯＣＫＮ＋２の最後で、ライン70上のＣＡＰＴＵ
ＲＥＣＬＫ信号は、エッジ220 で示すように、ローにな
り、捕捉ハーフラッチ56ａが、データ保持状態となるよ
うにローに維持される。ＲＥＬＥＡＳＥＣＬＫ信号はク
ロックを継続するが、内部ノード67ａ上の信号がラッチ
されるので、ライン14ｂ上の信号は変化しない。ＴＡＰ
コントローラは、その後、クロックサイクルＭＣＬＯＣ
ＫＮ＋３の間に、EXIT１状態Ｓ５に入り、クロックサイ
クルＭＣＬＯＣＫＮ＋４の間に、SHIFT - UPDATE状態Ｓ
６に入る。クロックサイクルＭＣＬＯＣＫＮ＋４の最後
で、ライン74上のＵＰＤＡＴＥＣＬＫ信号は、エッジ22
2 で示すように、ハイになり、内部ノード67ａ上の高感
度ビットＳＢ２を、ＤＡＴＡＯＵＴ信号としてライン８
ａ上に生じさせる。
ャンテスト回路の制御タイミング図を示す。本発明によ
る性能テストを図２，４及び５を参照して述べる。ＴＡ
Ｐコントローラ12は、構造テストに対抗するものとして
の性能テストを実行するための設定前にSELECT-SCAN 状
態Ｓ２にあると考えられる。ＭＣＬＯＣＫは前述したよ
うにＴＡＰコントローラのクロックを示す。ＭＣＬＯＣ
Ｋの最初のクロックサイクルＭＣＬＯＣＫＮで、EXIT0
状態Ｓ３に入り、それから、マスタクロックの次のクロ
ックサイクルＭＣＬＯＣＫＮ＋１で、SHIFT 状態Ｓ４に
入る。この状態で、マルチプレクサは、エッジ221 で示
すようにＴＡＰＣＯＮＴＲＯＬ１の状態変化によってＳ
ＣＡＮＩＮのライン14ａに接続される。シフト動作は、
捕捉ハーフラッチ56ａをクロックすることで実行され、
その後、スキャンラッチのチェーン内の全ての高感度ビ
ットをクロックするために必要な同数のクロックサイク
ルで、解放ハーフラッチ60ａをクロックすることで実行
される。これらの高感度ビットはＳＢ１，ＳＢ２として
示される。この動作中、捕捉ハーフラッチ56ａと解放ハ
ーフラッチ60ａは、ライン70上のクロック信号ＣＡＰＴ
ＵＲＥＣＬＫとライン72上のクロック信号ＲＥＬＥＡＳ
ＥＣＬＫによってそれぞれクロックされる。捕捉ハーフ
ラッチのクロッキングは、ライン67ａ上の内部ノード上
に高感度ビットＳＢ１を配置する。解放ハーフラッチの
クロッキングは、ＳＣＡＮＯＵＴライン14ｂ上に高感度
ビットＳＢ１を配置する。ビットＳＢ２は同様の方法で
シフトされる。最終のシフトクロックサイクルＭＣＬＯ
ＣＫＮ＋２において、高感度ビットＳＢ２はＳＣＡＮＩ
Ｎ信号として信号ライン14ａからＳＣＡＮＯＵＴ信号と
して信号ライン14ｂへシフトされる。クロックサイクル
ＭＣＬＯＣＫＮ＋２の最後で、ライン70上のＣＡＰＴＵ
ＲＥＣＬＫ信号は、エッジ220 で示すように、ローにな
り、捕捉ハーフラッチ56ａが、データ保持状態となるよ
うにローに維持される。ＲＥＬＥＡＳＥＣＬＫ信号はク
ロックを継続するが、内部ノード67ａ上の信号がラッチ
されるので、ライン14ｂ上の信号は変化しない。ＴＡＰ
コントローラは、その後、クロックサイクルＭＣＬＯＣ
ＫＮ＋３の間に、EXIT１状態Ｓ５に入り、クロックサイ
クルＭＣＬＯＣＫＮ＋４の間に、SHIFT - UPDATE状態Ｓ
６に入る。クロックサイクルＭＣＬＯＣＫＮ＋４の最後
で、ライン74上のＵＰＤＡＴＥＣＬＫ信号は、エッジ22
2 で示すように、ハイになり、内部ノード67ａ上の高感
度ビットＳＢ２を、ＤＡＴＡＯＵＴ信号としてライン８
ａ上に生じさせる。
【００３９】クロックサイクルＭＣＬＯＣＫＮ＋４の最
後でＵＰＤＡＴＥＣＬＫ信号がハイになった後、ＴＡＰ
コントローラはCAPTURE 状態Ｓ７に入る。この段階で、
CAPTURE 状態の動作は、捕捉される結果が未だ発生して
いないので重要ではない。しかし、CAPTURE 状態Ｓ７の
間に、ライン10ａ上の信号ＤＡＴＡＩＮは、ＤＡＴＡＯ
ＵＴ信号ライン８ａ上に配置された高感度ビットＳＢ２
に応答して状態を変化する。
後でＵＰＤＡＴＥＣＬＫ信号がハイになった後、ＴＡＰ
コントローラはCAPTURE 状態Ｓ７に入る。この段階で、
CAPTURE 状態の動作は、捕捉される結果が未だ発生して
いないので重要ではない。しかし、CAPTURE 状態Ｓ７の
間に、ライン10ａ上の信号ＤＡＴＡＩＮは、ＤＡＴＡＯ
ＵＴ信号ライン８ａ上に配置された高感度ビットＳＢ２
に応答して状態を変化する。
【００４０】そして、ＴＡＰコントローラは、CAPTURE
状態Ｓ７からSHIFT 状態Ｓ４に戻り、同じシーケンス動
作を実行する。しかし、クロックサイクルＭＣＬＯＣＫ
Ｎ＋１とＭＣＬＯＣＫＮ＋２の間のSHIFT 状態Ｓ４にお
けるこの時、活性ビットＡＢ１，ＡＢ２は、クロックサ
イクルＭＣＬＯＣＫＮ＋４の最後で、活性ビットＡＢ２
がライン８ａ上の信号ＤＡＴＡＯＵＴとなるようにシフ
トされる。これは、組合せ論理回路５を介して伝達され
た後、短い測定可能な時間遅れの後にＤＡＴＡＩＮ信号
ライン10ａ上で捕捉されなければならないＤＡＴＡＯＵ
Ｔライン８ａ上の高感度ビットＳＢ２から活性ビットＡ
Ｂ２への変化の結果である。
状態Ｓ７からSHIFT 状態Ｓ４に戻り、同じシーケンス動
作を実行する。しかし、クロックサイクルＭＣＬＯＣＫ
Ｎ＋１とＭＣＬＯＣＫＮ＋２の間のSHIFT 状態Ｓ４にお
けるこの時、活性ビットＡＢ１，ＡＢ２は、クロックサ
イクルＭＣＬＯＣＫＮ＋４の最後で、活性ビットＡＢ２
がライン８ａ上の信号ＤＡＴＡＯＵＴとなるようにシフ
トされる。これは、組合せ論理回路５を介して伝達され
た後、短い測定可能な時間遅れの後にＤＡＴＡＩＮ信号
ライン10ａ上で捕捉されなければならないＤＡＴＡＯＵ
Ｔライン８ａ上の高感度ビットＳＢ２から活性ビットＡ
Ｂ２への変化の結果である。
【００４１】次のクロックサイクルＭＣＬＯＣＫＮ＋５
の間に、ＴＡＰコントローラはCAPTURE 状態Ｓ７にあ
る。この状態で、マスタクロックＭＣＬＯＣＫのパルス
幅は、パルス幅ｄに減少する。また、アドバンスドクロ
ック信号ＡＤＶＡＮＣＥＣＬＫは、ＭＣＬＯＣＫの立ち
上がりエッジ235 から所定時間ｔの計測時間位置で立ち
上がりエッジ224 をもって生成される。減少したパルス
幅ｄは、タイミング測定には影響はない。活性ビットＡ
Ｂ２が組合せ論理へのライン８ａ上に配置された後の時
間に、ライン８ａ上の活性入力ビットＡＢ２から生じる
データ出力ビットＤＯＢがマルチプレクサ26ａへのライ
ン10ａ上で利用できる。ライン10ａは、ＭＣＬＯＣＫの
減少されたサイクルｄの立ち下がりエッジ226 でＴＡＰ
ＣＯＮＴＲＯＬ１の状態変化によりマルチプレクサに接
続される。マルチプレクサの状態変化は、ライン34の立
ち下がりエッジ228 によって表される。
の間に、ＴＡＰコントローラはCAPTURE 状態Ｓ７にあ
る。この状態で、マスタクロックＭＣＬＯＣＫのパルス
幅は、パルス幅ｄに減少する。また、アドバンスドクロ
ック信号ＡＤＶＡＮＣＥＣＬＫは、ＭＣＬＯＣＫの立ち
上がりエッジ235 から所定時間ｔの計測時間位置で立ち
上がりエッジ224 をもって生成される。減少したパルス
幅ｄは、タイミング測定には影響はない。活性ビットＡ
Ｂ２が組合せ論理へのライン８ａ上に配置された後の時
間に、ライン８ａ上の活性入力ビットＡＢ２から生じる
データ出力ビットＤＯＢがマルチプレクサ26ａへのライ
ン10ａ上で利用できる。ライン10ａは、ＭＣＬＯＣＫの
減少されたサイクルｄの立ち下がりエッジ226 でＴＡＰ
ＣＯＮＴＲＯＬ１の状態変化によりマルチプレクサに接
続される。マルチプレクサの状態変化は、ライン34の立
ち下がりエッジ228 によって表される。
【００４２】図５のクロッキングシーケンスの態様は、
クロックＭＣＬＯＣＫの立ち上がりエッジ235 から時間
ｔの捕捉期間におけるクロックＣＡＰＴＵＲＥＣＬＫの
立ち下がりエッジ232 を独立して生成するアドバンスド
クロックＡＤＶＡＮＣＥＣＬＫの設置である。これは、
捕捉サイクル内のマスタクロックＭＣＬＯＣＫに高周波
クロックを発生させることを不要にする。また、そのよ
うな高い周波数でＴＡＰコントローラをクロックするこ
とを避ける。
クロックＭＣＬＯＣＫの立ち上がりエッジ235 から時間
ｔの捕捉期間におけるクロックＣＡＰＴＵＲＥＣＬＫの
立ち下がりエッジ232 を独立して生成するアドバンスド
クロックＡＤＶＡＮＣＥＣＬＫの設置である。これは、
捕捉サイクル内のマスタクロックＭＣＬＯＣＫに高周波
クロックを発生させることを不要にする。また、そのよ
うな高い周波数でＴＡＰコントローラをクロックするこ
とを避ける。
【００４３】減少されたパルス幅ｄの目的は、減少され
たパルスの立ち下がりエッジ226 からライン70上のＣＡ
ＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ230 を与える
だけである。従って、パルス幅ｄに要求されることは、
所定時間ｔよりも短くなければならない。ＣＡＰＴＵＲ
ＥＣＬＫはエッジ230 でハイになると、上述したように
アドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫの制御
下でエッジ232 でローとなる。
たパルスの立ち下がりエッジ226 からライン70上のＣＡ
ＰＴＵＲＥＣＬＫ信号の立ち上がりエッジ230 を与える
だけである。従って、パルス幅ｄに要求されることは、
所定時間ｔよりも短くなければならない。ＣＡＰＴＵＲ
ＥＣＬＫはエッジ230 でハイになると、上述したように
アドバンスドクロック信号ＡＤＶＡＮＣＥＣＬＫの制御
下でエッジ232 でローとなる。
【００４４】マルチプレクサが、ライン34上の立ち下が
りエッジ228 でスイッチされた後、ライン70上のＣＡＰ
ＴＵＲＥＣＬＫ信号は、エッジ230 で表されるようにハ
イになり、短時間の後に、データ出力ビットＤＯＢを内
部ノード67ａ上に現す。エッジ230 は、データ出力ビッ
トＤＯＢが配置される以前に生じるので、次のタイミン
グ測定において何の役割も果たさず、ＣＡＰＴＵＲＥＣ
ＬＫのエッジ232 でデータ出力ビットＤＯＢを捕捉する
と考えられる。捕捉クロック信号ＣＡＰＴＵＲＥＣＬＫ
がエッジ232 でローになったとき、捕捉ハーフラッチは
データ保持モードにあり、データ出力ビットＤＯＢは内
部ノード67ａに保持される。
りエッジ228 でスイッチされた後、ライン70上のＣＡＰ
ＴＵＲＥＣＬＫ信号は、エッジ230 で表されるようにハ
イになり、短時間の後に、データ出力ビットＤＯＢを内
部ノード67ａ上に現す。エッジ230 は、データ出力ビッ
トＤＯＢが配置される以前に生じるので、次のタイミン
グ測定において何の役割も果たさず、ＣＡＰＴＵＲＥＣ
ＬＫのエッジ232 でデータ出力ビットＤＯＢを捕捉する
と考えられる。捕捉クロック信号ＣＡＰＴＵＲＥＣＬＫ
がエッジ232 でローになったとき、捕捉ハーフラッチは
データ保持モードにあり、データ出力ビットＤＯＢは内
部ノード67ａに保持される。
【００４５】アドバンスドクロック信号ＡＤＶＡＮＣＥ
ＣＬＫは、また、ライン72上のＲＥＬＥＡＳＥＣＬＫ信
号の早い立ち上がりエッジ234 を与えるために使用され
る。エッジ234 でＲＥＬＥＡＳＥＣＬＫ信号がハイとな
った後、内部ノードに保持されたデータ出力ビットＤＯ
Ｂは、ＳＣＡＮＯＵＴ信号としてライン14ｂ上に現れ
る。しかし、この解放のタイミングは重要ではない。
ＣＬＫは、また、ライン72上のＲＥＬＥＡＳＥＣＬＫ信
号の早い立ち上がりエッジ234 を与えるために使用され
る。エッジ234 でＲＥＬＥＡＳＥＣＬＫ信号がハイとな
った後、内部ノードに保持されたデータ出力ビットＤＯ
Ｂは、ＳＣＡＮＯＵＴ信号としてライン14ｂ上に現れ
る。しかし、この解放のタイミングは重要ではない。
【００４６】ＴＡＰコントローラは、次のクロックサイ
クルＭＣＬＯＣＫＮ＋６で、SHIFT状態Ｓ４に再度入
る。新たな高感度或いは活性ビットＳＢ４／ＡＢ４，Ｓ
Ｂ５／ＡＢ５が、その後、ＳＣＡＮＩＮ信号ライン14ａ
上でシフトインされ、データ出力ビットＤＯＢがＳＣＡ
ＮＯＵＴ信号ライン14ｂ上でシフトアウトされる。スキ
ャンラッチのチェーンに与えられる高感度ビットパター
ンは、高感度と活性パターンの間の組合せ論理回路５の
入力の転送のクリティカルタイミング経路を活性化する
のが好ましい。性能テストのポイントは、組合せ論理回
路の入力８ａ，８ｂ等への活性入力ビットの配置とライ
ン10ａのデータ出力ビットの出現との間の時間を計測す
ることであることが容易に分かる。性能テストシーケン
スは、異なるタイミング経路を用いるために異なったパ
ターンで繰り返される。高感度の更新から対応する結果
の捕捉までの時間遅れは、捕捉状態における期間ｔであ
るということが分かる。この期間ｔは、特定の一連の入
力に対して更に正確な出力データを生じる可能な限り最
短の遅れを決定するように調整することができる。
クルＭＣＬＯＣＫＮ＋６で、SHIFT状態Ｓ４に再度入
る。新たな高感度或いは活性ビットＳＢ４／ＡＢ４，Ｓ
Ｂ５／ＡＢ５が、その後、ＳＣＡＮＩＮ信号ライン14ａ
上でシフトインされ、データ出力ビットＤＯＢがＳＣＡ
ＮＯＵＴ信号ライン14ｂ上でシフトアウトされる。スキ
ャンラッチのチェーンに与えられる高感度ビットパター
ンは、高感度と活性パターンの間の組合せ論理回路５の
入力の転送のクリティカルタイミング経路を活性化する
のが好ましい。性能テストのポイントは、組合せ論理回
路の入力８ａ，８ｂ等への活性入力ビットの配置とライ
ン10ａのデータ出力ビットの出現との間の時間を計測す
ることであることが容易に分かる。性能テストシーケン
スは、異なるタイミング経路を用いるために異なったパ
ターンで繰り返される。高感度の更新から対応する結果
の捕捉までの時間遅れは、捕捉状態における期間ｔであ
るということが分かる。この期間ｔは、特定の一連の入
力に対して更に正確な出力データを生じる可能な限り最
短の遅れを決定するように調整することができる。
【００４７】従って、図２に示すスキャンセルは、構造
テスト或いは性能テストのどちらかを実行することがで
きる。しかし、ある様相において、特に性能テストの実
行を無効にする性質を有する。第１に、３つのクロック
は、単一のクロックに比べて多くのパワー消費が要求さ
れる。第２に、３つのクロックが独立しているためクロ
ックツリー（引き出されたクロック）が分離し、性能テ
ストの正確さが低下する。これらの不都合を克服するた
め、与えられたクロック信号を効果的に導くために可能
な機能を組み入れた新たなハーフラッチが提供される。
これは、２つの直列な転送ゲートを使用し、クロック経
路にゲート機能を挿入し、或いは、記憶ノードを備えた
クロックゲート機能を合併する複雑なゲートを使用する
等の幾つかの方法で構成される。このようなハーフラッ
チを実行する他の方法は、当業者にとっては周知であ
る。
テスト或いは性能テストのどちらかを実行することがで
きる。しかし、ある様相において、特に性能テストの実
行を無効にする性質を有する。第１に、３つのクロック
は、単一のクロックに比べて多くのパワー消費が要求さ
れる。第２に、３つのクロックが独立しているためクロ
ックツリー（引き出されたクロック）が分離し、性能テ
ストの正確さが低下する。これらの不都合を克服するた
め、与えられたクロック信号を効果的に導くために可能
な機能を組み入れた新たなハーフラッチが提供される。
これは、２つの直列な転送ゲートを使用し、クロック経
路にゲート機能を挿入し、或いは、記憶ノードを備えた
クロックゲート機能を合併する複雑なゲートを使用する
等の幾つかの方法で構成される。このようなハーフラッ
チを実行する他の方法は、当業者にとっては周知であ
る。
【００４８】図６は、イネーブル入力を備えた転送ゲー
トＴＧＥと記憶ノードＳＮをそれぞれ持つ上述のタイプ
の２つのハーフラッチ82ａ，84ａで、解放と更新ハーフ
ラッチ58ａ，60ａを置き換えた図２の回路を示す。図６
の配置例は、パワー消費の減少とクロック信号ラインの
数の減少を導く全てのハーフラッチに与えられるクロッ
ク信号ＣＯＭＭＯＮＣＬＫを１つだけ必要とすること
で、図２の回路よりも優れている。捕捉ハーフラッチ56
ａは、解放ハーフラッチ84ａと更新ハーフラッチ82ａに
与えられるクロック信号の否定信号を受信する。クロッ
ク信号が１つだけであるので、正確な性能テストを導く
クロックツリーが１つだけである。
トＴＧＥと記憶ノードＳＮをそれぞれ持つ上述のタイプ
の２つのハーフラッチ82ａ，84ａで、解放と更新ハーフ
ラッチ58ａ，60ａを置き換えた図２の回路を示す。図６
の配置例は、パワー消費の減少とクロック信号ラインの
数の減少を導く全てのハーフラッチに与えられるクロッ
ク信号ＣＯＭＭＯＮＣＬＫを１つだけ必要とすること
で、図２の回路よりも優れている。捕捉ハーフラッチ56
ａは、解放ハーフラッチ84ａと更新ハーフラッチ82ａに
与えられるクロック信号の否定信号を受信する。クロッ
ク信号が１つだけであるので、正確な性能テストを導く
クロックツリーが１つだけである。
【００４９】別の制御信号ＴＡＰＣＯＮＴＲＯＬ３が、
解放ハーフラッチ84ａに与えられ、そして、否定され
て、更新ハーフラッチ82ａに与えられる。２つの制御信
号ＴＡＰＣＯＮＴＲＯＬ１とＴＡＰＣＯＮＴＲＯＬ３
は、ＴＡＰコントローラ内部から発生し、通常の機能動
作の間、不活性である。ＩＣ２の通常の機能動作では、
制御信号ＴＡＰＣＯＮＴＲＯＬ１はローであり、制御信
号ＴＡＰＣＯＮＴＲＯＬ３はローである。更新動作（本
質的にシフトに合体する）の間、ＴＡＰＣＯＮＴＲＯＬ
１はハイであり、ＴＡＰＣＯＮＴＲＯＬ３はローであ
る。捕捉動作（本質的にシフトに合体する）の間、ＴＡ
ＰＣＯＮＴＲＯＬ１はローであり、ＴＡＰＣＯＮＴＲＯ
Ｌ３はハイである。シフト動作（スキャンイン或いはス
キャンアウト）の間、ＴＡＰＣＯＮＴＲＯＬ１はハイで
あり、ＴＡＰＣＯＮＴＲＯＬ３はハイである。加えて、
非同期の更新動作（固有のシフトを持たない）は、クロ
ックＣＯＭＭＯＮＣＬＫがハイに保たれている間達成さ
れ、そして、後述のように、立ち下がりエッジがＴＡＰ
ＣＯＮＴＲＯＬ３に発生する。
解放ハーフラッチ84ａに与えられ、そして、否定され
て、更新ハーフラッチ82ａに与えられる。２つの制御信
号ＴＡＰＣＯＮＴＲＯＬ１とＴＡＰＣＯＮＴＲＯＬ３
は、ＴＡＰコントローラ内部から発生し、通常の機能動
作の間、不活性である。ＩＣ２の通常の機能動作では、
制御信号ＴＡＰＣＯＮＴＲＯＬ１はローであり、制御信
号ＴＡＰＣＯＮＴＲＯＬ３はローである。更新動作（本
質的にシフトに合体する）の間、ＴＡＰＣＯＮＴＲＯＬ
１はハイであり、ＴＡＰＣＯＮＴＲＯＬ３はローであ
る。捕捉動作（本質的にシフトに合体する）の間、ＴＡ
ＰＣＯＮＴＲＯＬ１はローであり、ＴＡＰＣＯＮＴＲＯ
Ｌ３はハイである。シフト動作（スキャンイン或いはス
キャンアウト）の間、ＴＡＰＣＯＮＴＲＯＬ１はハイで
あり、ＴＡＰＣＯＮＴＲＯＬ３はハイである。加えて、
非同期の更新動作（固有のシフトを持たない）は、クロ
ックＣＯＭＭＯＮＣＬＫがハイに保たれている間達成さ
れ、そして、後述のように、立ち下がりエッジがＴＡＰ
ＣＯＮＴＲＯＬ３に発生する。
【００５０】図７は構造テストを実行するための図６の
回路のタイミング図を示す。また、図16の状態図を参照
する。マスタクロックＭＣＬＯＣＫのクロックサイクル
ＭＣＬＯＣＫ０の始めで、ＴＡＰコントローラはRESET
状態Ｓ０にある。クロックサイクルＭＣＬＯＣＫ０の最
後で、信号ＡＣＴＩＶＡＴＥ ＴＥＳＴはハイになるの
で、ＴＡＰコントローラ12の次のクロックサイクルＭＣ
ＬＯＣＫ１で、RUN-TEST-IDLE 状態Ｓ１に入り、その
後、次のクロックサイクルＭＣＬＯＣＫ２でSELECT-SCA
N 状態Ｓ２に入る。クロックサイクルＭＣＬＯＣＫ３の
始めで、CAPTURE 状態Ｓ３（固有のシフトを持つ）に入
り、テストクロックイネーブル信号ＴＥＳＴＣＬＫＥＮ
がハイにセットされる。これは、ライン86上の共通クロ
ックＣＯＭＭＯＮＣＬＫの実行を開始させる。クロック
サイクルＭＣＬＯＣＫ４の始めで、データ出力ビットＤ
ＯＢ１がデータ入力10ａに存在し、これは、前回テスト
から出力された結果である。クロックサイクルＭＣＬＯ
ＣＫ４の始めで、ＴＡＰコントローラが状態Ｓ３からSH
IFT 状態Ｓ４に移行するので、捕捉動作が実行され、ラ
イン90ａ上に捕捉されたビットは、また、ＳＣＡＮＯＵ
Ｔライン14ａにシフトされる。このシフト動作はクロッ
クサイクルＭＣＬＯＣＫ３の捕捉動作によって生じる
が、その影響は次のクロックサイクルＭＣＬＯＣＫ４ま
で実際には見られない。
回路のタイミング図を示す。また、図16の状態図を参照
する。マスタクロックＭＣＬＯＣＫのクロックサイクル
ＭＣＬＯＣＫ０の始めで、ＴＡＰコントローラはRESET
状態Ｓ０にある。クロックサイクルＭＣＬＯＣＫ０の最
後で、信号ＡＣＴＩＶＡＴＥ ＴＥＳＴはハイになるの
で、ＴＡＰコントローラ12の次のクロックサイクルＭＣ
ＬＯＣＫ１で、RUN-TEST-IDLE 状態Ｓ１に入り、その
後、次のクロックサイクルＭＣＬＯＣＫ２でSELECT-SCA
N 状態Ｓ２に入る。クロックサイクルＭＣＬＯＣＫ３の
始めで、CAPTURE 状態Ｓ３（固有のシフトを持つ）に入
り、テストクロックイネーブル信号ＴＥＳＴＣＬＫＥＮ
がハイにセットされる。これは、ライン86上の共通クロ
ックＣＯＭＭＯＮＣＬＫの実行を開始させる。クロック
サイクルＭＣＬＯＣＫ４の始めで、データ出力ビットＤ
ＯＢ１がデータ入力10ａに存在し、これは、前回テスト
から出力された結果である。クロックサイクルＭＣＬＯ
ＣＫ４の始めで、ＴＡＰコントローラが状態Ｓ３からSH
IFT 状態Ｓ４に移行するので、捕捉動作が実行され、ラ
イン90ａ上に捕捉されたビットは、また、ＳＣＡＮＯＵ
Ｔライン14ａにシフトされる。このシフト動作はクロッ
クサイクルＭＣＬＯＣＫ３の捕捉動作によって生じる
が、その影響は次のクロックサイクルＭＣＬＯＣＫ４ま
で実際には見られない。
【００５１】この時点まで、制御信号ＴＡＰＣＯＮＴＲ
ＯＬ１は、入力10ａ上のデータをマルチプレクサ26ａの
出力に接続するためにローであり、制御信号ＴＡＰＣＯ
ＮＴＲＯＬ３は、解放ハーフラッチを使用可能にし、ま
た、データ保持状態に更新ハーフラッチを保持するため
にハイである。クロックＣＯＭＭＯＮＣＬＫがエッジ25
1 でローになった時、組合せ論理回路５の出力10ａ上の
データＤＯＢ１は動的に、内部ノード90ａ上に反射され
る。クロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジ25
2 でＤＡＴＡＩＮ信号ライン10ａ上の現在のデータビッ
トは、捕捉されて、ライン90ａ上の内部ノード上に保持
される。同時に、解放ハーフラッチは、ＳＣＡＮＯＵＴ
信号ライン14ｂ上にノード90ａのデータＤＯＢ１を配置
することができる。ＣＯＭＭＯＮＣＬＫの立ち下がりエ
ッジ254 がＭＣＬＯＣＫ４の間で生じた時、ＳＣＡＮＯ
ＵＴライン14ｂの信号は保持或いは維持される。ＭＣＬ
ＯＣＫ４の間、制御信号ＴＡＰＣＯＮＴＲＯＬ１がエッ
ジ256 で示されるようにローからハイに切り換わり、そ
の結果としてマルチプレクサ26ａがＳＣＡＮＩＮ信号入
力ライン14ａ上に信号を入力する。結果として、２つの
クロックサイクルＭＣＬＯＣＫ４，５において、ＴＡＰ
コントローラがSHIFT 状態Ｓ４にあり、２つのスキャン
テスト値ＴＤＢ１，ＴＤＢ２が、引き続きＳＣＡＮＯＵ
Ｔ信号ライン14ｂ上にシフトされる。一般的に、図15に
関して上述のようにシフト状態にｎクロックサイクルが
あることが分かる。ＭＣＬＯＣＫ６の立ち上がりエッジ
で、EXIT１状態Ｓ５に入り、信号ＴＥＳＴＣＬＫＥＮが
ローになり、ＭＣＬＯＣＫの立ち下がりエッジで信号Ｔ
ＡＰＣＯＮＴＲＯＬ１が、エッジ258 で示すようにロー
になる。エッジ258 の位置は、影響がないので重要では
ないので、このエッジは、後続のどのサイクルにも位置
できる。ＭＣＬＯＣＫ７の間、更新ハーフラッチはロー
となるＴＡＰＣＯＮＴＲＯＬ３のエッジ260 で使用可能
となり、ノード90のテストデータビットＴＤＢ２が、組
合せ論理回路５への入力８ａに現れる。この時点で、ラ
イン86上のクロック信号ＣＯＭＭＯＮＣＬＫがハイなの
で、更新ハーフラッチは、使用可能であれば、データ転
送状態を選択することが明らかである。エッジ260 は、
マスタクロックＭＣＬＯＣＫのクロックエッジと同期し
ない。結果として、エッジ260 によって達成される更新
動作は非同期であり、この更新と関連する固有のシフト
動作はない。これは、“非同期更新”と呼ばれる。ＭＣ
ＬＯＣＫ８の間、RUN-TEST-IDLE 状態Ｓ１に入り、ＴＡ
ＰＣＯＮＴＲＯＬ３はエッジ262 でハイ状態に戻る。全
てのクリティカル動作は同期しており、信号ＴＡＰＣＯ
ＮＴＲＯＬ３がＭＣＬＯＣＫ７のエッジ260 でハイから
ローに変化する場合に起こる非同期の動作を除いては、
クロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジで起こ
る。この非同期動作は、構造テストの間更新を行うため
のＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９
０による状態図を使用可能とする図６の回路の重要な性
質である。構造テストモードにおいて、更新のタイミン
グはクリティカルでなく、出力ライン８ａ上の非同期変
化は重要ではない。
ＯＬ１は、入力10ａ上のデータをマルチプレクサ26ａの
出力に接続するためにローであり、制御信号ＴＡＰＣＯ
ＮＴＲＯＬ３は、解放ハーフラッチを使用可能にし、ま
た、データ保持状態に更新ハーフラッチを保持するため
にハイである。クロックＣＯＭＭＯＮＣＬＫがエッジ25
1 でローになった時、組合せ論理回路５の出力10ａ上の
データＤＯＢ１は動的に、内部ノード90ａ上に反射され
る。クロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジ25
2 でＤＡＴＡＩＮ信号ライン10ａ上の現在のデータビッ
トは、捕捉されて、ライン90ａ上の内部ノード上に保持
される。同時に、解放ハーフラッチは、ＳＣＡＮＯＵＴ
信号ライン14ｂ上にノード90ａのデータＤＯＢ１を配置
することができる。ＣＯＭＭＯＮＣＬＫの立ち下がりエ
ッジ254 がＭＣＬＯＣＫ４の間で生じた時、ＳＣＡＮＯ
ＵＴライン14ｂの信号は保持或いは維持される。ＭＣＬ
ＯＣＫ４の間、制御信号ＴＡＰＣＯＮＴＲＯＬ１がエッ
ジ256 で示されるようにローからハイに切り換わり、そ
の結果としてマルチプレクサ26ａがＳＣＡＮＩＮ信号入
力ライン14ａ上に信号を入力する。結果として、２つの
クロックサイクルＭＣＬＯＣＫ４，５において、ＴＡＰ
コントローラがSHIFT 状態Ｓ４にあり、２つのスキャン
テスト値ＴＤＢ１，ＴＤＢ２が、引き続きＳＣＡＮＯＵ
Ｔ信号ライン14ｂ上にシフトされる。一般的に、図15に
関して上述のようにシフト状態にｎクロックサイクルが
あることが分かる。ＭＣＬＯＣＫ６の立ち上がりエッジ
で、EXIT１状態Ｓ５に入り、信号ＴＥＳＴＣＬＫＥＮが
ローになり、ＭＣＬＯＣＫの立ち下がりエッジで信号Ｔ
ＡＰＣＯＮＴＲＯＬ１が、エッジ258 で示すようにロー
になる。エッジ258 の位置は、影響がないので重要では
ないので、このエッジは、後続のどのサイクルにも位置
できる。ＭＣＬＯＣＫ７の間、更新ハーフラッチはロー
となるＴＡＰＣＯＮＴＲＯＬ３のエッジ260 で使用可能
となり、ノード90のテストデータビットＴＤＢ２が、組
合せ論理回路５への入力８ａに現れる。この時点で、ラ
イン86上のクロック信号ＣＯＭＭＯＮＣＬＫがハイなの
で、更新ハーフラッチは、使用可能であれば、データ転
送状態を選択することが明らかである。エッジ260 は、
マスタクロックＭＣＬＯＣＫのクロックエッジと同期し
ない。結果として、エッジ260 によって達成される更新
動作は非同期であり、この更新と関連する固有のシフト
動作はない。これは、“非同期更新”と呼ばれる。ＭＣ
ＬＯＣＫ８の間、RUN-TEST-IDLE 状態Ｓ１に入り、ＴＡ
ＰＣＯＮＴＲＯＬ３はエッジ262 でハイ状態に戻る。全
てのクリティカル動作は同期しており、信号ＴＡＰＣＯ
ＮＴＲＯＬ３がＭＣＬＯＣＫ７のエッジ260 でハイから
ローに変化する場合に起こる非同期の動作を除いては、
クロックＣＯＭＭＯＮＣＬＫの立ち上がりエッジで起こ
る。この非同期動作は、構造テストの間更新を行うため
のＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９
０による状態図を使用可能とする図６の回路の重要な性
質である。構造テストモードにおいて、更新のタイミン
グはクリティカルでなく、出力ライン８ａ上の非同期変
化は重要ではない。
【００５２】図３と図９により、性能テスト中の図６の
回路の動作を図４の状態図を参照して説明する。図９
は、性能テストのクリティカルタイミング経路が生じる
間の図８のサイクルＭＣＬＯＣＫ５からＭＣＬＯＣＫ７
の拡大図である。図６の回路の動作は、性能テストが実
行される場合は図２の回路と同様であるので、共通要素
は説明しない。次に図２の回路のタイミングシーケンス
と図６の回路のタイミングシーケンスとの違いについて
説明する。
回路の動作を図４の状態図を参照して説明する。図９
は、性能テストのクリティカルタイミング経路が生じる
間の図８のサイクルＭＣＬＯＣＫ５からＭＣＬＯＣＫ７
の拡大図である。図６の回路の動作は、性能テストが実
行される場合は図２の回路と同様であるので、共通要素
は説明しない。次に図２の回路のタイミングシーケンス
と図６の回路のタイミングシーケンスとの違いについて
説明する。
【００５３】図９において、マスタクロックＭＣＬＯＣ
Ｋと基準クロックＡＤＶＡＮＣＥＣＬＫの組合せによっ
て生じる共通クロックＣＯＭＭＯＮＣＬＫのタイミング
を示す。更新機能の制御は、図８，９のように回路で異
なる。図８に示すように、信号ＴＡＰＣＯＮＴＲＯＬ３
は、ＴＡＰクロックサイクルＭＣＬＯＣＫＮ＋４におい
てＣＯＭＭＯＮＣＬＫの立ち下がりエッジで、エッジ27
0 で示すように、ハイからローに状態を変化する。これ
は、ＣＯＭＭＯＮＣＬＫが捕捉サイクルＭＣＬＯＣＫＮ
＋５の始めでハイになる時、更新ハーフラッチがデータ
転送状態になり、ノード90ａの入力上のビットをライン
８ａ上の出力へ転送することを意味する。これは、性能
テストのための活性入力ビットを提供する。制御信号Ｔ
ＡＰＣＯＮＴＲＯＬ３は、その後、更新ハーフラッチの
出力上のそのビットを保持するため、エッジ272 で示す
ように、ローからハイの状態に変化するので、その出力
がＣＯＭＭＯＮＣＬＫの後続のエッジ用に保持される。
Ｋと基準クロックＡＤＶＡＮＣＥＣＬＫの組合せによっ
て生じる共通クロックＣＯＭＭＯＮＣＬＫのタイミング
を示す。更新機能の制御は、図８，９のように回路で異
なる。図８に示すように、信号ＴＡＰＣＯＮＴＲＯＬ３
は、ＴＡＰクロックサイクルＭＣＬＯＣＫＮ＋４におい
てＣＯＭＭＯＮＣＬＫの立ち下がりエッジで、エッジ27
0 で示すように、ハイからローに状態を変化する。これ
は、ＣＯＭＭＯＮＣＬＫが捕捉サイクルＭＣＬＯＣＫＮ
＋５の始めでハイになる時、更新ハーフラッチがデータ
転送状態になり、ノード90ａの入力上のビットをライン
８ａ上の出力へ転送することを意味する。これは、性能
テストのための活性入力ビットを提供する。制御信号Ｔ
ＡＰＣＯＮＴＲＯＬ３は、その後、更新ハーフラッチの
出力上のそのビットを保持するため、エッジ272 で示す
ように、ローからハイの状態に変化するので、その出力
がＣＯＭＭＯＮＣＬＫの後続のエッジ用に保持される。
【００５４】活性入力ビットの結果としての機能論理回
路４からのデータ出力は、ライン86上のクロックＣＯＭ
ＭＯＮＣＬＫの立ち上がりエッジ273 で捕捉される。エ
ッジ273 のタイミングはアドバンスドクロック信号ＡＤ
ＶＡＮＣＥＣＬＫで制御される。機能論理の性能測定
は、図５を参照して述べたのと同様の方法で実行され
る。
路４からのデータ出力は、ライン86上のクロックＣＯＭ
ＭＯＮＣＬＫの立ち上がりエッジ273 で捕捉される。エ
ッジ273 のタイミングはアドバンスドクロック信号ＡＤ
ＶＡＮＣＥＣＬＫで制御される。機能論理の性能測定
は、図５を参照して述べたのと同様の方法で実行され
る。
【００５５】図９は、性能テストの原理をより明らかに
示す。矢印ｐは組合せ論理回路５を通過する伝播時間、
又は、入力ビットが高感度パターンから活性パターンに
変化する時のデータ出力が１つの状態から別の状態へ変
化するのにかかる時間を示す。上述したように、この時
間の測定は、ＭＣＬＯＣＫの立ち上がりエッジとＡＤＶ
ＡＮＣＥＣＬＫの立ち上がりエッジとの間の時間遅れｔ
の変更で得ることができる。
示す。矢印ｐは組合せ論理回路５を通過する伝播時間、
又は、入力ビットが高感度パターンから活性パターンに
変化する時のデータ出力が１つの状態から別の状態へ変
化するのにかかる時間を示す。上述したように、この時
間の測定は、ＭＣＬＯＣＫの立ち上がりエッジとＡＤＶ
ＡＮＣＥＣＬＫの立ち上がりエッジとの間の時間遅れｔ
の変更で得ることができる。
【００５６】アドバンスドクロック信号ＡＤＶＡＮＣＥ
ＣＬＫは、捕捉サイクルＭＣＬＯＣＫＮ＋５中の共通ク
ロック信号ＣＯＭＭＯＮＣＬＫの速度を増加するのに望
ましいので導入される。しかし、マスタクロックＭＣＬ
ＯＣＫに速いサイクルを導入することは望ましくない。
更に、共通クロック信号ＣＯＭＭＯＮＣＬＫが期間ＭＣ
ＬＯＣＫＮ＋５中で速いクロックサイクルを実行する
と、それはマスタクロックＭＣＬＯＣＫの次の立ち上が
りエッジのために禁止されなければならない。これら２
つのクロック間の同期が失われるならば、スキャンイン
或いはスキャンアウトされるテストビットのいくつかも
また失われる。従って、サイクルＭＣＬＯＣＫＮ＋６の
始めで、ＴＡＰコントローラは立ち上がりエッジを受信
するが、ＣＯＭＭＯＮＣＬＫ信号はエッジを発生しな
い。
ＣＬＫは、捕捉サイクルＭＣＬＯＣＫＮ＋５中の共通ク
ロック信号ＣＯＭＭＯＮＣＬＫの速度を増加するのに望
ましいので導入される。しかし、マスタクロックＭＣＬ
ＯＣＫに速いサイクルを導入することは望ましくない。
更に、共通クロック信号ＣＯＭＭＯＮＣＬＫが期間ＭＣ
ＬＯＣＫＮ＋５中で速いクロックサイクルを実行する
と、それはマスタクロックＭＣＬＯＣＫの次の立ち上が
りエッジのために禁止されなければならない。これら２
つのクロック間の同期が失われるならば、スキャンイン
或いはスキャンアウトされるテストビットのいくつかも
また失われる。従って、サイクルＭＣＬＯＣＫＮ＋６の
始めで、ＴＡＰコントローラは立ち上がりエッジを受信
するが、ＣＯＭＭＯＮＣＬＫ信号はエッジを発生しな
い。
【００５７】図10は、公知の回路の構成を用いた図６の
回路の構成例を示す。マルチプレクサ26ａは２つのＡＮ
Ｄゲート92，94とＮＯＲゲート122 からなる。ライン34
上の信号ＴＡＰＣＯＮＴＲＯＬ１は、直接ＡＮＤゲート
94に入力されるが、ＡＮＤゲート92の入力上で反転する
ことがわかる。ハーフラッチ56は、２つの相補形トラン
ジスタ96，98を含んで構成されるむパスゲートと強いイ
ンバータ100 ａと弱いインバータ100 ｂで構成された折
り返し構成のインバータ装置100 とからなる。ハーフラ
ッチ82は２つの相補形トランジスタ106 ，108 を含んで
構成されるパスゲート、一対の折り返し構成のインバー
タ116 及びインバータ118 を含む。折り返し構成のイン
バータ116 は強いインバータ116 ａと弱いインバータ11
6 ｂとを含んで構成される。ハーフラッチ84は２つの相
補形トランジスタ110 ，112 を含んで構成されるパスゲ
ート、一対の折り返し構成のインバータ114 及びインバ
ータ120 を含む。折り返し構成のインバータ114 は強い
インバータ114 ａと弱いインバータ114 ｂからなる。ハ
ーフラッチ82，84は更に相補形トランジスタ102 ，104
からなるパスゲートを共有する。
回路の構成例を示す。マルチプレクサ26ａは２つのＡＮ
Ｄゲート92，94とＮＯＲゲート122 からなる。ライン34
上の信号ＴＡＰＣＯＮＴＲＯＬ１は、直接ＡＮＤゲート
94に入力されるが、ＡＮＤゲート92の入力上で反転する
ことがわかる。ハーフラッチ56は、２つの相補形トラン
ジスタ96，98を含んで構成されるむパスゲートと強いイ
ンバータ100 ａと弱いインバータ100 ｂで構成された折
り返し構成のインバータ装置100 とからなる。ハーフラ
ッチ82は２つの相補形トランジスタ106 ，108 を含んで
構成されるパスゲート、一対の折り返し構成のインバー
タ116 及びインバータ118 を含む。折り返し構成のイン
バータ116 は強いインバータ116 ａと弱いインバータ11
6 ｂとを含んで構成される。ハーフラッチ84は２つの相
補形トランジスタ110 ，112 を含んで構成されるパスゲ
ート、一対の折り返し構成のインバータ114 及びインバ
ータ120 を含む。折り返し構成のインバータ114 は強い
インバータ114 ａと弱いインバータ114 ｂからなる。ハ
ーフラッチ82，84は更に相補形トランジスタ102 ，104
からなるパスゲートを共有する。
【００５８】図11は、本発明がどのように実施されるか
についての別の例を示す。図11は、図６の概略図で示し
たスキャンセルが、どのように実施されるかについての
例を示す。この例のスキャンセルは、入力段320 （図６
のマルチプレクサ26ａとラッチ56ａに略対応する）と、
出力段330 （図６のハーフラッチ82ａと84ａに略対応す
る）とかなる。図11に示された発明の実施例は、また、
２つのデータ入力の１つから機能選択を可能とする入力
段に付加的マルチプレクサを追加することにより、ま
た、同期式リセット機能を追加することにより、本発明
がどうように拡張できるかを示す。
についての別の例を示す。図11は、図６の概略図で示し
たスキャンセルが、どのように実施されるかについての
例を示す。この例のスキャンセルは、入力段320 （図６
のマルチプレクサ26ａとラッチ56ａに略対応する）と、
出力段330 （図６のハーフラッチ82ａと84ａに略対応す
る）とかなる。図11に示された発明の実施例は、また、
２つのデータ入力の１つから機能選択を可能とする入力
段に付加的マルチプレクサを追加することにより、ま
た、同期式リセット機能を追加することにより、本発明
がどうように拡張できるかを示す。
【００５９】入力段は、ライン310 ａ上の信号ＤＡＴＡ
ＩＮ１、ライン312 ａ上の信号ＤＡＴＡＩＮ２、ライン
314 ａ上の信号ＳＥＬＥＣＴＤＡＴＡＩＮ及びライン31
8 上の信号ＲＥＳＥＴと共に、ライン14ａ上の信号ＳＣ
ＡＮＩＮとライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１を
受信する。本例は、２つのデータ入力ＤＡＴＡＩＮ１，
ＤＡＴＡＩＮ２を持つという点で、図６の回路と異な
る。しかし、１つのデータ入力だけを選択信号ＳＥＬＥ
ＣＴＤＡＴＡＩＮによっていつでも選択できる。ライン
318 上の信号ＲＥＳＥＴは、入力段320 をリセットする
ために用いられる。入力段320 は、出力段330 への入力
となるライン316 上の信号ＤＡＴＡを出力する。ライン
88上の信号ＴＡＰＣＯＮＴＲＯＬ３は、出力段への第２
の入力となる。出力段は、ライン８ａ上の信号ＤＡＴＡ
ＯＵＴ及びライン14ｂ上の信号ＳＣＡＮＯＵＴを出力す
る。入力段と出力段の両方は、ゲート322 を介してライ
ン86ｂ上の信号ＮＯＴＣＯＭＭＯＮＣＬＫ及びゲート32
2 と324 を介してライン86ａ上の信号ＣＯＭＭＯＮＣＬ
Ｋを受信する。
ＩＮ１、ライン312 ａ上の信号ＤＡＴＡＩＮ２、ライン
314 ａ上の信号ＳＥＬＥＣＴＤＡＴＡＩＮ及びライン31
8 上の信号ＲＥＳＥＴと共に、ライン14ａ上の信号ＳＣ
ＡＮＩＮとライン34上の信号ＴＡＰＣＯＮＴＲＯＬ１を
受信する。本例は、２つのデータ入力ＤＡＴＡＩＮ１，
ＤＡＴＡＩＮ２を持つという点で、図６の回路と異な
る。しかし、１つのデータ入力だけを選択信号ＳＥＬＥ
ＣＴＤＡＴＡＩＮによっていつでも選択できる。ライン
318 上の信号ＲＥＳＥＴは、入力段320 をリセットする
ために用いられる。入力段320 は、出力段330 への入力
となるライン316 上の信号ＤＡＴＡを出力する。ライン
88上の信号ＴＡＰＣＯＮＴＲＯＬ３は、出力段への第２
の入力となる。出力段は、ライン８ａ上の信号ＤＡＴＡ
ＯＵＴ及びライン14ｂ上の信号ＳＣＡＮＯＵＴを出力す
る。入力段と出力段の両方は、ゲート322 を介してライ
ン86ｂ上の信号ＮＯＴＣＯＭＭＯＮＣＬＫ及びゲート32
2 と324 を介してライン86ａ上の信号ＣＯＭＭＯＮＣＬ
Ｋを受信する。
【００６０】図11の回路の動作は、図12，13を参照する
ことで容易に理解できる。図12と図13は入力段320 と出
力段330 それぞれを詳細に示す。入力段320 は、図12に
示されるように、複数のゲート332 ，334 ，336 ，350
及び370 、複数のトランジスタ338 〜348 と354 〜368
、及び転送ゲート331 を含んで構成される。
ことで容易に理解できる。図12と図13は入力段320 と出
力段330 それぞれを詳細に示す。入力段320 は、図12に
示されるように、複数のゲート332 ，334 ，336 ，350
及び370 、複数のトランジスタ338 〜348 と354 〜368
、及び転送ゲート331 を含んで構成される。
【００６１】出力段330 は、図13に示されるように、イ
ンバータゲート388 ，複数のラッチ380 ，390 ，394 、
２つのインバータ392 ，396 、及び、複数の転送ゲート
382〜386 を含んで構成される。よく知られているよう
に、ラッチ380 ，390 及び394 のそれぞれは、相対的に
弱いインバータ380 ｂ，390 ｂ及び394 ｂのそれぞれと
結合する強いインバータ380 ａ，390 ａ及び394 ａを備
える。
ンバータゲート388 ，複数のラッチ380 ，390 ，394 、
２つのインバータ392 ，396 、及び、複数の転送ゲート
382〜386 を含んで構成される。よく知られているよう
に、ラッチ380 ，390 及び394 のそれぞれは、相対的に
弱いインバータ380 ｂ，390 ｂ及び394 ｂのそれぞれと
結合する強いインバータ380 ａ，390 ａ及び394 ａを備
える。
【００６２】転送ゲート330 ，382 ，384 ，386 はそれ
ぞれ、図10のトランジスタペア96，98、102 ，104 、10
8 ，106 及び110 ，112 のそれぞれに対応する一対の相
補形トランジスタを備える。図11，12及び13の回路がど
のように動作するかは、図６の前述の記載から当業者に
とっては明白であるので、この回路の動作についは説明
を省略する。
ぞれ、図10のトランジスタペア96，98、102 ，104 、10
8 ，106 及び110 ，112 のそれぞれに対応する一対の相
補形トランジスタを備える。図11，12及び13の回路がど
のように動作するかは、図６の前述の記載から当業者に
とっては明白であるので、この回路の動作についは説明
を省略する。
【図１】本発明の一実施例の境界スキャンセルの回路図
【図２】本発明の別の実施例のスキャンセルの回路図
【図３】構造テストを実行する図２のスキャンセルのタ
イミング図
イミング図
【図４】本発明の実施例による性能テストを実行するた
めのテストアクセスポートコントローラの部分状態図
めのテストアクセスポートコントローラの部分状態図
【図５】性能テストを実行する時の図２のスキャンセル
のタイミング図
のタイミング図
【図６】本発明の別の実施例によるスキャンセルの回路
図
図
【図７】構造テストを実行するのに用いられる図６のス
キャンセルのタイミング図
キャンセルのタイミング図
【図８】性能テストを実行するのに用いられる図６によ
るスキャンセルのタイミング図
るスキャンセルのタイミング図
【図９】性能テストを実行するのに用いられる図６によ
るスキャンセルの要部のタイミング図
るスキャンセルの要部のタイミング図
【図10】図６の回路に用いられるスキャンセルの回路例
【図11】図６のスキャンセルの回路例の概略図
【図12】図11の回路の入力段の詳細図
【図13】図11の回路の出力段の詳細図
【図14】境界スキャンテストの実施可能な集積回路のブ
ロック図
ロック図
【図15】境界テスト回路に使用する公知の境界スキャン
セルのブロック図
セルのブロック図
【図16】構造テストを実行するためのテストアクセスポ
ートコントローラの部分状態図
ートコントローラの部分状態図
【図17】ハーフラッチを用いる同期式スキャンラッチの
実施例を示す図
実施例を示す図
５ 組合せ論理回路 56ａ 捕捉ハーフラッチ 58ａ，82ａ 更新ハーフラッチ 60ａ，84ａ 解放ハーフラッチ 26ａ 入力マルチプレクサ 18ａ 出力マルチプレクサ 12 ＴＡＰコントローラ ６ａ，７ａ スキャンセル
Claims (20)
- 【請求項１】入力信号を受信するために接続される入力
端子と、クロック信号を受信するために接続される制御
端子と、中間出力端子とを有する捕捉ハーフラッチと、 前記捕捉ハーフラッチの中間出力端子に接続される入力
端子と、クロック信号を受信するために接続される制御
端子と、スキャン出力端子とを有する解放ハーフラッチ
と、 前記捕捉ハーフラッチの中間出力端子に接続される入力
端子と、クロック信号を受信するために接続される制御
端子と、データ出力端子とを有する更新ハーフラッチ
と、 を含んで構成されることを特徴とするスキャンラッチ。 - 【請求項２】前記捕捉ハーフラッチ、解放ハーフラッチ
及び更新ハーフラッチに与えられるクロック信号は、異
なったクロック信号であり、これらのクロック信号のタ
イミングは個別に制御可能であることを特徴とする請求
項１記載のスキャンラッチ。 - 【請求項３】前記捕捉ハーフラッチ、解放ハーフラッチ
及び更新ハーフラッチに与えられるクロック信号は、共
通クロック源から得られ、前記解放ハーフラッチと前記
更新ハーフラッチとが、前記捕捉ハーフラッチに供給さ
れるクロック信号の反転信号を受信することを特徴とす
る請求項１記載のスキャンラッチ。 - 【請求項４】前記捕捉ハーフラッチと、前記更新ハーフ
ラッチ及び解放ハーフラッチのいずれか一方との組合せ
が、正のエッジトリガフリップフロップとして作動する
ことを特徴とする請求項３記載のスキャンラッチ。 - 【請求項５】前記解放ハーフラッチと前記更新ハーフラ
ッチの各々は、そのハーフラッチがデータ転送状態にあ
るかデータ保持状態にあるかを決定する制御信号を受信
するために接続される更に別の制御端子を有することを
特徴とする請求項３又は４記載のスキャンラッチ。 - 【請求項６】前記捕捉ハーフラッチの入力端子に接続
し、前記捕捉ハーフラッチの入力信号として通常のデー
タ信号及びスキャンデータ信号のうちの１つを選択する
選択信号に応答する選択回路を含んで構成されることを
特徴とする請求項１〜５のいずれか１つに記載のスキャ
ンラッチ。 - 【請求項７】前記選択回路はマルチプレクサを含んで構
成されることを特徴とする請求項６記載のスキャンラッ
チ。 - 【請求項８】機能モードの作動において、前記捕捉ハー
フラッチが通常のデータ信号をその入力端子から中間出
力端子に転送し、前記更新ハーフラッチが前記通常のデ
ータ信号をその入力端子からデータ出力端子に転送する
ことを特徴とする請求項１〜７のいずれか１つに記載の
スキャンラッチ。 - 【請求項９】シフトモードの作動において、前記捕捉ハ
ーフラッチがデータ信号をその入力端子から中間出力端
子に転送し、前記解放ハーフラッチが前記データ信号を
その入力端子からスキャン出力端子に転送することを特
徴とする請求項１〜７のいずれか１つに記載のスキャン
ラッチ。 - 【請求項１０】前記データ信号は、スキャンデータ信号
であることを特徴とする請求項９記載のスキャンラッ
チ。 - 【請求項１１】前記データ信号は、通常のデータ信号で
あることを特徴とする請求項９記載のスキャンラッチ。 - 【請求項１２】更新モードの作動において、前記更新ハ
ーフラッチが前記中間出力端子に蓄えられた信号を前記
データ出力端子に転送することを特徴とする請求項１〜
７のいずれか１つに記載のスキャンラッチ。 - 【請求項１３】 ａ） スキャンテストビットの所定の
シーケンスを与えるステップと、 ｂ） 前記スキャンテストビットのシーケンスを、前記
捕捉ハーフラッチの入力端子を経由してスキャンラッチ
を介してシフトし、前記スキャン出力端子を経由して前
記スキャンラッチの外部へシフトするステップと、 ｃ） 前記シーケンスのシフトの終わりに、前記データ
出力端子を更新して適宜なスキャンテストビットを保持
するステップと、 ｄ） 前記スキャンラッチを接続して、試験される回路
から生じる出力データビットを受信するステップと、 ｅ） 前記出力データビットを前記スキャン出力端子を
経由して前記スキャンラッチの外部へシフトするステッ
プと、 ｆ） 前記出力データビットと、前記スキャンテストビ
ットの所定のシーケンス及びテストされる回路に関連し
て予測される出力データビットとを比較するステップ
と、 を含んで構成されることを特徴とする回路の構造テスト
を実施するための請求項１〜６のいずれか１つに記載の
スキャンラッチを作動する方法。 - 【請求項１４】前記ステップｂ）は、 ｉ） 前記捕捉ハーフラッチの入力端子に接続されるス
キャンデータ入力を選択するステップと、 ｉｉ） 前記捕捉ハーフラッチがその入力端子のスキャ
ンデータビットを中間出力端子に転送するステップと、 ｉｉｉ） 前記解放ハーフラッチが該ビットを前記スキ
ャン出力端子に転送するステップと、 によって実行され、前記ステップｉｉ）とｉｉｉ）が、
前記スキャンテストビットのシーケンスに対して実行さ
れることを特徴とする請求項１３記載のスキャンラッチ
を作動する方法。 - 【請求項１５】前記ステップｃ）は、前記更新ハーフラ
ッチをデータ転送モードの状態に位置することによって
実行されることを特徴とする請求項１３又は１４記載の
スキャンラッチを作動する方法。 - 【請求項１６】前記ステップｅ）は、前記捕捉ハーフラ
ッチをデータ転送モードの状態に位置し、その後、前記
解放ハーフラッチをデータ転送モードの状態に位置する
ことによって実行されることを特徴とする請求項１３〜
１５のいずれか１つに記載のスキャンラッチを作動する
方法。 - 【請求項１７】前記ステップｂ）は、クロック信号の制
御の下に実行されて、該クロック信号のクロック周期の
第１の周期において、前記捕捉ハーフラッチがデータ転
送モードの状態に位置され、前記クロック周期の第２の
周期において、前記解放ハーフラッチがデータ転送モー
ドの状態に位置されることを特徴とする請求項１３〜１
６のいずれか１つに記載のスキャンラッチを作動する方
法。 - 【請求項１８】共通クロックによって制御される、前記
捕捉ハーフラッチと前記解放ハーフラッチとの組合せ
は、正のエッジトリガフリップフロップを構成すること
を特徴とする請求項１７記載のスキャンラッチを作動す
る方法。 - 【請求項１９】前記ステップｃ）における更新は、前記
クロック信号から独立して生成されるシフト制御信号に
応じて非同期的に実行されることを特徴とする請求項１
８記載のスキャンラッチを作動する方法。 - 【請求項２０】各スキャンラッチから出力されるデータ
出力ビットを受信するために接続される複数の入力と、
データ出力ビットをチェーン状で接続されるスキャンラ
ッチに供給するために接続される出力と、を有する回路
の構造テストを実施する方法であって、 Ａ） スキャンテストビットの所定のシーケンスを与え
るステップと、 Ｂ） 前記スキャンテストビットのシーケンスを、前記
スキャンラッチのチェーンに沿ってシフトするステップ
と、 Ｃ） 該ステップＢ）の終わりに、前記スキャンラッチ
を更新して、前記スキャンテストビットを前記スキャン
ラッチのデータ出力に表示するステップと、 Ｄ） 前記スキャンラッチを接続して、試験される回路
から生じる出力データビットを受信するステップと、 Ｅ） 前記出力データビットを前記スキャンラッチのチ
ェーンに沿ってシフトするステップと、 Ｆ） 前記出力データビットと、テストされる回路にお
ける前記スキャンテストビットの所定のシーケンスに関
連して予測される出力データビットとを比較するステッ
プと、 を含んで構成され、前記ステップＣ）におけるデータ出
力端子の更新が、前記クロック信号から独立して生成さ
れるシフト制御信号に応じて非同期的に実行されること
を特徴とする回路の構造テストを実施する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9417590:8 | 1994-09-01 | ||
| GB9417590A GB9417590D0 (en) | 1994-09-01 | 1994-09-01 | Scan latch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179015A true JPH08179015A (ja) | 1996-07-12 |
Family
ID=10760670
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220787A Pending JPH08179015A (ja) | 1994-09-01 | 1995-08-29 | スキャンラッチ及びスキャンラッチを作動する方法 |
| JP1999009921U Expired - Lifetime JP3070053U (ja) | 1994-09-01 | 1999-12-28 | スキャンラッチ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1999009921U Expired - Lifetime JP3070053U (ja) | 1994-09-01 | 1999-12-28 | スキャンラッチ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5719876A (ja) |
| EP (1) | EP0702240B1 (ja) |
| JP (2) | JPH08179015A (ja) |
| DE (1) | DE69529870D1 (ja) |
| GB (1) | GB9417590D0 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68921269T2 (de) * | 1988-09-07 | 1995-06-22 | Texas Instruments Inc | Integrierte Prüfschaltung. |
| US6304987B1 (en) * | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| JP3816560B2 (ja) * | 1995-12-25 | 2006-08-30 | 株式会社ルネサステクノロジ | 連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路 |
| JP3917734B2 (ja) * | 1997-11-07 | 2007-05-23 | 富士通株式会社 | 半導体記憶装置 |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| GB9810512D0 (en) | 1998-05-15 | 1998-07-15 | Sgs Thomson Microelectronics | Detecting communication errors across a chip boundary |
| US7058862B2 (en) * | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US20030188243A1 (en) * | 2002-03-29 | 2003-10-02 | Rajan Krishna B. | Method and apparatus for delay fault testing |
| US6671860B2 (en) * | 2002-04-16 | 2003-12-30 | Lsi Logic Corporation | Method and apparatus for fault injection using boundary scan for pins enabled as outputs |
| EP1992955B1 (en) | 2003-12-17 | 2012-07-25 | STMicroelectronics (Research & Development) Limited | TAP multiplexer |
| US7203876B2 (en) * | 2004-11-30 | 2007-04-10 | International Business Machines Corporation | Method and apparatus for controlling AC power during scan operations in scannable latches |
| US7146551B2 (en) * | 2005-01-20 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Method and system of modifying data in functional latches of a logic unit during scan chain testing thereof |
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Family Cites Families (6)
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