JPH08233906A

JPH08233906A - スキャンセル

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Publication number: JPH08233906A
Application number: JP7223699A
Authority: JP
Inventors: Stephen Felix; フェーリックススティーブン
Original assignee: S G S THOMSON MICROELECTRON Ltd; SGS THOMSON MICROELECTRONICS; STMicroelectronics Ltd Great Britain
Current assignee: S G S THOMSON MICROELECTRON Ltd; SGS THOMSON MICROELECTRONICS; STMicroelectronics Ltd Great Britain
Priority date: 1994-09-01
Filing date: 1995-08-31
Publication date: 1996-09-13
Anticipated expiration: 2015-08-31
Also published as: JP2756935B2; EP0702243B1; EP0702243A3; EP0702243A2; DE69532398D1; US5646567A; GB9417591D0

Abstract

(57)【要約】【課題】スキャンテストされる回路の通常の機能動作中
に、正のエッジトリガラッチかダブルエッジトリガラッ
チかのいずれか一方として動作することを可能とする。【解決手段】コントロールノード４８ａは、コントロー
ルノード３０ａと共働して、正のエッジトリガラッチの
機能を実行し、コントロールノード５０ａは、コントロ
ールノード４４ａと共働して、負のエッジトリガラッチ
の機能を実行する。コントロールノード（ＣＮ）６０ａ
は、ライン７０上の負のエッジトリガイネーブル制御信
号により制御される。論理構成のスキャンテストが実行
されるとき、スキャンセルは正のエッジトリガラッチと
してのみ機能する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャンテストを
実行することを可能にするスキャンセルに関する。

【０００２】

【従来の技術】スキャンテストは論理回路の機能性をチ
ェックする技術として確立されている。スキャンテスト
については、本発明の背景技術のなかで簡単に説明す
る。図１は、機能論理回路部の典型的な構成を示す。機
能論理回路は、クロックされるメモリ素子、あるいはラ
ッチ４ａ，４ｂ，４ｃに接続された組合せ論理回路２
ａ，２ｂのブロックからなるとみなされる。組合せ論理
回路ブロックは、単なる組合せ論理回路、即ち、出力
が、クロック回路を持たない現存する入力のセットにの
み依存することを意味する。ラッチ４ａは、組合せ論理
回路ブロック２ａからのライン７ａ上の出力をそのデー
タ入力として受信し、ライン６ａ上に出力を生成する。
ラッチ４ｂは、組合せ論理回路ブロック２ａからのライ
ン７ｂ上の出力をそのデータ入力として受信し、ライン
６ｂ上の出力を生成する。ラッチ４ｃは、組合せ論理回
路ブロック２ｂからのライン７ｃ上の出力をそのデータ
入力として受信し、ライン６ｃ上に出力を生成する。組
合せ論理回路ブロック２ａは、複数のデータ入力５ａ〜
５ｅを受信する。データ入力５ａは、出力ライン６ａか
ら入力され、データ入力５ｅは出力ライン６ｂから入力
される。組合せ論理回路ブロック２ｂは、複数のデータ
入力５ｆ，５ｇ，５ｈ，５ｅを受信する。図１の構成は
図示された例によってのみ与えられ、実際には、組合せ
論理回路ブロック２ａ，２ｂは数多くの入力を有してい
ることが理解される。また、図１の例では、実際には、
付加的な組合せ論理回路とラッチとが存在する。ラッチ
４ａ，４ｂ，４ｃは共通のクロック信号ライン８によ
り、各ラッチに接続された共通のクロック信号ＣＬＯＣ
Ｋによりクロックされる。

【０００３】メモリ素子間に配置された組合せ論理回路
ブロックの構成をテストして、その機能を正確に保証す
るのが望ましい。そのためには、組合せ論理回路ブロッ
クの入力に公知のテストビットを置き、組合せ論理回路
ブロックの出力に生成された結果が入力上の所定のテス
トビットとして予測されたものであるかどうかを照合す
る必要がある。これは、図１の機能論理回路のラッチ４
ａ，４ｂ，４ｃの夫々を図２に示す各スキャンセル１０
ａ，１０ｂ，１０ｃに置き換えることにより達成され
る。図２において、図１と共通する回路構成と接続とに
は、同様の参照符号を付す。

【０００４】図２に示すように、スキャンセル１０ａ，
１０ｂ，１０ｃの夫々は、マルチプレクサ１２ａ，１２
ｂ，１２ｃとラッチ１６ａ，１６ｂ，１６ｃとを含んで
構成される。ラッチ１６ａ，１６ｂ，１６ｃは、図１の
ラッチ４ａ，４ｂ，４ｃと同じものである。マルチプレ
クサ１２ａはライン７ａ上の組合せ論理回路ブロック２
ａによって生成される出力に接続されるライン１８ａ上
の入力ＤＡＴＡＩＮと、ライン３上の制御回路１１の出
力に接続されるライン２０ａ上の入力ＳＣＡＮＩＮと、
を有する。マルチプレクサ１２ｂは、ライン７ｂ上の組
合せ論理回路ブロック２ａによって生成される出力に接
続されるライン１８ｂ上の入力と、出力ライン６ａに接
続されるライン２０ｂ上の入力と、を有する。マルチプ
レクサ１２ｃは、組合せ論理回路２ｂによって生成され
る出力に接続されるライン１８ｃ上の入力と、出力ライ
ン６ｂに接続されるライン２０ｃ上の入力と、を有す
る。マルチプレクサ１２ａ〜１２ｃの出力は、夫々、信
号ライン２４ａ，２４ｂ，２４ｃを経由してラッチ１６
ａ，１６ｂ，１６ｃに接続されている。ライン２２ａ上
のラッチ１６ａの出力ＣＥＬＬＯＵＴは出力信号ライン
６ａに接続され、ライン２２ｂのラッチ１６ｂの出力
は、出力信号ライン６ｂに接続され、ライン２２ｃ上の
ラッチ１６ｃの出力は、出力信号ライン６ｃに接続され
て、順次、ライン９を介して制御回路１１に接続され
る。ラッチ１６ａ，１６ｂ，１６ｃは、ライン８上の共
通のクロック信号ＣＬＯＣＫによってクロックされ、マ
ルチプレクサ１２ａ，１２ｂ，１２ｃは、ライン１４の
共通の制御信号ＣＯＮＴＲＯＬ１によって制御される。

【０００５】マルチプレクサ１２ａ，１２ｂ，１２ｃは
スキャンテストを実行することを目的として提供されて
いる。通常の機能動作では、マルチプレクサ１２ａ，１
２ｂ，１２ｃは、夫々、各入力ライン１８ａ，１８ｂ，
１８ｃ上の信号と各出力ライン２４ａ，２４ｂ，２４ｃ
上の信号との間を、直接接続するように作動する。この
ようなマルチプレクサ１２ａ，１２ｂ，１２ｃの配置
は、ライン１４上で信号ＣＯＮＴＲＯＬ１を制御するこ
とによりセットされる。その結果、通常の機能動作中、
図２の構成は図１の構成のように配置されている。

【０００６】スキャンテストを実行するとき、ライン１
４上の信号ＣＯＮＴＲＯＬ１は、マルチプレクサ１２
ａ，１２ｂ，１２ｃが、各ライン２０ａ，２０ｂ，２０
ｃ上の入力を、各ライン２４ａ，２４ｂ，２４ｃ上の出
力に接続するようにセットされる。このように、マルチ
プレクサ１２ａ，１２ｂ，１２ｃとラッチ１６ａ，１６
ｂ，１６ｃとが直列のスキャンチェインを形成すること
がわかる。スキャンテストを実行するためには、組合せ
論理回路ブロック２ａ，２ｂの入力信号ライン５ａ〜５
ｇの夫々に公知のテストビットを配置することが必要で
ある。入力２０ａ，２０ｂ，２０ｃを出力２４ａ，２４
ｂ，２４ｃに接続するマルチプレクサ１２ａ，１２ｂ，
１２ｃでは、連続したテストビットは、クロック信号Ｃ
ＬＯＣＫの制御下で制御回路１１によりライン３上に連
続して出力され、テストビットは、連続してラッチ１６
ａ，１６ｂ，１６ｃを介してクロックされる。複数のク
ロックサイクルが、スキャンチェインのスキャンセルの
数に等しくなった後、各信号ライン６ａ，６ｂ，６ｃ
は、ラッチ１６ａ，１６ｂ，１６ｃにより記述された公
知のテストビットを有する。組合せ論理回路ブロック２
ａ，２ｂの出力は新しい入力値のセットに応じて変化
し、これらの新しい出力値はマルチプレクサ１２ａ，１
２ｂ，１２ｃの入力１８ａ，１８ｂ，１８ｃ上に現れ
る。これは、よく知られた技術なので、たとえ、図２に
おいて全ての接続が示さなくていなくても、組合せ論理
回路ブロック２ａ，２ｂの全ての入力５ａ〜５ｇがスキ
ャンセルの出力に接続されていることが理解される。

【０００７】マルチプレクサ１２ａ，１２ｂ，１２ｃ
は、ライン１４上の制御信号ＣＯＮＴＲＯＬ１の制御下
で切り換えられて、マルチプレクサの入力ライン１８
ａ，１８ｂ，１８ｃの入力が、マルチプレクサの各出力
２４ａ，２４ｂ，２４ｃに接続される。マルチプレクサ
の出力２４ａ，２４ｂ，２４ｃ上の信号は、各入力に配
置されたテストビットに応じて組合せ論理回路ブロック
２ａ，２ｂにより出力された新しい結果である。出力２
４ａ，２４ｂ，２４ｃを入力１８ａ，１８ｂ，１８ｃに
接続するようにセットされた制御信号ＣＯＮＴＲＯＬ１
では、ラッチ１６ａ，１６ｂ，１６ｃはライン８上のク
ロック信号ＣＬＯＣＫによって一旦クロックされて、組
合せ論理回路ブロック２ａ，２ｂによって出力された結
果が、信号ライン６ａ，６ｂ，６ｃ上で夫々ラッチされ
る。その後、ライン１４上の制御信号ＣＯＮＴＲＯＬ１
が再び変化して、ライン２４ａ，２４ｂ，２４ｃ上のマ
ルチプレクサの出力をライン２０ａ，２０ｂ，２０ｃ上
の入力に夫々接続する。そして、ラッチ１６ａ，１６
ｂ，１６ｃは、クロック信号ＣＬＯＣＫによってクロッ
クされるので、ラッチの出力６ａ，６ｂ，６ｃ上にラッ
チされた結果は、順次、クロックされてライン９上の制
御回路１１に戻される。制御回路は、結果としてのビッ
トが、予測された結果であることを保証するために照合
する。加えて、結果としてのビットがスキャンアウトさ
れている間、新しいテストビットのセットがスキャンイ
ンできることがわかる。

【０００８】このような技術が、組合せ論理回路２ａ，
２ｂの実際の動作の評価を必要とする制御回路なしで、
テストを実行させることがわかる。ここで、図３を参照
すると、図２のラッチ１６ａの具体例が示されている。
ラッチ１６ａは、２つのハーフラッチ、あるいは透明な
ラッチである２６ａと２８ａとからなる。各ハーフラッ
チは、各コントロールノード（ＣＮ）３０ａ，３４ａと
各ストレージノード（ＳＮ）３２ａ，３６ａとからな
る。ライン８上のクロック信号ＣＬＯＣＫは、クロック
信号ＣＬＯＣＫを反転した信号ＮＯＴＣＬＯＣＫがコン
トロールノード３０ａをクロックしている間、ハーフラ
ッチ２８ａのコントロールノード３４ａをクロックす
る。よく知られた技術ではあるが、クロック信号ＣＬＯ
ＣＫとＮＯＴＣＬＯＣＫとは、オーバーラップしないク
ロック信号となっているか、コントロールノード３０ａ
と３４ａ内の選択的な回路が、２つのクロックのオーバ
ーラップの可能性を考慮して構成されていることが理解
される。同様に、図２のラッチ１６ｂと１６ｃとは２つ
のハーフラッチを含んで構成される。それゆえに、図２
のスキャンセル１０ａが、２つのハーフラッチを含んで
構成されることがわかる。

【０００９】図４は、単一のフルラッチ１６ａではなく
て、２つのハーフラッチ２６ａ，２８ａに書き直した図
２のスキャンセル１０ａを示し、スキャンセルが２つの
ハーフラッチを含んで構成されることがわかるように示
したものである。図４に示すスキャンセル１０ａは、図
２のスキャンセル１０ａと全く同じように動作すること
が容易に分かる。

【００１０】ここで、ハーフラッチの用語は、第１の状
態における制御信号で、信号を入力端子から出力端子ま
で転送するデータ転送状態と、第２の状態における制御
信号で、信号を出力端子に保持するデータ保持状態と、
で動作する回路を意味するように使われる。ハーフラッ
チは、入力端子と出力端子との間に接続されたソース／
ドレインチャンネルと、制御信号を受信するために接続
されたゲートと、を有するＦＥＴトランジスタによっ
て、簡単に実現される。トランジスタは十分な固有の静
電容量を有し、出力端子に必要な蓄電を供給する。しか
しながら、蓄電容量は、別の蓄電用のトランジスタを備
えることにより、改良される。ハーフラッチの別の構成
は公知であり、本発明の回路に適宜な構成のものを使用
することができる。

【００１１】図３に示したラッチから、ラッチ１６ａ，
１６ｂ，１６ｃはシングルエッジトリガラッチであり、
さらに正のエッジトリガラッチであることが理解され
る。図３に示すように、ハーフラッチ２６ａが透明ラッ
チであるので、クロック信号ＣＬＯＣＫがｌｏｗのと
き、ラッチの入力２４ａ上のデータがラッチの中間ノー
ド３８ａに転送されるのがわかる。この中間ノード３８
ａ上のデータはラッチの出力２２ａに転送されるのでは
なく、ハーフラッチ２８ａは、クロック信号ＣＬＯＣＫ
がｌｏｗの間、データ保持状態にある。しかし、ハーフ
ラッチ２８ａは、クロック信号がｈｉｇｈになったと
き、透明になるので、中間ノード３８ａ上のデータは、
クロック信号ＣＬＯＣＫの立ち上がりエッジ（正のエッ
ジ）においてラッチの出力２２ａに転送される。クロッ
ク信号ＣＬＯＣＫが正に反転した結果、入力２４ａ上の
データが出力２２ａに転送されるので、ラッチ１０ａは
正のエッジトリガラッチと呼ばれることがわかる。負へ
の反転時では、ハーフラッチ２８ａは、データの保持状
態に復帰するので、出力２２ａは変化しない。

【００１２】図２に戻ると、スキャンテストの間、通常
の機能動作中、ラッチ１６ａ，１６ｂ，１６ｃが正のエ
ッジトリガラッチとして機能していることが、明らかで
ある。図２のスキャンセル１０ａ，１０ｂ，１０ｃに置
き換えられる図１のラッチ４ａ，４ｂ，４ｃが正のエッ
ジトリガラッチのみである場合、図２の構造は、通常の
機能動作中とスキャンテスト中とで十分に機能する。

【００１３】

【発明が解決しようとする課題】しかしながら、図１の
ラッチ４ａ，４ｂ，４ｃがダブルエッジトリガであると
問題が生じてくる。ダブルエッジトリガラッチでは、入
力上のデータ値が、負と正の両方のクロックの反転にお
いて、即ち、所定のクロックサイクルで２回、出力に転
送される。図４のスキャンセルは、負のエッジのクロッ
クの反転をラッチできず、図４のスキャンセルが図１の
ダブルエッジトリガラッチ４ａ，４ｂ，４ｃと置き換え
るように使用されると、回路の通常機能の動作中、デー
タが失われることが明らかである。このことは、正のエ
ッジトリガラッチをダブルエッジトリガラッチと置き換
えて、制御回路が、依然としてラッチがダブルエッジト
リガラッチであるかのように動作すれば、回路のデータ
が不正になるか、あるいは失われてしまうことは明らか
である。

【００１４】ダブルエッジトリガラッチは、通常のシス
テムクロックと同様の速さのクロックを有することが要
求される回路に共通に使用される。クロック分布を出来
るだけ最小にしてレイアウトのスペースの節約をするこ
とが要求されるので、ダブルエッジトリガラッチには、
１つ以上の動作速度で動作するが、１つのクロックだけ
を必要とする部品の選択的供給が提供される。このよう
な技術は、また電力消費の節約という利点はあるが、２
つの動作速度のために、１つのソースクロック信号を生
成する必要がある。

【００１５】このため、本発明の目的は、スキャンテス
トを目的とする回路の通常機能動作中に、正のエッジト
リガラッチとダブルエッジトリガラッチとのどちらか一
方で機能することが可能なスキャンセルを提供すること
である。

【００１６】

【課題を解決するための手段】本発明によれば、スキャ
ンラッチは、データ入力端子とデータ出力端子と、入力
信号をデータ入力端子から受信し、データ出力端子に接
続された第１のデータ出力経路を有し、クロック信号の
正のエッジでトリガされて入力信号をデータ出力端子に
転送する第１のラッチと、入力信号を入力端子から受信
し、データ出力端子に接続された第２のデータ出力経路
を有し、クロック信号の負のエッジでトリガされて入力
信号をデータ出力端子に転送する第２のラッチと、第２
のデータ出力経路に接続され、負のエッジトリガディセ
ーブル制御信号（ＮＥＴＥ）に応答して選択的に前記経
路を遮断することによって第２のデータ出力経路を接続
すると、スキャンラッチがダブルエッジトリガラッチと
して機能し、第２のデータ出力経路を遮断すると、スキ
ャンラッチが正のエッジトリガラッチとして機能する第
１のスイッチと、を備えている。

【００１７】

【発明の実施の形態】本発明の実施の形態では、スキャ
ンテストに十分に適用可能であり、IEEE Standard 114
9.1-1990 による境界スキャンテストにも両立して適用
可能なスキャンセルを提供している。本発明をより理解
するため、そして、本発明をどのように実施するかを示
すため、添付した図５〜１２を参照して実施の形態を説
明する。

【００１８】まず最初に、図５を参照し、図４のスキャ
ンセルの代わりに使用可能な本発明の一態様によるスキ
ャンセルについて説明する。図１〜４と同一のものに
は、同じ参照符号を付す。図５のスキャンセルにおい
て、マルチプレクサ１２ａの出力２４ａは、ハーフラッ
チ２６ａに入力を供給するだけではなく、付加ハーフラ
ッチ４０ａにも入力を供給する。ハーフラッチ４０ａ
は、ライン８上の信号ＣＬＯＣＫによってクロックさ
れ、ライン２４ａ上の信号を入力として受信するコント
ロールノード（ＣＮ）４４ａを含んで構成される。コン
トロールノード（ＣＮ）４４ａの出力は、ハーフラッチ
４０ａのストレージノード（ＳＮ）４６ａに接続され
る。各ハーフラッチ２６ａ，４０ａのコントロールノー
ド（ＣＮ）３０ａと４４ａとは、ライン８上のクロック
信号ＣＬＯＣＫと反転クロック信号ＮＯＴＣＬＯＣＫに
よって制御されて、一方が透明であるとき、もう一方が
データを保持することが明らかである。

【００１９】図４のハーフラッチ２８ａは、コントロー
ルノード（ＣＮ）４８ａ，５０ａ，６０ａと、ストレー
ジノード（ＳＮ）６２ａと、を含んで構成されるハーフ
ラッチ４２ａに置き換えられる。コントロールノード
（ＣＮ）４８ａは、ライン７２ａを経由したハーフラッ
チ２６ａのストレージノード（ＳＮ）３２ａの出力から
その入力を受信し、出力をライン７６ａ上に生成する。
コントロールノード（ＣＮ）５０ａは、ライン７４ａを
経由して、ハーフラッチ４０ａのストレージノード（Ｓ
Ｎ）４６ａの出力からその入力を受信し、その出力をラ
イン８２ａ上に生成する。コントロールノード（ＣＮ）
６０ａは８２ａ上の信号をその入力として受信し、信号
ライン８０ａ上にその出力を生成する。ストレージノー
ド（ＳＮ）６２ａは信号ライン７６ａと８０ａとに接続
された信号ライン７８ａ上でその入力を受信し、ストレ
ージノード（ＳＮ）６２ａの出力は、ライン２２ａ上の
スキャンセル１０ａの出力信号ＣＥＬＬＯＵＴを形成す
る。コントロールノード（ＣＮ）４８ａは、ライン８上
のクロック信号ＣＬＯＣＫによって制御され、コントロ
ールノード（ＣＮ）５０ａは、ライン８上のクロック信
号ＣＬＯＣＫを反転したＮＯＴＣＬＯＣＫによって制御
される。それゆえ、コントロールノード４８ａは、コン
トロールノード３０ａと共働して、正のエッジトリガラ
ッチの機能を実行し、コントロールノード５０ａは、コ
ントロールノード４４ａと共働して、負のエッジトリガ
ラッチの機能を実行することがわかる。最後に、コント
ロールノード（ＣＮ）６０ａは、ライン７０上の負のエ
ッジトリガイネーブル制御信号により制御される。

【００２０】ここで、図５のスキャンセルは、３つの異
なる動作モードで機能するように制御できる。これらの
３つの動作モードとは、組合せ論理回路の通常機能動作
に関する２つのモードと、スキャンテストに関する１つ
のモードと、である。第１の動作モードは、図１のラッ
チ４ａが通常の機能動作中、正のエッジトリガラッチと
して動作する場合に関する。スキャンテストの選択を容
易にするために、図５のスキャンセル１０ａを図１のラ
ッチ４ａの代わりに使うと、ライン７０上の負のエッジ
トリガイネーブル制御信号ＮＥＴＥは、コントロールノ
ード（ＣＮ）６０ａがデータ保持状態に維持されるよう
にセットされる。このことは、コントロールノード（Ｃ
Ｎ）４４ａ，５０ａが、スキャンセル１０ａの動作に
は、何の影響を与えないこと、即ち、コントロールノー
ド（ＣＮ）６０ａが、入力８２ａをその出力８０ａから
遮断する効果的な開放回路であることを意味する。それ
故、この状態では、図のスキャンセル１０ａは、図２の
スキャンセル１０ａと全く同じように組合せ論理回路の
通常機能動作中の正のエッジトリガラッチとして動作す
ることがわかる。

【００２１】第２の動作モードは、図１のラッチ４ａが
通常の機能動作中、ダブルエッジトリガラッチとして動
作する場合に関する。スキャンテストの選択を容易にす
るために、図５のスキャンセルを図１のラッチ４ａの代
わりに用いると、ライン７０上の負のエッジトリガイネ
ーブル制御信号ＮＥＴＥがコントロールノード（ＣＮ）
６０ａがデータ転送状態を維持するようにセットされ
る。このことは、コントロールノード（ＣＮ）４４ａ，
５０ａがスキャンセル１０ａの動作に影響を与えるこ
と、即ち、コントロールノード（ＣＮ）６０ａが、ライ
ン８２ａ上の入力をライン８０ａ上の出力に接続する効
果的な短絡回路であることを意味する。それ故、この状
態では、図のスキャンセル１０ａは、組合せ論理回路回
路の通常の機能動作中のダブルエッジトリガラッチとし
て動作することがわかる。コントロールノード（ＣＮ）
４８ａとハーフラッチ４２ａのストレージノード（Ｓ
Ｎ）６２ａとを組合せたハーフラッチ２６ａは、正のト
リガエッジラッチとして動作し、コントロールノード
（ＣＮ）５０ａとストレージノード（ＳＮ）６２ａとを
組み合わせたハーフラッチ４０ａは、負のエッジトリガ
ラッチとして動作する（コントロールノード６０ａは、
実質的に短絡回路を構成する）。正のエッジトリガラッ
チと負のエッジトリガラッチとは並列してダブルエッジ
トリガラッチを構成する。

【００２２】第３の動作モードは、図５のスキャンセル
をスキャンテストの実行に用いる場合に関する。この場
合、図１のラッチ４ａは、通常の機能動作中、正のエッ
ジトリガラッチかダブルエッジトリガラッチかのいずれ
であるかにかかわらず、ライン７０上の負のエッジトリ
ガイネーブル制御信号ＮＥＴＥは負のエッジトリガを禁
止するようにセットされて、コントロールノード（Ｃ
Ｎ）６０ａがライン８２ａ上の入力をライン８０ａ上の
出力から遮断する効果的な開放回路となり、ハーフラッ
チ２６ａと４２ａのみが動作して、上記のような正のエ
ッジトリガラッチが構成されるようにする。

【００２３】それ故、本発明によれば、通常の機能動作
中に要求されるような正のトリガラッチ又はダブルエッ
ジトリガラッチのいずれかとして機能するように制御さ
れ、またスキャンテスト中は、正のエッジトリガラッチ
としてのみ機能するように制御される、融通性のあるス
キャンセルが提供される。図５の回路は、より融通性の
あるスキャンセルを提供しているにもかかわらず、十分
にはテストされない回路、ハーフラッチ４０ａとハーフ
ラッチ４２ａのコントロールノード（ＣＮ）５０ａ，６
０ａが加えられている。負のエッジトリガラッチを禁止
するコントロールノード６０ａを供給することによっ
て、正のエッジトリガラッチをテストすることができ
る。従って、負のエッジトリガラッチを構成する回路素
子のテストを容易にするには、正のエッジトリガラッチ
の回路素子を禁止状態にして負のエッジトリガラッチを
許可状態にするいくつかの方法を提供する必要がある。
図６のスキャンセル１０ａはこのような能力を提供す
る。図６において、図１〜５と同一のものには、同じ参
照符号を付しておく。

【００２４】図６において、付加コントロールノード
（ＣＮ）９０ａは、ハーフラッチ４２ａに加えられ、７
６ａ上のコントロールノード（ＣＮ）４８ａの出力をそ
の入力として受信し、ライン９２ａ上に出力を生成す
る。ライン９２ａは、ストレージノード（ＳＮ）６２ａ
への入力を形成するライン７８ａに接続されている。ラ
イン７６ａは、ライン７８ａにはもはや接続されない。
コントロールノード（ＣＮ）９０ａは、ライン９４ａ上
の負のエッジトリガテスト制御信号ＮＥＴＴの反転によ
って制御される。

【００２５】通常の機能動作中、負のエッジトリガテス
ト制御信号ＮＥＴＴは、コントロールノード（ＣＮ）９
０ａが常に信号ライン７６ａを信号ライン９２ａに接続
する、即ち、コントロールノード（ＣＮ）９０ａがライ
ン７６ａ上の入力をライン９２ａ上の出力に接続する短
絡回路として機能するように保持される。それ故、通常
の機能動作中、スキャンセル１０ａが、前述の図５に記
載された負のエッジトリガイネーブル信号ＮＥＴＥの制
御下で、正のエッジトリガラッチ又はダブルエッジトリ
ガラッチとして機能することがわかる。

【００２６】通常のスキャンテスト中、負のエッジトリ
ガテスト制御信号ＮＥＴＴは、コントロールノード（Ｃ
Ｎ）９０ａが信号ライン７６ａを信号ライン９２ａに接
続するように依然としてそのまま保持される。このよう
に、前述の図５に記載したように、負のエッジトリガイ
ネーブル制御信号ＮＥＴＥを制御して、コントロールノ
ード（ＣＮ）６０ａを禁止することによって、スキャン
テストを実行することができる。前記記載から、スキャ
ンテストは、ハーフラッチ２６ａとコントロールノード
４８ａ，９０ａとハーフラッチ４２ａのストレージノー
ド６２ａとを含んで構成される正のエッジトリガラッチ
をテストすることに使用可能であることが明らかであ
る。

【００２７】図６のスキャンセル１０ａは、また、ハー
フラッチ４０ａと、コントロールノード５０ａ，６０ａ
と、ハーフラッチ４２ａのストレージノード６２ａと、
を含んで構成される負のエッジトリガラッチをテストす
ることができる。負のエッジトリガラッチをテストする
ことが必要な場合には、負のエッジトリガイネーブル制
御信号ＮＥＴＥは、コントロールノード（ＣＮ）６０ａ
が信号ライン８２ａを信号ライン８０ａに接続するよう
にセットされ、負のエッジトリガテスト制御信号ＮＥＴ
Ｔは、コントロールノード（ＣＮ）９０ａが信号ライン
７６ａを信号ライン９２ａから遮断するようにセットさ
れる。ライン１４上に信号ＣＯＮＴＲＯＬがセットされ
てマルチプレクサ１２ａがライン２４ａ上の出力をライ
ン２０ａ上の入力信号ＳＣＡＮＩＮに接続する場合に
は、連続のテストデータは、ライン８上のクロック信号
ＣＬＯＣＫの制御下で、負のエッジトリガラッチを通る
ライン２２ａ上のＣＥＬＬＯＵＴ信号出力に入力される
ＳＣＡＮＩＮ信号を介してスキャンされる。出力ＣＥＬ
ＬＯＵＴ上にスキャン出力された連続のビットは、その
後、入力ＳＣＡＮＩＮ上にスキャン入力されたものと比
較されて、負のエッジトリガラッチがテストされる。

【００２８】負のエッジトリガは、また前述の図２を参
照して記載されたスキャンテストを実行することによっ
てテストすることは可能であるが、ただ一つ異なる点
は、マルチプレクサ１２ａの出力２４ａ上のスキャンテ
ストビット又は結果のビットが、ライン８上のクロック
信号ＣＬＯＣＫの負への反転においてスキャンセルの出
力ＣＥＬＬＯＵＴ２２ａに転送されるという点である。
このように、スキャンセル１０ａの負のエッジトリガラ
ッチをテストするスキャンテストが実行される。しかし
ながら、正のエッジ回路を使用する構造スキャンテスト
が実行される場合には、このような構造テストは不要で
あることが理解される。これにもかかわらず、負のエッ
ジ回路を用いて構造テストを実行し、負のエッジ回路に
ついて前述した簡単なスキャン入力とスキャン出力の比
較テストを用いて正のエッジ回路をテストするのは効果
的である。構造スキャンテストは正のエッジトリガラッ
チとして構成されたスキャンセル１０ａと同じように負
のエッジトリガラッチとして構成されたスキャンセル１
０ａとして動作する。このタイプの構造スキャンテスト
中の重要な特徴は、ラッチングを１クロックサイクルに
おいて２つのエッジの一方又は他方でのみ起こすことが
できるということであり、両方ではないということであ
る。

【００２９】その結果、図６のスキャンセル１０ａは、
通常の機能動作中に要求される正のエッジトリガラッチ
かダブルエッジトリガラッチかのいずれか一方として機
能するように制御できるが、スキャンテスト中は、さら
に正のエッジトリガラッチ又は負のエッジトリガラッチ
の一方としてのみ機能するように制御できる融通性のあ
るスキャンセルが供給される。

【００３０】このように、これまで述べてきたスキャン
テストは組合せ論理回路ブロック２ａ，２ｂの機能性を
テストする、即ち、組合せ論理回路ブロックの構成の機
能的な性能をテストする。このような構造テストは、個
々に存在する入力のセットのために、出力の論理的正確
さの決定に制限される。また、いわゆる性能テストの手
段によって、組合せ論理回路ブロックのタイミング状況
をテストすることが好ましい。性能テストは、テストさ
れる組合せ論理回路ブロックの性能（むしろ論理機能の
性能よりは）を可能にする。性能テストを実行するため
には、高感度ビットの１セットを備える組合せ論理回路
の入力を高感度にし、組合せ論理回路の出力の設定を許
可にする必要がある。その後、入力は、活性化ビットの
セットに変換される。出力が、高感度入力に応答してセ
ットされた値から活性化入力に応答してセットされた値
に変わるまでに要する時間は、組合せ論理回路の性能の
尺度となる。

【００３１】このような性能スキャンテストを構造スキ
ャンテストと同じように実行させるスキャンセルは、出
願人のイギリス特許出願号に記載されている。こ
のような新規のスキャンラッチの実施の形態は、図７に
図示されている。図７において、図１〜６と同一のもの
には、同じ参照符号を付しておく。図７のスキャンセル
１０ａは、２つの付加的なハーフラッチ１００ａと１０
２ａとともに、マルチプレクサ１２ａとハーフラッチ２
６ａとを含んで構成される。ハーフラッチ２６ａは、捕
捉ハーフラッチとして適用され、ハーフラッチ１００ａ
は、更新ハーフラッチとして適用され、ハーフラッチ１
０２ａは解放ハーフラッチとして適用される。

【００３２】マルチプレクサ１２ａは、前述のように、
スキャンラッチ２６ａと同じ入力信号、出力信号及び制
御信号を有する。マルチプレクサ１２ａとスキャンラッ
チ２６ａは、前述と同様の方法で相互接続される。更新
ハーフラッチ１００ａは、２つのコントロールノード
（ＣＮ）１０４ａ，１０６ａとストレージノード１０８
ａとを含んで構成される。コントロールノード（ＣＮ）
１０４ａの入力は、ライン１１６ａ上の更新ハーフラッ
チ１００ａへの入力であって、ライン７２ａ上のスキャ
ンハーフラッチ２６ａの出力に接続される。コントロー
ルノード（ＣＮ）１０４ａの出力はライン１２０ａ上の
コントロールノード（ＣＮ）１０６ａの入力に接続さ
れ、コントロールノード（ＣＮ）１０６ａの出力は、ス
トレージノード（ＳＮ）１０８ａの入力ライン１２２ａ
に接続される。ストレージノード（ＳＮ）１０８ａの出
力は、ライン１２８ａ上のスキャンセルの出力信号ＤＡ
ＴＡＯＵＴを形成する。解放ハーフラッチ１０２ａは、
２つのコントロールノード（ＣＮ）１１０ａ，１１２ａ
とストレージノード（ＳＮ）１１４ａとを含んで構成さ
れる。コントロールノード（ＣＮ）１１０ａの入力は、
ライン１１８ａ上の解放ハーフラッチ１０２ａへの入力
であり、ライン７２ａ上のスキャンハーフラッチ２６ａ
の出力に接続され、コントロールノード（ＣＮ）１１０
ａの出力はライン１２４ａ上のコントロールノード（Ｃ
Ｎ）１１２ａの入力に接続され、コントロールノード
（ＣＮ）１１２ａの出力はストレージノード（ＳＮ）１
１４ａの入力ライン１２６ａに接続される。ストレージ
ノード（ＳＮ）の出力は、ライン１３０ａ上のスキャン
セルの出力信号ＳＣＡＮＯＵＴを形成する。コントロー
ルノード１０４ａと１１０ａとはライン８上のクロック
信号ＣＬＯＣＫによって制御される。コントロールノー
ド１１２ａは、ライン１３２上の制御信号ＣＯＮＴＲＯ
Ｌ２によって制御され、コントロールノード１０６ａは
制御信号ＣＯＮＴＲＯＬ２の反転信号によって制御され
る。コントロールノード１０６ａ，１１２ａは、以下の
説明から明らかなように、本質的に各ハーフラッチ１０
０ａ，１０２ａのイネーブルゲートである。ライン１２
８ａ上のスキャンセル出力ＤＡＴＡＯＵＴは、組合せ論
理回路の次のブロックのＤＡＴＡＩＮ入力に接続され、
ライン１３０ａ上のスキャンセル出力ＳＣＡＮＯＵＴ
は、スキャンチェイン上の次のスキャンセルＳＣＡＮＩ
Ｎ入力に接続される。

【００３３】図７に示す性能テストを実行するスキャン
セルにおいて、捕捉ハーフラッチ、解放ハーフラッチと
更新ハーフラッチとは、すべて共通のクロック信号によ
って制御される。このような共通のクロック信号を用い
たとき、性能テスト又は構造テスト中に、コントロール
ノード（ＣＮ）１０６ａと１１２を、更新と解放ハーフ
ラッチを付加的に制御するように導くことが重要であ
る。

【００３４】スキャンセルの別の実施の形態では、３つ
のハーフラッチを用いてはいるが、２つのコントロール
ノード１０６ａと１１２ａとを必要としないことが記載
されている。このようなスキャンセルにおいて、２つの
コントロールノード１０６ａと１１２ａを取り除くこと
により、タイミングが個別に制御される３つの独立した
クロック信号により、３つのハーフラッチが制御される
ことが要求される。このようなスキャンセルについて
は、ここでは、詳細に説明しないが、本発明をどのよう
に応用するかについては、当業者には自明のことであ
る。

【００３５】単一のクロックだけを必要条件とすること
によって、電力消費、作業経費等が節減されるので、図
７に示したスキャンセル１０ａは、とりわけ性能テスト
を実行するのに適したものである。ここで、性能テスト
を実行するときの図７のスキャンセル１０ａの動作につ
いて述べる。

【００３６】通常の機能動作中、マルチプレクサ１２ａ
は、ライン２４ａ上の出力がライン１８ａ上のＤＡＴＡ
ＩＮ信号に接続されるように、ライン１４上の制御信号
ＣＯＮＴＯＲＯＬ１によって制御される。ライン１４上
の制御信号ＣＯＮＴＲＯＬ２は、コントロールノード１
０６ａがライン１２２ａ上の出力をライン１２０ａ上の
入力に接続し、コントロールノード１１２ａがライン１
２６ａ上の出力をライン１２４ａ上の入力から遮断する
ようにセットされる。このため、この状態では、スキャ
ンセル１０ａは、クロック信号ＣＬＯＣＫの制御下で正
のエッジトリガラッチとして動作し、ＤＡＴＡＩＮ入力
ライン１８ａ上のデータは、クロックＣＬＯＣＫの各ク
ロックサイクルの正のエッジ上でＤＡＴＡＯＵＴライン
１２８までクロックされる。

【００３７】ここで、実際の性能テストを実行する手順
を簡単に説明する。制御回路が性能テストの実行を指示
すると、ライン１４上の制御信号ＣＯＮＴＲＯＬ１が切
り換えられて、ライン２４ａ上のマルチプレクサの出力
がライン２０ａ上のマルチプレクサの入力ＳＣＡＮＩＮ
に接続される。制御信号ＣＯＮＴＲＯＬ２が、更新ハー
フラッチ１００ａが禁止され、解放ハーフラッチ１０２
ａが許可されるようにセットされる。その後、制御回路
は、高感度テストビットをＳＣＡＮＩＮ信号ライン２０
ａ上に連続的に出力し、高感度テストビットは、ライン
２０ａ上のＳＣＡＮＩＮ入力からライン１３０ａ上のＳ
ＣＡＮＯＵＴ出力に連続したスキャンセルを介して連続
的にクロックされる。スキャンセル１０ａに適用された
高感度テストビットがＳＣＡＮＩＮ信号ライン２０ａ上
に現れる状態になることがわかる。クロック信号ＣＬＯ
ＣＫの次の立ち下がりエッジで捕捉ハーフラッチ２６ａ
は透明になり、この高感度ビットはハーフラッチ２６ａ
の出力ライン７２ａに転送される。クロックサイクルＣ
ＬＯＣＫの次のエッジが立ち上がる前に、制御信号ＣＯ
ＮＴＲＯＬ２が切り換えられて、更新ハーフラッチ１０
０ａが許可され、解放ハーフラッチ１０２ａが禁止され
る。その後、捕捉ハーフラッチの出力ライン７２ａ上の
高感度テストビットは、クロック信号ＣＬＯＣＫの正の
エッジにおいて、更新ハーフラッチ１００ａの出力に転
送された後、スキャンセルのＤＡＴＡＯＵＴ出力１２８
ａに転送される。このようにして、すべての組合せ論理
回路ブロックへの入力は、各高感度ビットに更新され、
わずかに遅れて、ＤＡＴＡＩＮ入力信号ライン上に現れ
る組合せ論理回路ブロックの出力は、新しい値に変換さ
れる。

【００３８】制御信号ＣＯＮＴＲＯＬ２は、その後、元
の状態に復帰して、更新ハーフラッチ１００ａが再び禁
止され、その結果、高感度テストビットはＤＡＴＡＯＵ
Ｔ出力ライン１２８ａ上に保持される。制御回路は、そ
の後、高感度テストビットをスキャンしたのと同じ方法
で、スキャンチェインにおける連続的なスキャンセルを
通して連続的にクロックされる活性化テストビットをＳ
ＣＡＮＩＮ信号ライン２０ａ上に連続的に出力する。高
感度テストビットにより活性化テストビットがスキャン
セル１０ａに適用できる状態になったことが、ＳＣＡＮ
ＩＮ信号ライン２０ａ上に表される。前記ステップと同
じ手順により、スキャンセルはクロックされるとともに
制御されて、クロック信号ＣＬＯＣＫの正のエッジの
後、活性化テストビットがスキャンセルのＤＡＴＡＯＵ
Ｔ出力１２８ａに転送される。このようにして、すべて
の組合せ論理回路ブロックへの入力は、各活性化テスト
ビットに更新される。

【００３９】この更新をもたらすクロック信号ＣＬＯＣ
Ｋの正のエッジの後、通常のクロックサイクルで一般に
予測される速度よりは速い速度で、制御回路により負の
エッジがクロック信号ＣＬＯＣＫに強制される。このた
め、更新ハーフラッチ１００ａが禁止されるので、活性
化テストビットは出力ＤＡＴＡＯＵＴ上に保持される。
その後、制御信号ＣＯＮＴＲＯＬ１とＣＯＴＲＯＬ２と
が切り換えられて、マルチプレクサ１２ａがライン２４
ａ上のその出力をライン１８ａ上のＤＡＴＡＩＮ入力に
接続し、更新ハーフラッチはコントロールノード１０６
ａによって禁止され、解放ハーフラッチはコントロール
ノード１１２ａによって許可される。わずかに遅れて、
新しい結果はＤＡＴＡＩＮ信号ライン１８ａ上に現れ、
これは組合せ論理回路ブロックの入力に適用された活性
化テストビットの結果であり、また、捕捉ハーフラッチ
がデータの転送状態となるので、この結果はライン７２
ａ上の捕捉ハーフラッチの出力に転送される。クロック
信号ＣＬＯＣＫは、その後、制御回路の制御の下で、通
常、予測されるよりも速くｈｉｇｈに強制され、この正
のクロックエッジは、ハーフラッチ２６ａが禁止されて
いるので、ライン７２ａ上に保持される結果を引き起こ
す。このように、結果がスキャンセルによって”捕捉”
される。組合せ論理回路ブロックの入力に適用される活
性化入力と、活性化テストビットでライン１２８ａ上の
ＤＡＴＡＯＵＴ出力信号を更新する信号ＣＬＯＣＫの正
のクロックエッジの後、信号ＣＬＯＣＫの最初の正のク
ロックエッジのタイミングを制御することによって捕捉
された結果と、の間の時間は、制御回路の制御の下で調
整可能であることがわかる。

【００４０】図７のスキャンセル１０ａを構造テストの
みの実行に用い、性能テストの実行には用いないのであ
れば、制御回路によるクロック信号ＣＬＯＣＫの速い正
のクロックエッジの強制は必要とされない。結果として
の捕捉のタイミングは、構造テストには重要ではないの
で、クロック信号ＣＬＯＣＫの通常サイクルにおける次
の正のクロックエッジを待つことができる。また、構造
テストについては高感度テストビットをスキャンするこ
とは要求されず、活性化テストビットについてのみ要求
される。

【００４１】その後、各スキャンセルにおける捕捉結果
は、高感度ビットと活性化ビットとがスキャンインされ
るのと同様の方法で、クロック信号ＣＬＯＣＫの制御の
下で、スキャンアウトされることができる。捕捉結果が
制御回路によってスキャンアウトされる間、新しい高感
度テストビットのセットがスキャンインされる。スキャ
ンラッチのチェインに供給される高感度ビットパターン
は、高感度なパターンと活性化パターンとの間の組合せ
論理回路ブロックの入力の変化に関して、決定的なタイ
ミング経路を活性化するのが望ましい。性能テストのポ
イントは、組合せ論理回路ブロックの入力に活性化入力
ビットを配置することと、ＤＡＴＡＩＮ入力信号ライン
１８ａ上に結果が現れることとの間の時間を計測するこ
とであることが容易にわかる。性能テストの手順は、異
なるタイミング経路を実行する異なるパターンについて
繰り返し行われる。

【００４２】図７に示すスキャンセル１０ａは、通常機
能の動作中、正のエッジトリガラッチとしてのみ用いる
ことができ、従って、スキャンセル１０ａを、ラッチが
ダブルエッジトリガとして通常に機能する回路に用いる
ことはできないことが理解される。しかしながら、図７
のスキャンセルを図６を参照して前述の本発明により修
正して、通常機能の動作中にダブルエッジトリガラッチ
させることができる。図８において、図１〜７と同一の
ものには、同じ参照符号を付しておく。

【００４３】図８のスキャンセル１０ａは、マルチプレ
クサ１２ａとハーフラッチ２６ａと４０ａとを含んで構
成され、前記図５と図６とを参照する前記記載から理解
されるように、これらを組み合わせたものは、正のエッ
ジトリガラッチ、負のエッジトリガラッチ、またはダブ
ルエッジトリガラッチ部として機能できる融通性のある
捕捉ハーフラッチ１４０ａであると考えることができ
る。捕捉ハーフラッチ１４０ａのコントロールノード３
０ａの入力と捕捉ハーフラッチ１４０ａのコントロール
ノード４４ａの入力とは、ともにライン２４ａ上のマル
チプレクサの出力に接続される。更新ハーフラッチ１０
０ａは、付加的にコントロールノード（ＣＮ）１３８ａ
とコントロールノード（ＣＮ）１３６ａとを含む。コン
トロールノード１３８ａの入力は、ライン１３２ａ上で
ライン７４ａに接続される。コントロールノード１３８
ａの出力は、ライン１３４ａを経由してコントロールノ
ード１３６ａの入力に接続され、コントロールノード１
３６ａの出力は、ストレージノード１０８ａの入力ライ
ン１２２ａに接続される。コントロールノード１３８ａ
は、ライン８上のクロック信号ＣＬＯＣＫの反転信号に
よって制御され、そして、コントロールノード１３６ａ
は、ライン７０上の負のエッジトリガイネーブル制御信
号ＮＥＴＥによって制御される。

【００４４】それ故、通常の機能動作中、制御信号ＣＯ
ＮＴＲＯＬ２は、解放ハーフラッチ１０２ａがコントロ
ールノード１１２ａによって禁止され、更新ハーフラッ
チ１００ａがコントロールノード１０６ａによって許可
されるようにセットされることが明らかである。それ
故、捕捉ハーフラッチ１４０ａと更新ハーフラッチ１０
０ａとの組み合わせは、ライン７０ａ上の負のエッジト
リガイネーブル制御信号ＮＥＴＥがコントロールノード
１３６ａを禁止するか許可するかによって、正のエッジ
トリガラッチ又はダブルエッジトリガラッチのいずれか
として機能する。

【００４５】スキャンテストモード中、ライン７０上の
負のエッジトリガイネーブル信号ＮＥＴＥは保持され
て、コントロールノード１３６ａがハーフラッチ１４０
ａと１００ａとの組み合わせの負のエッジトリガを禁止
する。このため、構造テスト、性能テストは、図７を参
照して前述したように実行される。図８の回路は、より
融通性のきくスキャンセルを供給しているにもかかわら
ず、十分にはテストされてはいない回路素子が加えられ
ている。

【００４６】図９は、負のエッジトリガ特性を提供する
ように解放ハーフラッチ１０２ａに付加されたコントロ
ールノード１４２ａとコントロールノード１４４ａとを
備える図８のスキャンセルを示す。ライン１５９ａ上の
コントロールノード１４２ａの入力は、ライン７４ａに
接続される。コントロールノード１４２ａの出力は、信
号ライン１４６ａを経由してコントロールノード１４４
ａの入力に接続され、コントロールノード１４４ａの出
力は、ストレージノード１１４ａの入力ライン１２６ａ
に接続される。コントロールノード１４２ａは、ライン
８上のクロック信号ＣＬＯＣＫの反転信号によって制御
される。

【００４７】図９の回路には、さらに論理ＡＮＤゲート
１５６ａ，１５８ａと１４８ａとが付加されている。Ａ
ＮＤゲート１５６ａは、ライン１３２上の制御信号ＣＯ
ＮＴＲＯＬ２を第１の入力として受信し、ライン７０上
の負のエッジトリガイネーブル信号ＮＥＴＥを第２の入
力として受信し、ライン１５２ａ上のその出力は、コン
トロールノード１４４ａを制御する。ＡＮＤゲート１４
８ａは、ライン１３２上の制御信号ＣＯＮＴＲＯＬ２を
第１の入力、ライン７０上の負のエッジトリガイネーブ
ル制御信号ＮＥＴＥの反転信号を第２の入力として受信
し、ライン１５３ａ上のその出力はコントロールノード
１１２ｂを制御する。ＡＮＤゲート１５８ａは、ライン
７０上の負のエッジトリガイネーブル信号を第１の入力
として、ライン１６０ａ上のテストアクティブ制御信号
ＴＡの反転信号を第２の入力信号として受信し、ライン
１５５ａ上のその出力はコントロールノード１３６ａを
制御する。

【００４８】通常機能の動作中に、スキャンセルが機能
的なラッチとして動作することが要求される場合、ライ
ン１３２上の制御信号ＣＯＮＴＲＯＬ２はｌｏｗとなっ
て、ＡＮＤゲート１５６ａと１４８ａの出力が両方とも
ｌｏｗとなる。その結果、コントロールノード１１２ａ
と１４４ａとの両方は、各入力を各出力から遮断し、ハ
ーフラッチ１０２ａは完全に禁止される。テストアクテ
ィブ制御信号もまたｌｏｗとなって、コントロールノー
ド１３６ａが負のエッジトリガイネーブル制御信号ＮＥ
ＴＥによって直接制御されるようにする。その結果、ス
キャンセルは、負のエッジトリガイネーブル制御信号が
セットされるか否かによって、正のエッジトリガ機能の
ラッチか、ダブルエッジトリガ機能のラッチのいずれか
一方として動作する。

【００４９】図７を参照した前記記載から、テストモー
ド中に、更新動作が、正に進行するエッジ上でのみ起き
ることができることは明らかである。それ故、ライン１
６０ａ上のテストアクティブ制御信号ＴＡは、スキャン
テスト中、更新ハーフラッチ１００ａが常に正のエッジ
トリガラッチを形成することを保証するように提供され
る。しかしながら、スキャンテスト中、解放動作が正の
エッジ変化で起こるのか、負のエッジ変化で起こるのか
は重要ではない。それ故、解放ハーフラッチ１０２ａ
は、ライン７０上の負のエッジトリガイネーブル制御信
号ＮＥＴＥによって制御されて、解放動作を正のエッジ
トリガ又は負のエッジトリガで行えるようにする。この
ように、捕捉ハーフラッチ１４０ａと解放ラッチとの負
のエッジトリガ回路をテストすることができ、負のエッ
ジトリガ回路は、コントロールノード（ＣＮ）４４ａ，
１４２ａ、１４４ａとストレージノード（ＳＮ）４６
ａ、１１４ａとを含んで構成される。

【００５０】表１は、信号ＴＡ，ＣＯＴＲＯＬ２とＮＥ
ＴＥの制御下の図９の回路の動作を説明している。表１ TA CONTROL2 NETE ０００正のエッジトリガラッチの機能動作００１ダブルエッジトリガラッチの機能動作０１０イリーガル０１１イリーガル１００正のエッジテスト動作の更新１０１正のエッジテスト動作の更新１１０正のエッジテスト動作のスキャンアウト１１１負のエッジテスト動作のスキャンアウトしかしながら、コントロールノード１３６ａと１３８ａ
とを含む更新ハーフラッチ１００ａの負のエッジ回路テ
ストができないので、図９のスキャンセルは、まだ完全
にスキャンテスト可能ではない。図１０を参照すると、
十分にスキャンテスト可能な図９のスキャンセルの適用
例が示されている。図１０において、図９と同一のもの
には、同じ参照符号を付しておく図１０は、図９のスキ
ャンセルにＡＮＤゲート１６１ａとＯＲゲート１６２ａ
とを加えたものを示す。ＡＮＤゲート１６１ａは、ライ
ン１６０ａ上のテストアクティブ制御信号ＴＡを第１の
入力として、そして、ライン７０上の負のエッジトリガ
イネーブル信号ＮＥＴＥを第２の入力として受信する。
ＯＲゲート１６３ａは、ライン１３２上の制御信号ＣＯ
ＮＴＲＯＬ２を第１の入力として、そして、ＡＮＤゲー
ト１６１ａの出力を第２の入力として受信する。ここ
で、ＮＡＮＤゲート１５８ａの第２の入力はライン１３
２上の制御信号ＣＯＮＴＲＯＬ２の反転信号に接続され
る。

【００５１】通常の機能動作中に、スキャンセルに機能
的なラッチとして動作することが要求される場合、ライ
ン１３２ａ上の制御信号ＣＯＮＴＲＯＬ２がｌｏｗとな
って、ＡＮＤゲート１５６ａと１４８ａとの両出力がｌ
ｏｗとなるようにする。その結果、コントロールノード
１１２ａと１４４ａの両方は、それぞれの入力を出力か
ら遮断し、ハーフラッチ１０２ａは完全に禁止される。
また、ライン１６０ａ上のテストアクティブ制御信号Ｔ
Ａはｌｏｗとなり、ＡＮＤゲート１６１ａの出力がｌｏ
ｗとなるようにする。このため、ライン１６５ａ上のＯ
Ｒゲート１６３ａの出力はｌｏｗとなり、コントロール
ノード１０６ａは、その入力を出力に接続する。ライン
１５５ａ上のＡＮＤゲート１５８ａの出力は、その後、
ライン７０上の負のエッジトリガイネーブル信号ＮＥＴ
Ｅに追従して、信号ＮＥＴＥがｌｏｗのとき、コントロ
ールノード１３６ａはその入力を出力から遮断し、信号
ＮＥＴＥがｈｉｇｈのとき、入力を出力に接続するよう
にする。その結果、通常の機能動作中、図１０のスキャ
ンセルは、ライン７０上の負のエッジトリガイネーブル
信号ＮＥＴＥに応じて、正のエッジトリガラッチ又はダ
ブルエッジトリガラッチとして機能する。

【００５２】しかしながら、図１０の回路では、更新ハ
ーフラッチ１００ａの負のエッジトリガ回路のテストを
保証するために、テスト中に更新動作は、正又は負とな
るエッジを発生するように制御される。信号ＣＯＮＴＲ
ＯＬ２がｌｏｗのとき、解放ハーフラッチ１０２ａは禁
止される。ライン１６０ａ上のテストアクティブ信号Ｔ
Ａは、テスト中、ｈｉｇｈになり、このため、ライン７
０上の負のエッジトリガイネーブル信号ＮＥＴＥがｌｏ
ｗのとき、コントロールノード１０６ａは許可され、コ
ントロールノード１３６ａは禁止される。その結果、こ
れらの条件の下、ライン７０上の負のエッジトリガイネ
ーブル信号ＮＥＴＥがｈｉｇｈのとき、コントロールノ
ード１０６ａは禁止され、コントロールノード１３６ａ
は許可される。このように、テストノード中、更新動作
は、正と負の両方のエッジで実行されることができ、図
１０のスキャンセルは、そのため、十分にスキャンテス
ト可能なものとなる。

【００５３】それ故、図１０の回路が正と負の両方のク
ロックエッジにおいて、構造スキャンテストを実行する
手段を供給することがわかる。このようにして、スキャ
ンセルを十分にテストすることができる。例えば、正の
エッジトリガ実行スキャンテストは、スキャンセルの正
のエッジトリガ論理をテストするために実行でき（テス
トでは、組合せ論理回路と同じように）、その後、負の
エッジ回路を用いた簡単な構造テストが、このような回
路をテストするために実行できる。しかしながら、当業
者にとっては、以上の記載を参照することにより、図１
０のスキャンセル１０ａを十分にテストするために実行
することができる他のテストの組合せ論理回路があるこ
とは、明らかである。

【００５４】表２は、信号ＴＡ，ＣＯＮＴＲＯＬ２、そ
してＮＥＴＥの制御下の図１０の回路の動作を説明す
る。表２ TA CONTROL2 NETE ０００正のエッジトリガラッチの機能動作００１ダブルエッジトリガラッチの機能動作０１０イリーガル０１１イリーガル１００正のエッジテスト動作の更新１０１負のエッジテスト動作の更新１１０正のエッジテスト動作のスキャンアウト１１１負のエッジテスト動作のスキャンアウト図１１は、公知の回路構成を用いて図１０のスキャンセ
ル１０ａを実現する１つの特定の方法による例を示す。
図１１において、図１〜１０と同一のものには、同じ参
照符号を付しておく。

【００５５】マルチプレクサ１２ａは、２つのＡＮＤゲ
ート１７０，１７２とＮＯＲゲート１７４と、を含んで
構成され、ＡＮＤゲート１７０はその入力の一方を反転
させる。コントロールノード３０ａは、２つの相補形ト
ランジスタ１７６と１７８とを含み、コントロールノー
ド４４ａは、２つの相補形トランジスタ１８０と１８２
とを含み、コントロールノード３２ａは、強いインバー
タ１９０と弱いインバータ１８８とを含み、ストレージ
ノード４６ａは、強いインバータ１８６と弱いインバー
タ１８４とを含んでいる。コントロールノード１０４ａ
は、２つの相補形トランジスタ１９２と１９４とを含
み、コントロールノード１３８ａは２つの相補形トラン
ジスタ２０２と２０４とを含み、コントロールノード１
０６ａは、２つの相補形トランジスタ１９８と２００と
インバータ１９６とを含み、コントロールノード１３６
ａは、２つの相補形トランジスタ２０８と２１０と、イ
ンバータ２０６と、を含み、ストレージノード１０８ａ
は、２つの強いインバータ２１４と２１６と、弱いイン
バータ２１２と、を含んでいる。コントロールノード１
１０ａは、２つの相補形トランジスタ２１８と２２０と
を含み、コントロールノード１４２ａは、２つの相補形
トランジスタ２２６と２２８とを含み、コントロールノ
ード１１２ａは、２つの相補形トランジスタ２２２と２
２４と、インバータ２４２と、を含み、コントロールノ
ード１４４ａは、２つの相補形トランジスタ２３０と２
３２とインバータ２３４と、を含み、そして、ストレー
ジノード１１４ａは、２つの強いインバータ２３６と２
４０と弱いインバータ２３８とを含んでいる。クロック
信号ＣＬＯＣＫは、また、反転クロック信号ＮＯＴＣＬ
ＯＣＫを生成するインバータ２４２への入力である。当
業者にとっては、図９の記載を参照して、図１０の回路
がどのように動作するかは明らかであるため、本動作に
ついては説明を省略する。

【００５６】実際、機能的なメモリ回路におけるラッチ
は、１つ以上のタイプであり、即ち、いくつかのラッチ
は、他がダブルエッジトリガされている間、正のエッジ
トリガされる。この場合の時には、スキャンテスト動作
中に形成されたスキャンチェインは、正のエッジトリガ
ラッチとダブルエッジトリガラッチとの混合である。こ
のような異なるタイプのスキャンラッチを混合すること
は受け入れられるが、予め、一定の注意が必要である。
ダブルエッジトリガラッチが、テストの目的のために負
のエッジトリガラッチとして形成され、このようなラッ
チがスキャンチェインの正のエッジトリガスキャンラッ
チの直後につづく場合、正のトリガスキャンラッチに転
送されるスキャンデータは、正のエッジトリガラッチの
スキャン出力から負のエッジトリガラッチまでを得るた
めに、クロックサイクルの半分を有する。データの損失
を引き起こさないためには、このような時間で十分であ
る。しかしながら、正のエッジトリガスキャンラッチが
負のエッジトリガスキャンラッチにつづく場合、その２
つの間に遅延を挿入して、’ｓｈｏｏｔ−ｔｈｒｏｕｇ
ｈ’を防止する必要がある。正と負のエッジトリガスキ
ャンラッチの混合と、問題点と、この問題点に対応する
解決は、従来技術によって公知である。

【００５７】図１２は、この問題を克服する方法の例を
示す。順次、正のエッジトリガラッチ１０ｃに接続され
た負のエッジトリガラッチ１０ｂに接続された正のエッ
ジトリガラッチ１０ａを含むスキャンチェインは、負の
エッジトリガラッチ１０ｂと正のエッジトリガラッチ１
０ｃとの間に、ハーフラッチ２５０を含む遅延素子を挿
入することによって、データが損失しないように保護さ
れる。ラッチ１０ａ，１０ｂ，１０ｃとハーフラッチ２
５０は、すべてクロック信号ＣＬＯＣＫによってクロッ
クされる。

【図面の簡単な説明】

【図１】機能論理回路構成部のブロック図

【図２】スキャンテストを行うためのスキャンセルを含
むように適用された図１の機能論理構成のブロック図

【図３】ハーフラッチを使用した同期スキャンラッチの
実施の形態を示す図

【図４】ハーフラッチを用いて実現された図２のスキャ
ンセルを示す図

【図５】本発明の実施の形態によるスキャンセルの回路
図

【図６】本発明の他の実施の形態によるスキャンセルの
回路図

【図７】スキャンテストを効果的に実行するのに適切な
公知のスキャンセルの回路図

【図８】本発明の実施の形態に応じて適用される図７の
公知のスキャンセルの回路図

【図９】本発明のさらに別の実施の形態に応じて適用さ
れる図７の公知のスキャンセルの回路図

【図１０】本発明の、さらに別の実施の形態に応じて適
用される図７の公知のスキャンセルの回路図

【図１１】図１０の回路に使用されるスキャンセルの回
路例を示す図

【図１２】本発明の別の実施の形態によるスキャンセル
の相互連結状態を示すブロック図

【符号の説明】

２ａ，２ｂ組合せ論理回路１０ａ，１０ｂ，１０ｃスキャンセル１１制御回路

Claims

【特許請求の範囲】

【請求項１】データ入力端子とデータ出力端子と、入力信号を前記データ入力端子から受信し、データ出力
端子に接続された第１のデータ出力経路を有し、クロッ
ク信号の正のエッジでトリガされて入力信号をデータ出
力端子に転送する第１のラッチと、入力信号を前記データ入力端子から受信し、データ出力
端子に接続された第２のデータ出力経路を有し、クロッ
ク信号の負のエッジでトリガされて入力信号をデータ出
力端子に転送する第２のラッチと、第２のデータ出力経路に接続され、負のエッジトリガデ
ィセーブル制御信号（ＮＥＴＥ）に応答して選択的に前
記経路を遮断することによって、スキャンラッチが第２
のデータ出力経路を接続すると、ダブルエッジトリガラ
ッチとして機能し、第２のデータ出力経路を遮断する
と、スキャンラッチが正のエッジトリガラッチとして機
能する第１のスイッチと、を含んで構成されたことを特
徴とするスキャンセル。
【請求項２】各ラッチが、第１と第２のハーフラッチの
制御端子に供給された制御信号に応じて、データ転送状
態とデータ保持状態のいずれかで選択的に動作可能な第
１のハーフラッチと第２のハーフラッチとを含んで構成
されたことを特徴とする請求項１に記載のスキャンセ
ル。
【請求項３】第１のデータ出力経路に接続され、負のエ
ッジトリガテスト制御信号（ＮＥＴＴ）に応じて選択的
に前記経路を遮断することによって、第１のデータ出力
経路が遮断され、第２のデータ出力経路が接続される
と、スキャンセルが負のエッジトリガラッチとして機能
する第２のスイッチを更に含んで構成されたことを特徴
とする請求項１又は請求項２に記載のスキャンセル。
【請求項４】第１のラッチと第２のラッチとの第１のハ
ーフラッチの制御端子に供給される制御信号が第１のク
ロック信号から得られて、一方のハーフラッチがデータ
転送状態であるとき、他方のハーフラッチが保持状態と
なり、第１のラッチと第２のラッチとの第２のハーフラッチの
制御端子に供給される制御信号が第２のクロック信号か
ら得られて、一方のハーフラッチがデータ転送状態のと
き、他方のハーフラッチがデータ保持状態となるように
構成されたことを特徴とする請求項２に記載のスキャン
セル。
【請求項５】スキャン出力端子と、第１のスキャンハー
フラッチの制御端子に供給された制御信号に応じて、デ
ータ転送状態とデータ保持状態のいずれかに選択的に動
作可能な第１のスキャンハーフラッチと、を更に含んで
構成され、前記第１のスキャンハーフラッチは、第１
のラッチの第１のハーフラッチの出力とスキャン出力端
子との間に延伸する第１のスキャン経路内にあって、前
記第１のラッチの前記第１のハーフラッチで正のエッジ
トリガラッチを形成するように構成されたことを特徴と
する請求項２又は請求項４に記載のスキャンセル。
【請求項６】第１のスキャンハーフラッチの制御端子に
供給される制御信号が第３のクロック信号から得られる
ように構成されたことを特徴とする請求項５に記載のス
キャンセル。
【請求項７】第２のスキャンハーフラッチの制御端子に
供給された制御信号に応じてデータ転送状態とデータ保
持状態のいずれかで選択的に動作可能な第２のスキャン
ハーフラッチであって、第２ラッチの第１のハーフラッ
チの出力とスキャン出力端子との間に延伸する第２のス
キャン経路にあって、前記第２のラッチの前記第１のハ
ーフラッチで負のエッジトリガラッチを形成する第２の
スキャンハーフラッチと、第１のスキャン経路内に接続され、負のエッジトリガデ
ィセーブル信号（ＮＥＴＥ）に応じて、前記第１のスキ
ャン経路を選択的に遮断する第２のスイッチと、第２のスキャン経路内に接続され、負のエッジトリガデ
ィセーブル信号（ＮＥＴＥ）に応じて、第２のスキャン
経路を選択的に遮断する第３のスイッチと、を更に含ん
で構成され、一方のスキャン経路が接続されたとき、他方が遮断され
て、第１のスキャン経路が遮断されて第２のスキャン経
路が接続されると、第２のラッチの第１のハーフラッチ
と第２のスキャンハーフラッチとが負のエッジトリガラ
ッチとして機能するように構成されたことを特徴とする
請求項５又は請求項６に記載のスキャンセル。
【請求項８】第２のスキャンハーフラッチの制御端子に
供給される制御信号が、第３のクロック信号から得られ
て、一方のスキャンハーフラッチがデータ転送状態であ
るとき、他方がデータ保持状態となるように構成された
ことを特徴とする請求項７に記載のスキャンセル。
【請求項９】第１のクロック信号と第２のクロック信号
とが同じ供給源から得られるように構成されたことを特
徴とする請求項４に記載のスキャンセル。
【請求項１０】スキャン出力端子と、第１のスキャンハ
ーフラッチの制御端子に供給された制御信号に応じてデ
ータ転送状態とデータ保持状態のいずれかで選択的に動
作可能な第１のスキャンハーフラッチと、を更に含んで
構成され、前記第１のスキャンハーフラッチは、第１のラッチの第
１のハーフラッチの出力とスキャン出力端子との間に延
伸する第１のスキャン経路にあって前記第１ハーフラッ
チで正のエッジトリガラッチを形成し、第１のデータ出力経路に接続され、選択スキャン出力制
御信号（ＣＯＮＴＲＯＬ２）に応答して選択的に前記第
１のデータ出力経路を遮断する第２のスイッチと、をさ
らに含んで構成されたことを特徴とする請求項４又は請
求項９に記載のスキャンセル。
【請求項１１】第１のスキャンハーフラッチの制御端子
に供給される制御信号が、前記第１のクロック信号と第
２のクロック信号との供給源から得られるように構成さ
れ、第１のスキャン経路に接続され、選択スキャン出力
制御信号（ＣＯＮＴＲＯＬ２）に応じて選択的に前記第
１のスキャン経路を遮断することによって、第１のデー
タ出力経路と第１のスキャン経路のうち、一方を接続し
たとき、他方を遮断する第３のスイッチを更に含んで構
成されたことを特徴とする請求項１０に記載のスキャン
セル。
【請求項１２】第２のスキャンハーフラッチの制御端子
に供給された制御信号に応じてデータ転送状態とデータ
保持状態とのいずれかで選択的に動作可能な第２のスキ
ャンハーフラッチであって、第２のラッチの第１のハー
フラッチの出力とスキャン出力端子との間に延伸する第
２のスキャン経路にあって、前記第２のラッチの第１の
ハーフラッチで負のエッジトリガラッチを形成する第２
のスキャンハーフラッチと、第２のスキャン経路に接続され、選択スキャン出力制御
信号（ＣＯＮＴＲＯＬ２）と負のエッジトリガイネーブ
ル制御信号（ＮＥＴＥ）との論理的な組み合わせに応じ
て第２のスキャン経路を選択的に遮断する第４のスイッ
チと、を更に含んで構成され、第３のスイッチは、負のエッジトリガイネーブル制御信
号（ＮＥＴＥ）と組み合わされた選択スキャン出力制御
信号（ＣＯＮＴＲＯＬ２）に応じて選択的に前記第１の
スキャン経路を遮断することによって第１のデータ出力
経路、第１のスキャン経路、第２のスキャン経路のう
ち、いずれか１つが接続されると、他の２つが遮断され
るように構成されたことを特徴とする請求項１０又は請
求項１１に記載のスキャンセル。
【請求項１３】第２のスキャンハーフラッチの制御端子
に供給される制御信号が、前記第１のクロック信号と第
２のクロック信号との供給源から得られて、一方のスキ
ャンハーフラッチがデータ転送状態のとき、他方がデー
タ保持状態であり、一方のスキャンハーフラッチは、第
１のラッチの第１のハーフラッチと同時にデータ転送状
態になるように構成されたことを特徴とする請求項１２
に記載のスキャンセル。
【請求項１４】第１のスイッチは、テストアクティブ制
御信号（ＴＡ）と論理的に組み合わせた負のテストディ
セーブル制御信号（ＮＥＴＥ）に応じて、前記第２のデ
ータ出力経路を遮断するように構成されたことを特徴と
する請求項１〜１３のいずれか１つに記載のスキャンセ
ル。
【請求項１５】前記ハーフラッチのうちの少なくとも１
つは、データ保持状態において、記憶静電容量を増加す
るストレージノードを含むことを特徴とする請求項３〜
１４のいずれか１つに記載のスキャンセル。