JPH08304511A - スキャンテスト回路、スキャンラッチ及びスキャンラッチのテスト方法 - Google Patents
スキャンテスト回路、スキャンラッチ及びスキャンラッチのテスト方法Info
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- JPH08304511A JPH08304511A JP7283678A JP28367895A JPH08304511A JP H08304511 A JPH08304511 A JP H08304511A JP 7283678 A JP7283678 A JP 7283678A JP 28367895 A JP28367895 A JP 28367895A JP H08304511 A JPH08304511 A JP H08304511A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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Abstract
(57)【要約】
【課題】スキャンテスト回路や並列に接続された記憶素
子を含むスキャンラッチを構成し、またスキャンラッチ
をテストする効率的な方法を提供する。 【解決手段】スキャンラッチは、入力ノードと中間ノー
ドとの間に並列に接続され、制御端子と、捕捉選択端子
と、解放選択端子とを有する複数の捕捉ハーフラッチ
と、前記中間ノードとスキャン出力ノードとの間に接続
される解放ハーフラッチとを含んで構成される。また、
スキャンテスト回路は、前記スキャンラッチと、動作の
通常機能モードにおいて、前記捕捉ハーフラッチを選択
的に制御する、前記解放選択信号及び前記捕捉選択信号
を生成する制御回路と、テストモードにおいて、前記捕
捉ハーフラッチを選択的に動作可能にする、前記解放選
択信号及び前記捕捉選択信号を生成するテストコントロ
ーラとを含んで構成され、これにより、各捕捉ハーフラ
ッチを連続してテストできる。
子を含むスキャンラッチを構成し、またスキャンラッチ
をテストする効率的な方法を提供する。 【解決手段】スキャンラッチは、入力ノードと中間ノー
ドとの間に並列に接続され、制御端子と、捕捉選択端子
と、解放選択端子とを有する複数の捕捉ハーフラッチ
と、前記中間ノードとスキャン出力ノードとの間に接続
される解放ハーフラッチとを含んで構成される。また、
スキャンテスト回路は、前記スキャンラッチと、動作の
通常機能モードにおいて、前記捕捉ハーフラッチを選択
的に制御する、前記解放選択信号及び前記捕捉選択信号
を生成する制御回路と、テストモードにおいて、前記捕
捉ハーフラッチを選択的に動作可能にする、前記解放選
択信号及び前記捕捉選択信号を生成するテストコントロ
ーラとを含んで構成され、これにより、各捕捉ハーフラ
ッチを連続してテストできる。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンテスト回
路、スキャンラッチ及びスキャンラッチのテスト方法に
関する。
路、スキャンラッチ及びスキャンラッチのテスト方法に
関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】スキャ
ンテストは論理回路の機能の検査をするための十分に確
立された技術であり、境界スキャンテストもまた集積回
路間の相互接続の検査をするための十分に確立された技
術である。従来のスキャンテスト技術を、本発明の背景
として以下に簡単に説明する（特願平７−２２０７８７
号等参照）。
ンテストは論理回路の機能の検査をするための十分に確
立された技術であり、境界スキャンテストもまた集積回
路間の相互接続の検査をするための十分に確立された技
術である。従来のスキャンテスト技術を、本発明の背景
として以下に簡単に説明する（特願平７−２２０７８７
号等参照）。
【０００３】図４は、機能論理回路の一部の構成を概略
的に示す。機能論理回路は、クロックされるメモリ素
子、あるいはラッチ４ａ，４ｂ，４ｃに接続された組合
せ論理回路２ａ，２ｂのブロックからなるとみなされ
る。組合せ論理回路ブロックは、単なる組合せ論理回
路、即ち、出力が、クロック回路を持たない現存する一
組の入力にのみ依存することを意味する。ラッチ４ａ
は、組合せ論理回路ブロック２ａからのライン７ａ上の
出力をそのデータ入力として受信し、ライン６ａ上にそ
の出力を生成する。ラッチ４ｂは、組合せ論理回路ブロ
ック２ａからのライン７ｂ上の出力をそのデータ入力と
して受信し、ライン６ｂ上にその出力を生成する。ラッ
チ４ｃは、組合せ論理回路ブロック２ｂからのライン７
ｃ上の出力をそのデータ入力として受信し、ライン６ｃ
上にその出力を生成する。組合せ論理回路ブロック２ａ
は、複数のデータ入力５ａ〜５ｅを受信する。データ入
力５ａは、出力ライン６ａから入力され、データ入力５
ｅは出力ライン６ｂから入力される。組合せ論理回路ブ
ロック２ｂは、複数のデータ入力５ｅ，５ｆ，５ｇ，５
ｈを受信する。図４の構成は図示された例によってのみ
与えられ、実際には、組合せ論理回路ブロック２ａ，２
ｂは数多くの入力を有していることが理解される。ま
た、図４の例では、実際には、付加的な組合せ論理回路
とラッチとが存在することも理解される。ラッチ４ａ，
４ｂ，４ｃは共通のクロック信号ライン８により、各ラ
ッチに接続された共通クロック信号ＣＬＯＣＫによりク
ロックされる。
的に示す。機能論理回路は、クロックされるメモリ素
子、あるいはラッチ４ａ，４ｂ，４ｃに接続された組合
せ論理回路２ａ，２ｂのブロックからなるとみなされ
る。組合せ論理回路ブロックは、単なる組合せ論理回
路、即ち、出力が、クロック回路を持たない現存する一
組の入力にのみ依存することを意味する。ラッチ４ａ
は、組合せ論理回路ブロック２ａからのライン７ａ上の
出力をそのデータ入力として受信し、ライン６ａ上にそ
の出力を生成する。ラッチ４ｂは、組合せ論理回路ブロ
ック２ａからのライン７ｂ上の出力をそのデータ入力と
して受信し、ライン６ｂ上にその出力を生成する。ラッ
チ４ｃは、組合せ論理回路ブロック２ｂからのライン７
ｃ上の出力をそのデータ入力として受信し、ライン６ｃ
上にその出力を生成する。組合せ論理回路ブロック２ａ
は、複数のデータ入力５ａ〜５ｅを受信する。データ入
力５ａは、出力ライン６ａから入力され、データ入力５
ｅは出力ライン６ｂから入力される。組合せ論理回路ブ
ロック２ｂは、複数のデータ入力５ｅ，５ｆ，５ｇ，５
ｈを受信する。図４の構成は図示された例によってのみ
与えられ、実際には、組合せ論理回路ブロック２ａ，２
ｂは数多くの入力を有していることが理解される。ま
た、図４の例では、実際には、付加的な組合せ論理回路
とラッチとが存在することも理解される。ラッチ４ａ，
４ｂ，４ｃは共通のクロック信号ライン８により、各ラ
ッチに接続された共通クロック信号ＣＬＯＣＫによりク
ロックされる。
【０００４】ここで、図５を参照すると、図４のラッチ
４ａの具体例が示されている。ラッチ４ａは、２つのハ
ーフラッチ、あるいは透過なラッチである８ａと１０ａ
とからなる。各ハーフラッチは、各コントロールノード
（ＣＮ）１２ａ，１６ａと各ストレージノード（ＳＮ）
１４ａ，１８ａとからなる。ライン８上のクロック信号
ＣＬＯＣＫが、ハーフラッチ１０ａのコントロールノー
ド１６ａをクロックするのに対して、クロック信号ＣＬ
ＯＣＫを反転した信号ＮＯＴＣＬＯＣＫはコントロール
ノード１２ａをクロックする。良く知られた技術ではあ
るが、クロック信号ＣＬＯＣＫとＮＯＴＣＬＯＣＫと
は、オーバーラップしないクロック信号であってもよ
く、あるいは、コントロールノード１２ａと１６ａ内の
選択的な回路が、２つのクロックのオーバーラップの可
能性を考慮して構成されてもよいことが理解される。同
様に、図４のラッチ４ｂと４ｃとは２つのハーフラッチ
を含んで構成される。
４ａの具体例が示されている。ラッチ４ａは、２つのハ
ーフラッチ、あるいは透過なラッチである８ａと１０ａ
とからなる。各ハーフラッチは、各コントロールノード
（ＣＮ）１２ａ，１６ａと各ストレージノード（ＳＮ）
１４ａ，１８ａとからなる。ライン８上のクロック信号
ＣＬＯＣＫが、ハーフラッチ１０ａのコントロールノー
ド１６ａをクロックするのに対して、クロック信号ＣＬ
ＯＣＫを反転した信号ＮＯＴＣＬＯＣＫはコントロール
ノード１２ａをクロックする。良く知られた技術ではあ
るが、クロック信号ＣＬＯＣＫとＮＯＴＣＬＯＣＫと
は、オーバーラップしないクロック信号であってもよ
く、あるいは、コントロールノード１２ａと１６ａ内の
選択的な回路が、２つのクロックのオーバーラップの可
能性を考慮して構成されてもよいことが理解される。同
様に、図４のラッチ４ｂと４ｃとは２つのハーフラッチ
を含んで構成される。
【０００５】ここで、ハーフラッチの用語は、第１の状
態における制御信号で、信号を入力端子から出力端子ま
で転送するデータ転送状態と、第２の状態における制御
信号で、信号を出力端子に保持するデータ保持状態と、
で動作する回路を意味するように使われる。ハーフラッ
チは、入力端子と出力端子との間に接続されたソース／
ドレインチャネルと、制御信号を受信するために接続さ
れたゲートと、を有するＦＥＴトランジスタによって、
簡単に実現される。トランジスタは十分な固有の静電容
量を有して、出力端子に必要な蓄電を供給する。しかし
ながら、蓄電容量は、別の蓄電用のトランジスタを備え
ることにより、改良できる。ハーフラッチの別の構成は
公知であり、適宜な構成のものを本発明の回路に使用す
ることができる。
態における制御信号で、信号を入力端子から出力端子ま
で転送するデータ転送状態と、第２の状態における制御
信号で、信号を出力端子に保持するデータ保持状態と、
で動作する回路を意味するように使われる。ハーフラッ
チは、入力端子と出力端子との間に接続されたソース／
ドレインチャネルと、制御信号を受信するために接続さ
れたゲートと、を有するＦＥＴトランジスタによって、
簡単に実現される。トランジスタは十分な固有の静電容
量を有して、出力端子に必要な蓄電を供給する。しかし
ながら、蓄電容量は、別の蓄電用のトランジスタを備え
ることにより、改良できる。ハーフラッチの別の構成は
公知であり、適宜な構成のものを本発明の回路に使用す
ることができる。
【０００６】メモリ素子間に配置された組合せ論理回路
ブロックの構成をテストして、その機能を正確に保証す
るのが望ましい。そのためには、組合せ論理回路ブロッ
クの入力に公知のテストビットを置いて、組合せ論理回
路ブロックの出力に生成された結果が入力上の所定のテ
ストビットとして予測されたものであるかどうかを照合
する必要がある。このようなテストはスキャンテストで
効率よく実行できる。これは、図４の機能論理回路のラ
ッチ４ａ，４ｂ，４ｃのそれぞれを図６に示す各スキャ
ンセル２２ａ，２２ｂ，２２ｃに置き換えることにより
達成される。図６において、図４，５と共通する回路構
成と接続とには、同様の参照符号を付す。
ブロックの構成をテストして、その機能を正確に保証す
るのが望ましい。そのためには、組合せ論理回路ブロッ
クの入力に公知のテストビットを置いて、組合せ論理回
路ブロックの出力に生成された結果が入力上の所定のテ
ストビットとして予測されたものであるかどうかを照合
する必要がある。このようなテストはスキャンテストで
効率よく実行できる。これは、図４の機能論理回路のラ
ッチ４ａ，４ｂ，４ｃのそれぞれを図６に示す各スキャ
ンセル２２ａ，２２ｂ，２２ｃに置き換えることにより
達成される。図６において、図４，５と共通する回路構
成と接続とには、同様の参照符号を付す。
【０００７】図６を参照すると、各スキャンセル２２
ａ，２２ｂ，２２ｃは、ライン７ａ，７ｂ，７ｃ上の出
力をデータ入力としてそれぞれ受信し、ライン６ａ，６
ｂ，６ｃ上にデータ出力をそれぞれ生成する。更に、ス
キャンセル２２ａは、制御回路５６の出力ライン２８か
らライン２４ａ上のスキャン入力を受信して、ライン２
６ａ上にスキャン出力を生成し、スキャンセル２２ｂ
は、出力ライン２６ａからライン２４ｂ上のスキャン入
力を受信して、ライン２６ｂ上にスキャン出力を生成
し、スキャンセル２２ｃは、出力ライン２６ｂからライ
ン２４ｃ上のスキャン入力を受信して、ライン２６ｃ上
にスキャン出力を生成する。スキャンセル２２ｃのスキ
ャン出力２６ｃは、ライン３０上の制御回路５６への入
力となる。各スキャンセル２２ａ，２２ｂ，２２ｃは、
ライン３２上の共通の制御信号ＣＯＮＴＲＯＬ１と、３
つのクロック信号、即ち、ライン３４，３６，３８上の
ＣＡＰＴＵＲＥＣＬＫ，ＵＰＤＡＴＥＣＬＫ，ＲＥＬＥ
ＡＳＥＣＬＫと、をそれぞれ受信する。制御回路５６
は、３つのクロック信号ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬ
ＥＡＳＥＣＬＫ，ＵＰＤＡＴＥＣＬＫを主クロック信号
から生成する。実行されるスキャンテストがＩＥＥＥ
Ｓｔａｎｄａｒｄ １１４９．１−１９９０に一致する
場合は、制御回路５６は、そのＩＥＥＥ Ｓｔａｎｄａ
ｒｄによって規定されたＴｅｓｔ Ａｃｃｅｓｓ Ｐｏ
ｒｔ（以下、ＴＡＰとする）制御回路としてもよい。
ａ，２２ｂ，２２ｃは、ライン７ａ，７ｂ，７ｃ上の出
力をデータ入力としてそれぞれ受信し、ライン６ａ，６
ｂ，６ｃ上にデータ出力をそれぞれ生成する。更に、ス
キャンセル２２ａは、制御回路５６の出力ライン２８か
らライン２４ａ上のスキャン入力を受信して、ライン２
６ａ上にスキャン出力を生成し、スキャンセル２２ｂ
は、出力ライン２６ａからライン２４ｂ上のスキャン入
力を受信して、ライン２６ｂ上にスキャン出力を生成
し、スキャンセル２２ｃは、出力ライン２６ｂからライ
ン２４ｃ上のスキャン入力を受信して、ライン２６ｃ上
にスキャン出力を生成する。スキャンセル２２ｃのスキ
ャン出力２６ｃは、ライン３０上の制御回路５６への入
力となる。各スキャンセル２２ａ，２２ｂ，２２ｃは、
ライン３２上の共通の制御信号ＣＯＮＴＲＯＬ１と、３
つのクロック信号、即ち、ライン３４，３６，３８上の
ＣＡＰＴＵＲＥＣＬＫ，ＵＰＤＡＴＥＣＬＫ，ＲＥＬＥ
ＡＳＥＣＬＫと、をそれぞれ受信する。制御回路５６
は、３つのクロック信号ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬ
ＥＡＳＥＣＬＫ，ＵＰＤＡＴＥＣＬＫを主クロック信号
から生成する。実行されるスキャンテストがＩＥＥＥ
Ｓｔａｎｄａｒｄ １１４９．１−１９９０に一致する
場合は、制御回路５６は、そのＩＥＥＥ Ｓｔａｎｄａ
ｒｄによって規定されたＴｅｓｔ Ａｃｃｅｓｓ Ｐｏ
ｒｔ（以下、ＴＡＰとする）制御回路としてもよい。
【０００８】図７は、図６のスキャンセル２２ａの実施
態様を示す。図７において、図４〜６と共通する構成要
素と接続とには、同様の参照符号を付す。スキャンセル
２２ｂ，２２ｃは、スキャンセル２２ａと同一であり、
参照符号に適宜にｂまたはｃを付けている。図７を参照
すると、スキャンセル２２ａは、マルチプレクサ４０ａ
と、捕捉ハーフラッチ４２ａと、解放ハーフラッチ４６
ａと、更新ハーフラッチ４４ａとを含んで構成される。
各ハーフラッチ４２ａ，４４ａ，４６ａは、上述の図５
を参照しながら説明したハーフラッチ８ａまたは１０ａ
と同一である。マルチプレクサは、第１の入力としてラ
イン７ａ上の入力信号ＤＡＴＡＩＮを受信し、第２の入
力としてライン２４ａ上の入力信号ＳＣＡＮＩＮを受信
する。ライン４８ａ上のマルチプレクサの出力は捕捉ハ
ーフラッチ４２ａの入力となる。ライン５０ａ上の捕捉
ハーフラッチ４２ａの出力は、ライン５２ａ上の更新ハ
ーフラッチ４４ａの入力とライン５４ａ上の解放ハーフ
ラッチ４６ａの入力とに接続される。更新ハーフラッチ
４４ａの出力はライン６ａ上の出力信号ＤＡＴＡＯＵＴ
となり、解放ハーフラッチ４６ａの出力はライン２６ａ
上の出力信号ＳＣＡＮＯＵＴとなる。マルチプレクサ４
０ａは、ライン３２上の制御信号ＣＯＮＴＲＯＬ１によ
って制御されて、２つの入力ライン７ａ，２４ａのうち
の１つを出力ライン４８ａに接続する。ハーフラッチ４
２ａ，４４ａ，４６ａは、クロック信号ＣＡＰＴＵＲＥ
ＣＬＫ，ＵＰＤＡＴＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫに
よってそれぞれ制御されて、それらがデータ保持状態あ
るいはデータ転送状態のどちらかになるようにする。
態様を示す。図７において、図４〜６と共通する構成要
素と接続とには、同様の参照符号を付す。スキャンセル
２２ｂ，２２ｃは、スキャンセル２２ａと同一であり、
参照符号に適宜にｂまたはｃを付けている。図７を参照
すると、スキャンセル２２ａは、マルチプレクサ４０ａ
と、捕捉ハーフラッチ４２ａと、解放ハーフラッチ４６
ａと、更新ハーフラッチ４４ａとを含んで構成される。
各ハーフラッチ４２ａ，４４ａ，４６ａは、上述の図５
を参照しながら説明したハーフラッチ８ａまたは１０ａ
と同一である。マルチプレクサは、第１の入力としてラ
イン７ａ上の入力信号ＤＡＴＡＩＮを受信し、第２の入
力としてライン２４ａ上の入力信号ＳＣＡＮＩＮを受信
する。ライン４８ａ上のマルチプレクサの出力は捕捉ハ
ーフラッチ４２ａの入力となる。ライン５０ａ上の捕捉
ハーフラッチ４２ａの出力は、ライン５２ａ上の更新ハ
ーフラッチ４４ａの入力とライン５４ａ上の解放ハーフ
ラッチ４６ａの入力とに接続される。更新ハーフラッチ
４４ａの出力はライン６ａ上の出力信号ＤＡＴＡＯＵＴ
となり、解放ハーフラッチ４６ａの出力はライン２６ａ
上の出力信号ＳＣＡＮＯＵＴとなる。マルチプレクサ４
０ａは、ライン３２上の制御信号ＣＯＮＴＲＯＬ１によ
って制御されて、２つの入力ライン７ａ，２４ａのうち
の１つを出力ライン４８ａに接続する。ハーフラッチ４
２ａ，４４ａ，４６ａは、クロック信号ＣＡＰＴＵＲＥ
ＣＬＫ，ＵＰＤＡＴＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫに
よってそれぞれ制御されて、それらがデータ保持状態あ
るいはデータ転送状態のどちらかになるようにする。
【０００９】図７に示されたようなスキャンセルは、組
合せ論理回路ブロックの機能性及び性能の両方のテスト
を実施できる。組合せ論理回路ブロックの機能性は、現
存する１組の入力に対する出力の論理的正確さをテスト
する、所謂、構造テストによってテストされる。組合せ
論理回路ブロックの性能は、１組の高感度ビットで組合
せ論理回路ブロックの入力の感度を高めて、組合せ論理
回路ブロックの出力を決定する所謂性能テストによって
テストされる。入力が１組の活性ビットに変化して、出
力を活性入力に応答して設定された値に変化させるのに
要する時間が、組合せ論理回路ブロックの性能の尺度で
ある。図７のスキャンセルを用いる構造及び性能テスト
については、本件出願人の特願平７−２２０７８７号に
詳細に説明されており、ここではその内容を参照し、ま
た、そのようなテストの詳細について以下に説明する。
合せ論理回路ブロックの機能性及び性能の両方のテスト
を実施できる。組合せ論理回路ブロックの機能性は、現
存する１組の入力に対する出力の論理的正確さをテスト
する、所謂、構造テストによってテストされる。組合せ
論理回路ブロックの性能は、１組の高感度ビットで組合
せ論理回路ブロックの入力の感度を高めて、組合せ論理
回路ブロックの出力を決定する所謂性能テストによって
テストされる。入力が１組の活性ビットに変化して、出
力を活性入力に応答して設定された値に変化させるのに
要する時間が、組合せ論理回路ブロックの性能の尺度で
ある。図７のスキャンセルを用いる構造及び性能テスト
については、本件出願人の特願平７−２２０７８７号に
詳細に説明されており、ここではその内容を参照し、ま
た、そのようなテストの詳細について以下に説明する。
【００１０】ここで、性能テストを実施する際の、図
６，７に示したスキャンセルの動作を簡単に説明する。
通常な機能動作の間、マルチプレクサ４０ａはライン３
２上の制御信号ＣＯＮＴＲＯＬ１によって制御されて、
ライン４８ａ上の出力が、入力ライン７ａ上のＤＡＴＡ
ＩＮ信号に接続される。ライン３８上のクロック信号Ｒ
ＥＬＥＡＳＥＣＬＫは不活性に保持され、ライン３４及
び３６上のクロック信号ＣＡＰＴＵＲＥＣＬＫ及びＵＰ
ＤＡＴＥＣＬＫは逆位相にクロックされて、組合わされ
たハーフラッチ４２ａ，４４ａは、図４のフルラッチ４
ａとして機能する。従って、このような状態においてス
キャンセル２２ａは、クロック信号ＣＡＰＴＵＲＥＣＬ
Ｋ及びＵＰＤＡＴＥＣＬＫの制御の下で単一エッジトリ
ガラッチとして作動し、ＤＡＴＡＩＮ入力ライン７ａ上
のデータがＤＡＴＡＯＵＴライン６ａにクロックされ
る。
６，７に示したスキャンセルの動作を簡単に説明する。
通常な機能動作の間、マルチプレクサ４０ａはライン３
２上の制御信号ＣＯＮＴＲＯＬ１によって制御されて、
ライン４８ａ上の出力が、入力ライン７ａ上のＤＡＴＡ
ＩＮ信号に接続される。ライン３８上のクロック信号Ｒ
ＥＬＥＡＳＥＣＬＫは不活性に保持され、ライン３４及
び３６上のクロック信号ＣＡＰＴＵＲＥＣＬＫ及びＵＰ
ＤＡＴＥＣＬＫは逆位相にクロックされて、組合わされ
たハーフラッチ４２ａ，４４ａは、図４のフルラッチ４
ａとして機能する。従って、このような状態においてス
キャンセル２２ａは、クロック信号ＣＡＰＴＵＲＥＣＬ
Ｋ及びＵＰＤＡＴＥＣＬＫの制御の下で単一エッジトリ
ガラッチとして作動し、ＤＡＴＡＩＮ入力ライン７ａ上
のデータがＤＡＴＡＯＵＴライン６ａにクロックされ
る。
【００１１】制御回路５６が性能テストの実施を示す
と、ライン３２上の制御信号ＣＯＮＴＲＯＬ１がスイッ
チされて、ライン４８ａ上のマルチプレクサの出力がラ
イン２４ａ上のＳＣＡＮＩＮ入力に接続される。その
後、ライン３６上のクロック信号ＵＰＤＡＴＥＣＬＫは
保持されて、更新ハーフラッチ４４ａがデータ保持状態
のままになる。そして、ライン３４，３８上のクロック
信号ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫはそ
れぞれ逆位相にクロックされて、捕捉ハーフラッチ４２
ａと解放ハーフラッチ４６ａとの組合せはフルラッチと
して機能する。その後、制御回路５６は、ＳＣＡＮＩＮ
信号ライン２４ａに接続された出力ライン２８上に、ラ
イン２４ａ上のＳＣＡＮＩＮ入力からライン２６ａ上の
ＳＣＡＮＯＵＴ出力までのスキャンチェーンを形成する
連続したスキャンセルを介して連続的にクロックされる
高感度テストビットを連続的に出力する。スキャンセル
２２ａに適用できる高感度テストビットがＳＣＡＮＩＮ
信号ライン２４ａ上に存在する状態に到達することが理
解される。その後、ハーフラッチ４２ａはライン３４上
のクロック信号ＣＡＰＴＵＲＥＣＬＫによってクロック
されて、高感度ビットが出力ライン５０ａに転送され、
更に、クロック信号ＣＡＰＴＵＲＥＣＬＫは保持され
て、ハーフラッチ４２ａがデータ保持状態に保たれる。
次に、更新ハーフラッチがライン３６上のクロック信号
ＵＰＤＡＴＥＣＬＫによってクロックされて、この高感
度ビットがＤＡＴＡＯＵＴ出力ライン６ａ上に現れる。
その後、更新ハーフラッチ４４ａはデータ保持状態に戻
り、高感度ビットは出力ライン６ａ上に保持される。こ
のように、全ての組合せ論理回路ブロック２ａ，２ｂの
入力は、それぞれの高感度ビットに更新されて、わずか
に遅れて、ＤＡＴＡＩＮ入力信号ライン７ａ，７ｂ，７
ｃ上に現れた組合せ論理回路ブロックの出力が新しい値
に変化する。
と、ライン３２上の制御信号ＣＯＮＴＲＯＬ１がスイッ
チされて、ライン４８ａ上のマルチプレクサの出力がラ
イン２４ａ上のＳＣＡＮＩＮ入力に接続される。その
後、ライン３６上のクロック信号ＵＰＤＡＴＥＣＬＫは
保持されて、更新ハーフラッチ４４ａがデータ保持状態
のままになる。そして、ライン３４，３８上のクロック
信号ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫはそ
れぞれ逆位相にクロックされて、捕捉ハーフラッチ４２
ａと解放ハーフラッチ４６ａとの組合せはフルラッチと
して機能する。その後、制御回路５６は、ＳＣＡＮＩＮ
信号ライン２４ａに接続された出力ライン２８上に、ラ
イン２４ａ上のＳＣＡＮＩＮ入力からライン２６ａ上の
ＳＣＡＮＯＵＴ出力までのスキャンチェーンを形成する
連続したスキャンセルを介して連続的にクロックされる
高感度テストビットを連続的に出力する。スキャンセル
２２ａに適用できる高感度テストビットがＳＣＡＮＩＮ
信号ライン２４ａ上に存在する状態に到達することが理
解される。その後、ハーフラッチ４２ａはライン３４上
のクロック信号ＣＡＰＴＵＲＥＣＬＫによってクロック
されて、高感度ビットが出力ライン５０ａに転送され、
更に、クロック信号ＣＡＰＴＵＲＥＣＬＫは保持され
て、ハーフラッチ４２ａがデータ保持状態に保たれる。
次に、更新ハーフラッチがライン３６上のクロック信号
ＵＰＤＡＴＥＣＬＫによってクロックされて、この高感
度ビットがＤＡＴＡＯＵＴ出力ライン６ａ上に現れる。
その後、更新ハーフラッチ４４ａはデータ保持状態に戻
り、高感度ビットは出力ライン６ａ上に保持される。こ
のように、全ての組合せ論理回路ブロック２ａ，２ｂの
入力は、それぞれの高感度ビットに更新されて、わずか
に遅れて、ＤＡＴＡＩＮ入力信号ライン７ａ，７ｂ，７
ｃ上に現れた組合せ論理回路ブロックの出力が新しい値
に変化する。
【００１２】データ保持状態の更新ハーフラッチ４４ａ
において、制御回路５６はＳＣＡＮＩＮデータライン上
に活性テストビットを連続的に出力し、その活性テスト
ビットは、高感度テストビットがスキャンされたのと同
じ方法で、連続したスキャンセルを通してクロック信号
ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫによって
連続的にクロックされる。高感度ビットによって、スキ
ャンセル２２ａに適用できる活性テストビットがＳＣＡ
ＮＩＮ信号ライン２４ａ上に存在する状態になる。前述
したのと同じ順序のステップによって、スキャンセル２
２ａはクロックされ、制御されて、ライン３６上のクロ
ック信号ＵＰＤＡＴＥＣＬＫの正のエッジの後に、活性
テストビットがスキャンセルのライン６ａ上のＤＡＴＡ
ＯＵＴ出力に転送される。このように、全ての組合せ論
理回路ブロックの入力は、それぞれの活性テストビット
に更新される。
において、制御回路５６はＳＣＡＮＩＮデータライン上
に活性テストビットを連続的に出力し、その活性テスト
ビットは、高感度テストビットがスキャンされたのと同
じ方法で、連続したスキャンセルを通してクロック信号
ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫによって
連続的にクロックされる。高感度ビットによって、スキ
ャンセル２２ａに適用できる活性テストビットがＳＣＡ
ＮＩＮ信号ライン２４ａ上に存在する状態になる。前述
したのと同じ順序のステップによって、スキャンセル２
２ａはクロックされ、制御されて、ライン３６上のクロ
ック信号ＵＰＤＡＴＥＣＬＫの正のエッジの後に、活性
テストビットがスキャンセルのライン６ａ上のＤＡＴＡ
ＯＵＴ出力に転送される。このように、全ての組合せ論
理回路ブロックの入力は、それぞれの活性テストビット
に更新される。
【００１３】活性テストビットがＤＡＴＡＯＵＴ信号ラ
イン６ａ上に配置された後に、ライン３６上のクロック
信号ＵＰＤＡＴＥＣＬＫがセットされて、更新ハーフラ
ッチ４４ａがデータ保持状態に保たれる。次に、ライン
３２上の制御信号ＣＯＮＴＲＯＬ１がスイッチされて、
マルチプレクサ４０ａはライン４８ａ上の出力をライン
７ａ上の入力に接続する。わずかな遅れの後に、組合せ
論理回路ブロックの入力に適用された活性テストビット
の結果である新しい結果がＤＡＴＡＩＮ信号ライン７ａ
上に現れる。捕捉ハーフラッチ４２ａはライン３４上の
クロック信号ＣＡＰＴＵＲＥＣＬＫによって制御され
て、データ転送状態になるので、その結果がライン５０
ａ上の捕捉ハーフラッチ４２ａの出力に転送されて、更
に、ライン５４ａ上の解放ハーフラッチ４６ａの入力に
転送される。次に、クロック信号ＣＡＰＴＵＲＥＣＬＫ
は状態を変化させられ、ハーフラッチ４２ａはデータ保
持状態に入り、従って、その結果が捕捉ハーフラッチの
出力５０ａに捕捉される。組合せ論理回路ブロックの入
力に適用された活性入力と捕捉された結果との間の時間
が、捕捉ハーフラッチ４２ａの出力の結果を捕捉するク
ロックエッジのタイミングを制御することによって、制
御回路の制御下で調整できることが分かる。
イン６ａ上に配置された後に、ライン３６上のクロック
信号ＵＰＤＡＴＥＣＬＫがセットされて、更新ハーフラ
ッチ４４ａがデータ保持状態に保たれる。次に、ライン
３２上の制御信号ＣＯＮＴＲＯＬ１がスイッチされて、
マルチプレクサ４０ａはライン４８ａ上の出力をライン
７ａ上の入力に接続する。わずかな遅れの後に、組合せ
論理回路ブロックの入力に適用された活性テストビット
の結果である新しい結果がＤＡＴＡＩＮ信号ライン７ａ
上に現れる。捕捉ハーフラッチ４２ａはライン３４上の
クロック信号ＣＡＰＴＵＲＥＣＬＫによって制御され
て、データ転送状態になるので、その結果がライン５０
ａ上の捕捉ハーフラッチ４２ａの出力に転送されて、更
に、ライン５４ａ上の解放ハーフラッチ４６ａの入力に
転送される。次に、クロック信号ＣＡＰＴＵＲＥＣＬＫ
は状態を変化させられ、ハーフラッチ４２ａはデータ保
持状態に入り、従って、その結果が捕捉ハーフラッチの
出力５０ａに捕捉される。組合せ論理回路ブロックの入
力に適用された活性入力と捕捉された結果との間の時間
が、捕捉ハーフラッチ４２ａの出力の結果を捕捉するク
ロックエッジのタイミングを制御することによって、制
御回路の制御下で調整できることが分かる。
【００１４】図７のスキャンセル２２ａが構造テストを
実施するためにのみ用いられる場合は、捕捉動作のタイ
ミングは重要ではない。構造テストについては、高感度
ビットでスキャンする必要はなく活性ビットのみを必要
とする。次に、各スキャンセルの捕捉結果はクロック信
号ＣＡＰＴＵＲＥＣＬＫ及びＲＥＬＥＡＳＥＣＬＫの制
御の下で、高感度及び活性ビットがスキャンされたのと
同じ方法でスキャンできる。捕捉結果が制御回路によっ
てスキャンされている間に、高感度テストビットの新し
いセットがスキャンされることが分かる。
実施するためにのみ用いられる場合は、捕捉動作のタイ
ミングは重要ではない。構造テストについては、高感度
ビットでスキャンする必要はなく活性ビットのみを必要
とする。次に、各スキャンセルの捕捉結果はクロック信
号ＣＡＰＴＵＲＥＣＬＫ及びＲＥＬＥＡＳＥＣＬＫの制
御の下で、高感度及び活性ビットがスキャンされたのと
同じ方法でスキャンできる。捕捉結果が制御回路によっ
てスキャンされている間に、高感度テストビットの新し
いセットがスキャンされることが分かる。
【００１５】スキャンラッチのチェーンに与えられる高
感度ビットパターンは、高感度パターンと活性パターン
との間の組合せ論理回路ブロックの入力の転送のクリテ
ィカルタイミング経路を活性化するのが好ましい。性能
テストのポイントは、組合せ論理回路ブロックの入力の
活性入力ビットの配置とＤＡＴＡＩＮ入力信号ライン７
ａの結果の出現との間の時間を計測することであること
が分かる。性能テストシーケンスは、異なるタイミング
経路を用いるために異なったパターンで繰り返される。
感度ビットパターンは、高感度パターンと活性パターン
との間の組合せ論理回路ブロックの入力の転送のクリテ
ィカルタイミング経路を活性化するのが好ましい。性能
テストのポイントは、組合せ論理回路ブロックの入力の
活性入力ビットの配置とＤＡＴＡＩＮ入力信号ライン７
ａの結果の出現との間の時間を計測することであること
が分かる。性能テストシーケンスは、異なるタイミング
経路を用いるために異なったパターンで繰り返される。
【００１６】上述したスキャンセルは図４に例示される
ような単一メモリ素子間に点在する組合せ論理回路ブロ
ックのテストのための効率的な機構を提供する。しか
し、図８に例示されるような、効率的なスキャンテスト
技術に適さない、スキャンテストに関連する回路があ
る。図８は、ライン８上のクロック信号ＣＬＯＣＫによ
ってそれぞれクロックされる並列の４つのメモリ素子ま
たはフルラッチ６０，６２，６４，６６を示す。また、
４つのマルチプレクサ６８〜７４と、４つのトリステー
トゲート７６〜８２とが示される。各マルチプレクサ６
８〜７４は、第１の入力としてライン８４上の共通の入
力信号を受信し、また、第２の入力として各々のライン
６９〜７５上の各々のラッチ６０〜６６からフィードバ
ックされた出力を受信する。各マルチプレクサ６８〜７
４の出力は、ラッチ６０〜６６のそれぞれの入力とな
る。各トリステートゲート７６〜８２は、入力としてラ
ッチ６０〜６６のそれぞれの出力を受信する。各トリス
テートゲート７６〜８２の出力は、共通して接続されて
ライン８６上の出力信号となる。マルチプレクサ６８〜
７４はそれぞれ４ビットアドレスライン８８によって制
御されて、各マルチプレクサの２つの入力のうちの１つ
がそれぞれのマルチプレクサの出力に接続される。マル
チプレクサ６８〜７４はライン８８上の４ビットアドレ
スによって制御されて、常時、４つのマルチプレクサの
うちの１つだけがその出力をライン８４上の入力信号に
接続し、他の３つのマルチプレクサはそれらの出力をラ
ッチ６０〜６６のそれぞれの出力に接続する。このフィ
ードバックは、ラッチがその入力としてライン８４上の
入力信号を受信しないとき、そのラッチがそれ自体の出
力を入力として受信することを単に保証するだけであ
る。従って、ラッチがその記憶した値を保持し、他の値
にフロートしないことを保証する。トリステートゲート
はラッチ６０〜６６の入力をライン８４上の入力信号か
ら分離することを目的として与えられる。しかしながら
その後、ラッチの入力は好ましくない信号レベルにフロ
ートし、トリステートゲートが動作不能となると出力を
もたらす。従って、マルチプレクサのフィードバック整
合は、ラッチの出力が既知のレベルに維持されることを
単に保証するだけである。
ような単一メモリ素子間に点在する組合せ論理回路ブロ
ックのテストのための効率的な機構を提供する。しか
し、図８に例示されるような、効率的なスキャンテスト
技術に適さない、スキャンテストに関連する回路があ
る。図８は、ライン８上のクロック信号ＣＬＯＣＫによ
ってそれぞれクロックされる並列の４つのメモリ素子ま
たはフルラッチ６０，６２，６４，６６を示す。また、
４つのマルチプレクサ６８〜７４と、４つのトリステー
トゲート７６〜８２とが示される。各マルチプレクサ６
８〜７４は、第１の入力としてライン８４上の共通の入
力信号を受信し、また、第２の入力として各々のライン
６９〜７５上の各々のラッチ６０〜６６からフィードバ
ックされた出力を受信する。各マルチプレクサ６８〜７
４の出力は、ラッチ６０〜６６のそれぞれの入力とな
る。各トリステートゲート７６〜８２は、入力としてラ
ッチ６０〜６６のそれぞれの出力を受信する。各トリス
テートゲート７６〜８２の出力は、共通して接続されて
ライン８６上の出力信号となる。マルチプレクサ６８〜
７４はそれぞれ４ビットアドレスライン８８によって制
御されて、各マルチプレクサの２つの入力のうちの１つ
がそれぞれのマルチプレクサの出力に接続される。マル
チプレクサ６８〜７４はライン８８上の４ビットアドレ
スによって制御されて、常時、４つのマルチプレクサの
うちの１つだけがその出力をライン８４上の入力信号に
接続し、他の３つのマルチプレクサはそれらの出力をラ
ッチ６０〜６６のそれぞれの出力に接続する。このフィ
ードバックは、ラッチがその入力としてライン８４上の
入力信号を受信しないとき、そのラッチがそれ自体の出
力を入力として受信することを単に保証するだけであ
る。従って、ラッチがその記憶した値を保持し、他の値
にフロートしないことを保証する。トリステートゲート
はラッチ６０〜６６の入力をライン８４上の入力信号か
ら分離することを目的として与えられる。しかしながら
その後、ラッチの入力は好ましくない信号レベルにフロ
ートし、トリステートゲートが動作不能となると出力を
もたらす。従って、マルチプレクサのフィードバック整
合は、ラッチの出力が既知のレベルに維持されることを
単に保証するだけである。
【００１７】各トリステートゲート７６〜８２は、動作
可能のときに、'1' あるいは '0'をその入力からその出
力に適宜転送するが、動作不能のときには、高インピー
ダンス状態になる。トリステートゲート７６〜８２は、
ライン９０上の４ビットアドレスによって動作可能とな
り、１つのゲートのみが動作可能となる。マルチプレク
サ６８〜７４はアドレスライン８８によって制御され
て、その入力信号がラッチ６０〜６６のうちの１つ以上
の入力に常に接続される。同様に、トリステートゲート
７６〜８２はアドレスライン９０によって制御されて、
ただ１つのラッチの出力が出力ライン８６に常に接続さ
れる。マルチプレクサ６８〜７４とトリステートゲート
７６〜８２とは、アドレスライン８８，９０によって制
御できるため、１つ以上のラッチ６０〜６６は、それと
異なる１つのラッチ６０〜６６が読み出しできる（即
ち、その関連する出力トリステートゲートを選択させ
る）間、記録でき（即ち、その関連する入力トリステー
トゲートを選択させる）、あるいは、同じラッチが同時
に記録及び読み出しできる。
可能のときに、'1' あるいは '0'をその入力からその出
力に適宜転送するが、動作不能のときには、高インピー
ダンス状態になる。トリステートゲート７６〜８２は、
ライン９０上の４ビットアドレスによって動作可能とな
り、１つのゲートのみが動作可能となる。マルチプレク
サ６８〜７４はアドレスライン８８によって制御され
て、その入力信号がラッチ６０〜６６のうちの１つ以上
の入力に常に接続される。同様に、トリステートゲート
７６〜８２はアドレスライン９０によって制御されて、
ただ１つのラッチの出力が出力ライン８６に常に接続さ
れる。マルチプレクサ６８〜７４とトリステートゲート
７６〜８２とは、アドレスライン８８，９０によって制
御できるため、１つ以上のラッチ６０〜６６は、それと
異なる１つのラッチ６０〜６６が読み出しできる（即
ち、その関連する出力トリステートゲートを選択させ
る）間、記録でき（即ち、その関連する入力トリステー
トゲートを選択させる）、あるいは、同じラッチが同時
に記録及び読み出しできる。
【００１８】実際には、図８に示す構成はＣＰＵ内のレ
ジスタ層を実施するために使用される。このような実施
態様において、図８の構成は、４×３２ビットレジスタ
層、あるいはメモリを形成するために３２回複製され
て、その３２ビットのみが常にアクセスできる。このよ
うなＣＰＵレジスタ層は公知である。このようなラッチ
の配置を、スキャンテストと両立できるようにするため
に、ラッチ６０〜６６のそれぞれを上述の図７を参照し
て説明したようなスキャンセルと交換する必要がある。
しかし、これには、多くの付加回路を導入するという問
題点がある。更に、スキャンテストを制御するＴＡＰ制
御回路は、スキャンセルを連続して点在させたスキャン
テスト組合せ論理回路ブロックに形成され、また、図８
に示すようなパラレル／トリステート構造をスキャンテ
ストするための設備を持たない。
ジスタ層を実施するために使用される。このような実施
態様において、図８の構成は、４×３２ビットレジスタ
層、あるいはメモリを形成するために３２回複製され
て、その３２ビットのみが常にアクセスできる。このよ
うなＣＰＵレジスタ層は公知である。このようなラッチ
の配置を、スキャンテストと両立できるようにするため
に、ラッチ６０〜６６のそれぞれを上述の図７を参照し
て説明したようなスキャンセルと交換する必要がある。
しかし、これには、多くの付加回路を導入するという問
題点がある。更に、スキャンテストを制御するＴＡＰ制
御回路は、スキャンセルを連続して点在させたスキャン
テスト組合せ論理回路ブロックに形成され、また、図８
に示すようなパラレル／トリステート構造をスキャンテ
ストするための設備を持たない。
【００１９】更に、スキャンテストを可能にするため、
アドレスライン８８及び９０でマルチプレクサ６８〜７
４及びトリステートゲート７６〜８２を制御して、ラッ
チ６０〜６６のうちのたった１つのラッチが同時に読み
出しあるいは記録できるようにすることが重要である。
スキャンテストは回路をテストするための効率的な技術
であるので、集積回路のできるだけ多くの部分がこのよ
うな技術によってテストできることが好ましい。しか
し、スキャンテストと両立するための回路を取り入れる
ことは、図７に示すようなスキャンセルを組み入れるこ
とによって消費される付加的なチップスペースの点にお
いて付加的費用を招くことが分かる。それゆえ、スキャ
ンテストに必要な付加的回路の量を最少にすることが好
ましい。
アドレスライン８８及び９０でマルチプレクサ６８〜７
４及びトリステートゲート７６〜８２を制御して、ラッ
チ６０〜６６のうちのたった１つのラッチが同時に読み
出しあるいは記録できるようにすることが重要である。
スキャンテストは回路をテストするための効率的な技術
であるので、集積回路のできるだけ多くの部分がこのよ
うな技術によってテストできることが好ましい。しか
し、スキャンテストと両立するための回路を取り入れる
ことは、図７に示すようなスキャンセルを組み入れるこ
とによって消費される付加的なチップスペースの点にお
いて付加的費用を招くことが分かる。それゆえ、スキャ
ンテストに必要な付加的回路の量を最少にすることが好
ましい。
【００２０】従って、本発明の目的は、スキャンテスト
回路、スキャンラッチ及び並列に接続された記憶素子を
含むスキャンラッチをテストする効率的な方法を提供す
ることである。
回路、スキャンラッチ及び並列に接続された記憶素子を
含むスキャンラッチをテストする効率的な方法を提供す
ることである。
【００２１】
【課題を解決するための手段】本発明の第１の態様によ
れば、入力ノードと中間ノードとの間に並列に接続され
た複数の捕捉ハーフラッチであって、共通のタイミング
制御信号を受信する制御端子、入力ノードに入力された
捕捉データを制御する各捕捉選択信号を受信する捕捉選
択端子及び中間ノードヘの解放データを制御する各解放
選択信号を受信する解放選択端子をそれぞれ有する捕捉
ハーフラッチと、中間ノードとスキャン出力ノードとの
間に接続された解放ハーフラッチと、からなるスキャン
ラッチと、動作の通常機能モードにおいて、前記捕捉ハ
ーフラッチを選択的に制御する、解放選択信号及び捕捉
選択信号を生成する制御回路と、テストモードにおい
て、前記捕捉ハーフラッチを選択的に動作可能にする、
解放選択信号及び捕捉選択信号を生成し、テストデータ
ビットのシーケンスをタイミング制御信号の制御下のス
キャンラッチに供給するテストコントローラと、順次各
捕捉ハーフラッチの捕捉選択端子と解放選択端子の両方
を同時にアドレスするアドレス回路を含んで構成され、
各捕捉ハーフラッチが連続してテストできるようにする
ためのテスト制御回路と、を含んで構成されるスキャン
テスト回路を提供する。
れば、入力ノードと中間ノードとの間に並列に接続され
た複数の捕捉ハーフラッチであって、共通のタイミング
制御信号を受信する制御端子、入力ノードに入力された
捕捉データを制御する各捕捉選択信号を受信する捕捉選
択端子及び中間ノードヘの解放データを制御する各解放
選択信号を受信する解放選択端子をそれぞれ有する捕捉
ハーフラッチと、中間ノードとスキャン出力ノードとの
間に接続された解放ハーフラッチと、からなるスキャン
ラッチと、動作の通常機能モードにおいて、前記捕捉ハ
ーフラッチを選択的に制御する、解放選択信号及び捕捉
選択信号を生成する制御回路と、テストモードにおい
て、前記捕捉ハーフラッチを選択的に動作可能にする、
解放選択信号及び捕捉選択信号を生成し、テストデータ
ビットのシーケンスをタイミング制御信号の制御下のス
キャンラッチに供給するテストコントローラと、順次各
捕捉ハーフラッチの捕捉選択端子と解放選択端子の両方
を同時にアドレスするアドレス回路を含んで構成され、
各捕捉ハーフラッチが連続してテストできるようにする
ためのテスト制御回路と、を含んで構成されるスキャン
テスト回路を提供する。
【００２２】テストコントローラとアドレス回路とは、
連続するスキャンテストまたはスキャンテストの連続す
るスキャンサイクルにおいて、各捕捉ハーフラッチをテ
ストするために共に動作する。アドレス回路は、アドレ
スビットを記憶し、前記捕捉選択信号及び解放選択信号
を生成する順次接続された複数のラッチを含んで構成さ
れるのが好ましい。前記順次接続されたラッチはスキャ
ンチェーン内に接続され、前記ラッチに記憶されたアド
レスビットは独立して生成されるテストベクトルを形成
する。
連続するスキャンテストまたはスキャンテストの連続す
るスキャンサイクルにおいて、各捕捉ハーフラッチをテ
ストするために共に動作する。アドレス回路は、アドレ
スビットを記憶し、前記捕捉選択信号及び解放選択信号
を生成する順次接続された複数のラッチを含んで構成さ
れるのが好ましい。前記順次接続されたラッチはスキャ
ンチェーン内に接続され、前記ラッチに記憶されたアド
レスビットは独立して生成されるテストベクトルを形成
する。
【００２３】この独立して生成されるテストベクトルは
手動で生成するのに充分に容易である。また、本発明の
第２の態様によれば、入力信号を受信するために接続さ
れる入力ノードと中間ノードとの間に並列に接続される
複数の捕捉ハーフラッチであって、共通クロック信号を
受信するために接続される制御端子と、捕捉アドレスを
受信するために接続される捕捉選択端子と、解放アドレ
スを受信するために接続される解放選択端子とをそれぞ
れ有する捕捉ハーフラッチと、中間ノードとスキャン出
力ノードとの間に接続されて、クロック信号を受信する
ために接続される制御端子を有する解放ハーフラッチ
と、中間ノードとデータ出力ノードとの間に接続され
て、クロック信号を受信するために接続される制御端子
を有する更新ハーフラッチと、を含んで構成されるスキ
ャンラッチを提供する。
手動で生成するのに充分に容易である。また、本発明の
第２の態様によれば、入力信号を受信するために接続さ
れる入力ノードと中間ノードとの間に並列に接続される
複数の捕捉ハーフラッチであって、共通クロック信号を
受信するために接続される制御端子と、捕捉アドレスを
受信するために接続される捕捉選択端子と、解放アドレ
スを受信するために接続される解放選択端子とをそれぞ
れ有する捕捉ハーフラッチと、中間ノードとスキャン出
力ノードとの間に接続されて、クロック信号を受信する
ために接続される制御端子を有する解放ハーフラッチ
と、中間ノードとデータ出力ノードとの間に接続され
て、クロック信号を受信するために接続される制御端子
を有する更新ハーフラッチと、を含んで構成されるスキ
ャンラッチを提供する。
【００２４】更に、本発明の第３の態様によれば、入力
ノードと中間ノードとの間に並列に接続される複数の捕
捉ハーフラッチと、中間ノードとスキャン出力ノードと
の間に接続される解放ハーフラッチとを含んで構成され
るスキャンラッチを作動して、複数の捕捉ハーフラッチ
の機能のテストをするスキャンラッチのテスト方法であ
って、所定のスキャンテストビットのシーケンスを与え
るステップと、前記スキャンテストビットのシーケンス
を前記スキャンラッチを通して前記入力ノードから前記
スキャン出力ノードにシフトするステップと、前記スキ
ャン出力ノードにシフト出力されたスキャンテストビッ
トのシーケンスを前記シフト入力されたスキャンテスト
ビットのシーケンスと比較するステップと、を含んで構
成され、前記シフトステップは、複数の捕捉ハーフラッ
チのそれぞれを順次連続して選択するステップを含むこ
とを特徴とする方法を提供する。
ノードと中間ノードとの間に並列に接続される複数の捕
捉ハーフラッチと、中間ノードとスキャン出力ノードと
の間に接続される解放ハーフラッチとを含んで構成され
るスキャンラッチを作動して、複数の捕捉ハーフラッチ
の機能のテストをするスキャンラッチのテスト方法であ
って、所定のスキャンテストビットのシーケンスを与え
るステップと、前記スキャンテストビットのシーケンス
を前記スキャンラッチを通して前記入力ノードから前記
スキャン出力ノードにシフトするステップと、前記スキ
ャン出力ノードにシフト出力されたスキャンテストビッ
トのシーケンスを前記シフト入力されたスキャンテスト
ビットのシーケンスと比較するステップと、を含んで構
成され、前記シフトステップは、複数の捕捉ハーフラッ
チのそれぞれを順次連続して選択するステップを含むこ
とを特徴とする方法を提供する。
【００２５】前記複数の捕捉ハーフラッチのそれぞれを
順次連続して選択するステップは、連続するスキャンテ
ストまたはスキャンテストの連続するスキャンサイクル
において異なった捕捉ハーフラッチの選択を含むことが
できる。
順次連続して選択するステップは、連続するスキャンテ
ストまたはスキャンテストの連続するスキャンサイクル
において異なった捕捉ハーフラッチの選択を含むことが
できる。
【００２６】
【発明の実施の形態】本発明をより理解し、また、本発
明がどのように実施されるかを示すため、添付図面の図
１〜３の例によって説明する。まず、図８の回路に代え
て使用できて、スキャンテストを実施できる回路を図１
を参照して説明する。図８と同一部分には同じ参照符号
を付す。マルチプレクサや付加的ハーフラッチのような
スキャンテストに関連する費用が、図８の各ラッチ６０
〜６６が図７のスキャンセル２２ａに代わる場合に必要
な回路に関してかなり減少することは明らかである。
明がどのように実施されるかを示すため、添付図面の図
１〜３の例によって説明する。まず、図８の回路に代え
て使用できて、スキャンテストを実施できる回路を図１
を参照して説明する。図８と同一部分には同じ参照符号
を付す。マルチプレクサや付加的ハーフラッチのような
スキャンテストに関連する費用が、図８の各ラッチ６０
〜６６が図７のスキャンセル２２ａに代わる場合に必要
な回路に関してかなり減少することは明らかである。
【００２７】図１を参照すると、図８の各フルラッチ６
０〜６６は、ライン３４上のクロック信号ＣＡＰＴＵＲ
ＥＣＬＫによってクロックされる各捕捉ハーフラッチ１
００〜１０６に代わる。マルチプレクサ６８〜７４への
入力を形成する入力信号ライン８４は、マルチプレクサ
１１６の出力に接続される。マルチプレクサ１１６は、
第１の入力としてライン１０８上の信号ＤＡＴＡＩＮを
受信し、第２の入力としてライン１１０上の信号ＳＣＡ
ＮＩＮを受信し、更に、ライン３２上の制御信号ＣＯＮ
ＴＲＯＬ１によって制御される。トリステートゲート７
６〜８２の出力に接続される出力信号ライン８６は、更
新ハーフラッチ１１２及び解放ハーフラッチ１１４への
それぞれの入力となる。更新ハーフラッチ１１２の出力
はライン１１５上のＤＡＴＡＯＵＴ信号であり、解放ハ
ーフラッチ１１４の出力はライン１１８上のＳＣＡＮＯ
ＵＴ信号である。更新ハーフラッチ１１２及び解放ハー
フラッチ１１４はライン３６，３８上のクロック信号Ｕ
ＰＤＡＴＥＣＬＫ及びＲＥＬＥＡＳＥＣＬＫによってそ
れぞれクロックされる。
０〜６６は、ライン３４上のクロック信号ＣＡＰＴＵＲ
ＥＣＬＫによってクロックされる各捕捉ハーフラッチ１
００〜１０６に代わる。マルチプレクサ６８〜７４への
入力を形成する入力信号ライン８４は、マルチプレクサ
１１６の出力に接続される。マルチプレクサ１１６は、
第１の入力としてライン１０８上の信号ＤＡＴＡＩＮを
受信し、第２の入力としてライン１１０上の信号ＳＣＡ
ＮＩＮを受信し、更に、ライン３２上の制御信号ＣＯＮ
ＴＲＯＬ１によって制御される。トリステートゲート７
６〜８２の出力に接続される出力信号ライン８６は、更
新ハーフラッチ１１２及び解放ハーフラッチ１１４への
それぞれの入力となる。更新ハーフラッチ１１２の出力
はライン１１５上のＤＡＴＡＯＵＴ信号であり、解放ハ
ーフラッチ１１４の出力はライン１１８上のＳＣＡＮＯ
ＵＴ信号である。更新ハーフラッチ１１２及び解放ハー
フラッチ１１４はライン３６，３８上のクロック信号Ｕ
ＰＤＡＴＥＣＬＫ及びＲＥＬＥＡＳＥＣＬＫによってそ
れぞれクロックされる。
【００２８】マルチプレクサ６８〜７４を制御するアド
レスライン８８は、マルチプレクサ２３４の出力から直
接引き出され、トリステートゲート７６〜８２を制御す
るアドレスライン９０は、マルチプレクサ２３６の出力
から直接引き出される。マルチプレクサ２３４は、４ビ
ットシフトレジスタ２３８のライン２４０上の４ビット
並列出力に接続される第１の４ビット入力セットを有す
る。マルチプレクサ２３６は、４ビットシフトレジスタ
２３９のライン２４１上の４ビット並列出力に接続され
る第１の４ビット入力セットを有する。マルチプレクサ
２３４は、ライン２４２上の４ビットアドレスに接続さ
れる第２の入力セットを有し、マルチプレクサ２３６
は、ライン２４４上の４ビットアドレスに接続される第
２の入力セットを有する。ライン２４２，２４４上の４
ビットアドレスは、両方とも機能制御回路２５３によっ
て生成される。マルチプレクサ２３４，２３６は、ライ
ン２５０上の制御信号ＥＮＴＥＳＴによって両方ともが
制御されて、各入力セットのうちの１つをそれぞれの出
力に接続する。シフトレジスタ２３８は、ライン２４６
上の直列の入力を受信し、ライン２４８上に直列の出力
を順次生成するシフトレジスタ２３９への直列の入力と
なるライン２４３上に直列の出力を生成する。シフトレ
ジスタ２３８，２３９の直列のシフト入力及びシフト出
力は、ライン２５２上のクロック信号ＳＥＲＩＡＬＳＨ
ＩＦＴによって制御される。シフトレジスタ２３８の４
ビットは出力ライン２４０に透過して、４ビット出力ラ
イン２４０は常に４ビットシフトレジスタの値を持つ。
同様に、シフトレジスタ２３９の４ビットは出力ライン
２４１に透過して、４ビット出力ライン２４１は常に４
ビットシフトレジスタの値を持つ。
レスライン８８は、マルチプレクサ２３４の出力から直
接引き出され、トリステートゲート７６〜８２を制御す
るアドレスライン９０は、マルチプレクサ２３６の出力
から直接引き出される。マルチプレクサ２３４は、４ビ
ットシフトレジスタ２３８のライン２４０上の４ビット
並列出力に接続される第１の４ビット入力セットを有す
る。マルチプレクサ２３６は、４ビットシフトレジスタ
２３９のライン２４１上の４ビット並列出力に接続され
る第１の４ビット入力セットを有する。マルチプレクサ
２３４は、ライン２４２上の４ビットアドレスに接続さ
れる第２の入力セットを有し、マルチプレクサ２３６
は、ライン２４４上の４ビットアドレスに接続される第
２の入力セットを有する。ライン２４２，２４４上の４
ビットアドレスは、両方とも機能制御回路２５３によっ
て生成される。マルチプレクサ２３４，２３６は、ライ
ン２５０上の制御信号ＥＮＴＥＳＴによって両方ともが
制御されて、各入力セットのうちの１つをそれぞれの出
力に接続する。シフトレジスタ２３８は、ライン２４６
上の直列の入力を受信し、ライン２４８上に直列の出力
を順次生成するシフトレジスタ２３９への直列の入力と
なるライン２４３上に直列の出力を生成する。シフトレ
ジスタ２３８，２３９の直列のシフト入力及びシフト出
力は、ライン２５２上のクロック信号ＳＥＲＩＡＬＳＨ
ＩＦＴによって制御される。シフトレジスタ２３８の４
ビットは出力ライン２４０に透過して、４ビット出力ラ
イン２４０は常に４ビットシフトレジスタの値を持つ。
同様に、シフトレジスタ２３９の４ビットは出力ライン
２４１に透過して、４ビット出力ライン２４１は常に４
ビットシフトレジスタの値を持つ。
【００２９】図１の回路の通常動作の間、マルチプレク
サ１１６は、ライン３２上の制御信号ＣＯＮＴＲＯＬ１
によって制御されて、ライン１０８上のＤＡＴＡＩＮ信
号がそのマルチプレクサの出力ライン８４に接続され
る。ライン３８上のクロック信号ＲＥＬＥＡＳＥＣＬＫ
は保持されて、解放ハーフラッチ１１４はクロックされ
ない。ライン３４，３６上のクロック信号ＣＡＰＴＵＲ
ＥＣＬＫ，ＵＰＤＡＴＥＣＬＫはそれぞれ逆位相にクロ
ックされて、捕捉ハーフラッチ１００〜１０６のうちの
選択された１つが、更新ハーフラッチ１１２と共に動作
して、フルラッチとして機能する。更に、通常の機能動
作の間、ライン２５０上の制御信号ＥＮＴＥＳＴは、マ
ルチプレクサ２３４がライン８８上のその出力信号をラ
イン２４２上のその入力信号に接続し、マルチプレクサ
２３６がライン９０上のその出力信号をライン２４４上
のその入力信号に接続するようにセットされる。シフト
レジスタ２３８，２３９は、通常の機能動作の間、図１
の回路から遮断される。
サ１１６は、ライン３２上の制御信号ＣＯＮＴＲＯＬ１
によって制御されて、ライン１０８上のＤＡＴＡＩＮ信
号がそのマルチプレクサの出力ライン８４に接続され
る。ライン３８上のクロック信号ＲＥＬＥＡＳＥＣＬＫ
は保持されて、解放ハーフラッチ１１４はクロックされ
ない。ライン３４，３６上のクロック信号ＣＡＰＴＵＲ
ＥＣＬＫ，ＵＰＤＡＴＥＣＬＫはそれぞれ逆位相にクロ
ックされて、捕捉ハーフラッチ１００〜１０６のうちの
選択された１つが、更新ハーフラッチ１１２と共に動作
して、フルラッチとして機能する。更に、通常の機能動
作の間、ライン２５０上の制御信号ＥＮＴＥＳＴは、マ
ルチプレクサ２３４がライン８８上のその出力信号をラ
イン２４２上のその入力信号に接続し、マルチプレクサ
２３６がライン９０上のその出力信号をライン２４４上
のその入力信号に接続するようにセットされる。シフト
レジスタ２３８，２３９は、通常の機能動作の間、図１
の回路から遮断される。
【００３０】ライン２４２，２４４上のアドレス信号
は、機能制御回路２５３によって生成されるが、この機
能制御回路の動作は本発明に関係しない。しかし、ライ
ン２４２，２４４上の４ビットアドレスは同一であるた
め、上述の図８を参照して説明したのと同様に捕捉ハー
フラッチ１００〜１０６の１つが同時に記録及び読み出
しできることは言うまでもない。しかしながら、２つの
４ビットアドレスが異なっていて、図１の回路の通常の
機能動作の間に、入力ライン８４が出力ライン８６とし
て同一の捕捉ハーフラッチに通常は接続されないことが
より通例である。従って、通常の機能動作の間、図１の
回路は、図８の回路とまったく同じ方法で機能する。
は、機能制御回路２５３によって生成されるが、この機
能制御回路の動作は本発明に関係しない。しかし、ライ
ン２４２，２４４上の４ビットアドレスは同一であるた
め、上述の図８を参照して説明したのと同様に捕捉ハー
フラッチ１００〜１０６の１つが同時に記録及び読み出
しできることは言うまでもない。しかしながら、２つの
４ビットアドレスが異なっていて、図１の回路の通常の
機能動作の間に、入力ライン８４が出力ライン８６とし
て同一の捕捉ハーフラッチに通常は接続されないことが
より通例である。従って、通常の機能動作の間、図１の
回路は、図８の回路とまったく同じ方法で機能する。
【００３１】スキャンテストが実施されるとき、ライン
２５０上の制御信号ＥＮＴＥＳＴはスイッチされて、マ
ルチプレクサ２３４がライン８８上のその４ビット出力
をシフトレジスタ２３８のライン２４０上の４ビット出
力に接続し、また、マルチプレクサ２３６がライン９０
上のその４ビット出力をシフトレジスタ２３９のライン
２４１上の４ビット出力に接続する。ライン２４０，２
４１上の４ビットアドレスは、４ビットシフトレジスタ
２３８，２３９から得られる。シフトレジスタ２３８，
２３９はライン２５２上のクロック信号ＳＥＲＩＡＬＳ
ＨＩＦＴによって制御されて、シフトレジスタ２３８の
内容が、クロック信号ＳＥＲＩＡＬＳＨＩＦＴの各サイ
クルでの１ビットを通して直列にシフトされる。クロッ
ク信号ＳＥＲＩＡＬＳＨＩＦＴはクロック信号ＣＡＰＴ
ＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫ，ＵＰＤＡＴＥＣ
ＬＫと同じクロックから得られるので、スキャン入力ま
たはスキャン出力動作の間、シフトレジスタ２３８は捕
捉ハーフラッチ及び解放ハーフラッチと同じ周波数でク
ロックされる。スキャンテストの間、シフトレジスタ２
３８の内容がシフトレジスタ２３９の内容と一致しなけ
ればならないことは言うまでもない。
２５０上の制御信号ＥＮＴＥＳＴはスイッチされて、マ
ルチプレクサ２３４がライン８８上のその４ビット出力
をシフトレジスタ２３８のライン２４０上の４ビット出
力に接続し、また、マルチプレクサ２３６がライン９０
上のその４ビット出力をシフトレジスタ２３９のライン
２４１上の４ビット出力に接続する。ライン２４０，２
４１上の４ビットアドレスは、４ビットシフトレジスタ
２３８，２３９から得られる。シフトレジスタ２３８，
２３９はライン２５２上のクロック信号ＳＥＲＩＡＬＳ
ＨＩＦＴによって制御されて、シフトレジスタ２３８の
内容が、クロック信号ＳＥＲＩＡＬＳＨＩＦＴの各サイ
クルでの１ビットを通して直列にシフトされる。クロッ
ク信号ＳＥＲＩＡＬＳＨＩＦＴはクロック信号ＣＡＰＴ
ＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫ，ＵＰＤＡＴＥＣ
ＬＫと同じクロックから得られるので、スキャン入力ま
たはスキャン出力動作の間、シフトレジスタ２３８は捕
捉ハーフラッチ及び解放ハーフラッチと同じ周波数でク
ロックされる。スキャンテストの間、シフトレジスタ２
３８の内容がシフトレジスタ２３９の内容と一致しなけ
ればならないことは言うまでもない。
【００３２】図１の回路がスキャンチェーンの部分を形
成することを単に必要とされる通常のスキャンテストの
間、捕捉ハーフラッチ１００〜１０６のうちの１つだけ
を使用して、テストできる。４ビットの値は、シフトレ
ジスタ２３８，２３９に直列にシフトされて、アドレス
ライン８８，９０は、捕捉ハーフラッチ１００〜１０６
のうちの１つが入力ライン８４と出力ライン８６との間
に接続されるように制御される。このようなテスト動作
の間、制御回路５６は、シフトレジスタ２３８，２３９
に入力されるビットを直接制御して、捕捉ハーフラッチ
１００〜１０６のうちのどれが通常のスキャンテストに
選択されるかを直接制御する。このような通常のスキャ
ンテストに対して、第１の４ビット値がシフトレジスタ
２３８，２３９に一旦ロードされると、その後、この値
がテストの間ずっと保持される。
成することを単に必要とされる通常のスキャンテストの
間、捕捉ハーフラッチ１００〜１０６のうちの１つだけ
を使用して、テストできる。４ビットの値は、シフトレ
ジスタ２３８，２３９に直列にシフトされて、アドレス
ライン８８，９０は、捕捉ハーフラッチ１００〜１０６
のうちの１つが入力ライン８４と出力ライン８６との間
に接続されるように制御される。このようなテスト動作
の間、制御回路５６は、シフトレジスタ２３８，２３９
に入力されるビットを直接制御して、捕捉ハーフラッチ
１００〜１０６のうちのどれが通常のスキャンテストに
選択されるかを直接制御する。このような通常のスキャ
ンテストに対して、第１の４ビット値がシフトレジスタ
２３８，２３９に一旦ロードされると、その後、この値
がテストの間ずっと保持される。
【００３３】捕捉ハーフラッチ１００〜１０６の４つ全
てをテストすることが好ましいことは当然であり、この
目的のため、本実施形態は特別のテストモードを与え
る。各捕捉ハーフラッチ１００〜１０６をテストするた
めに、ライン３４，３８上の各クロック信号ＣＡＰＴＵ
ＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫの制御下で選択され
た捕捉ハーフラッチ及び解放ハーフラッチ１１４を通し
てテストデータをスキャン入力した後、スキャン出力し
て、スキャン出力されたデータがスキャン入力されたテ
ストデータと一致することを確認することだけが必要で
ある。特別のテストモードはこのようなテストを実施す
るための効率的な方法を提供する。
てをテストすることが好ましいことは当然であり、この
目的のため、本実施形態は特別のテストモードを与え
る。各捕捉ハーフラッチ１００〜１０６をテストするた
めに、ライン３４，３８上の各クロック信号ＣＡＰＴＵ
ＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫの制御下で選択され
た捕捉ハーフラッチ及び解放ハーフラッチ１１４を通し
てテストデータをスキャン入力した後、スキャン出力し
て、スキャン出力されたデータがスキャン入力されたテ
ストデータと一致することを確認することだけが必要で
ある。特別のテストモードはこのようなテストを実施す
るための効率的な方法を提供する。
【００３４】特別なテストモードの間、フルスキャン入
力及びスキャン出力が各捕捉ハーフラッチ１００〜１０
６に対して実施されて、４つのスキャンテストが実施さ
れる必要がある。しかし、これらのスキャンテストは構
造または性能スキャンテストよりも簡略であることは言
うまでもない。４ビットテストパターンがシフトレジス
タ２３８，２３９を通して、一連のテストにおいて各捕
捉ハーフラッチを連続して選択するために供給される。
代わりに、スキャンクロック信号（即ち、捕捉ハーフラ
ッチ１００〜１０６、解放ハーフラッチ１１４、及びシ
フトレジスタ２３８，２３９をクロックするクロック信
号）の連続するサイクルで、アドレスがシフトレジスタ
２３８，２３９を通して入力ライン２４６から出力ライ
ン２４８に直列に供給されて、捕捉ハーフラッチ１００
〜１０６のうちの異なるものがスキャン入力される各一
連のテストビットに対して連続して選択される。周期的
４ビットテストパターンは、所望の場合には、シフトレ
ジスタ２３８，２３９を通して一定して供給される。４
つの捕捉ハーフラッチ１００〜１０６をテストするに
は、少なくとも４つのクロックサイクルが必要である。
スキャンテストの間に４つの捕捉ハーフラッチ１００〜
１０６のうちの１つだけが常に選択されることが重要で
ある。例えば、これは、シフトレジスタ２３８，２３９
を通して連続的にクロックされるビットがマルチプレク
サ６８〜７４またはトリステートゲート７６〜８２を選
択する'1' それぞれの間に少なくとも３つの'0' を含ん
でなることを確実にすることによって保証される。
力及びスキャン出力が各捕捉ハーフラッチ１００〜１０
６に対して実施されて、４つのスキャンテストが実施さ
れる必要がある。しかし、これらのスキャンテストは構
造または性能スキャンテストよりも簡略であることは言
うまでもない。４ビットテストパターンがシフトレジス
タ２３８，２３９を通して、一連のテストにおいて各捕
捉ハーフラッチを連続して選択するために供給される。
代わりに、スキャンクロック信号（即ち、捕捉ハーフラ
ッチ１００〜１０６、解放ハーフラッチ１１４、及びシ
フトレジスタ２３８，２３９をクロックするクロック信
号）の連続するサイクルで、アドレスがシフトレジスタ
２３８，２３９を通して入力ライン２４６から出力ライ
ン２４８に直列に供給されて、捕捉ハーフラッチ１００
〜１０６のうちの異なるものがスキャン入力される各一
連のテストビットに対して連続して選択される。周期的
４ビットテストパターンは、所望の場合には、シフトレ
ジスタ２３８，２３９を通して一定して供給される。４
つの捕捉ハーフラッチ１００〜１０６をテストするに
は、少なくとも４つのクロックサイクルが必要である。
スキャンテストの間に４つの捕捉ハーフラッチ１００〜
１０６のうちの１つだけが常に選択されることが重要で
ある。例えば、これは、シフトレジスタ２３８，２３９
を通して連続的にクロックされるビットがマルチプレク
サ６８〜７４またはトリステートゲート７６〜８２を選
択する'1' それぞれの間に少なくとも３つの'0' を含ん
でなることを確実にすることによって保証される。
【００３５】シフトレジスタ２３８，２３９の４つのビ
ットは、異なったスキャンチェーンの４つのスキャンラ
ッチによって実際に表される。このような場合、シフト
レジスタ２３８，２３９に入力された４ビットアドレス
は、そのスキャンチェーンに関係する制御回路によって
生成される。スキャンラッチが、上述したように更新可
能に使われる場合、付加的クロック信号ＳＥＲＩＡＬＳ
ＨＩＦＴが省略でき、シフトレジスタ２３８，２３９
は、上述の、例えば、図７で参照したような標準的な制
御及びクロック信号によって制御される。しかし、この
ような例において、シフトレジスタ２３８，２３９がそ
の一部を形成するアドレススキャンチェーンは、このよ
うなレジスタを通してシフトされるテストベクトルが正
しい位置になるまで、更新されないことを保証する必要
がある。
ットは、異なったスキャンチェーンの４つのスキャンラ
ッチによって実際に表される。このような場合、シフト
レジスタ２３８，２３９に入力された４ビットアドレス
は、そのスキャンチェーンに関係する制御回路によって
生成される。スキャンラッチが、上述したように更新可
能に使われる場合、付加的クロック信号ＳＥＲＩＡＬＳ
ＨＩＦＴが省略でき、シフトレジスタ２３８，２３９
は、上述の、例えば、図７で参照したような標準的な制
御及びクロック信号によって制御される。しかし、この
ような例において、シフトレジスタ２３８，２３９がそ
の一部を形成するアドレススキャンチェーンは、このよ
うなレジスタを通してシフトされるテストベクトルが正
しい位置になるまで、更新されないことを保証する必要
がある。
【００３６】前述の説明から、図８の回路を、スキャン
テストだけに関係する構成部品によって使われるチップ
領域の量に実質的影響のないスキャンテストのための回
路に代えたことは明らかである。８つのハーフラッチ
（各フルラッチにつき２つ）からなる図８の機能回路
は、フルスキャンテスト可能で、６つのハーフラッチと
付加的なマルチプレクサだけからなる機能回路に代わ
る。
テストだけに関係する構成部品によって使われるチップ
領域の量に実質的影響のないスキャンテストのための回
路に代えたことは明らかである。８つのハーフラッチ
（各フルラッチにつき２つ）からなる図８の機能回路
は、フルスキャンテスト可能で、６つのハーフラッチと
付加的なマルチプレクサだけからなる機能回路に代わ
る。
【００３７】シフトレジスタ２３８，２３９が並列ロー
ドするための機能を有する場合、マルチプレクサ２３
４，２３６は省略できる。図１の回路の通常の動作の
間、機能制御回路はその出力がそれぞれライン８８，９
０に直接接続される２つのシフトレジスタ２３８，２３
９を並列ロードできる。スキャンテストの間、並列ロー
ドは禁止でき、テストデータはシフトレジスタ２３８，
２３９に連続してシフトされる。しかし、テストモード
でも、シフトレジスタは初期テストベクトルをシフトレ
ジスタ２３８，２３９に並列ロードすることによって初
期化できる。これは、初期テストベクトルをスキャンシ
フトレジスタに直列ロードするよりも、少ない時間でロ
ードできるため効率的である。
ドするための機能を有する場合、マルチプレクサ２３
４，２３６は省略できる。図１の回路の通常の動作の
間、機能制御回路はその出力がそれぞれライン８８，９
０に直接接続される２つのシフトレジスタ２３８，２３
９を並列ロードできる。スキャンテストの間、並列ロー
ドは禁止でき、テストデータはシフトレジスタ２３８，
２３９に連続してシフトされる。しかし、テストモード
でも、シフトレジスタは初期テストベクトルをシフトレ
ジスタ２３８，２３９に並列ロードすることによって初
期化できる。これは、初期テストベクトルをスキャンシ
フトレジスタに直列ロードするよりも、少ない時間でロ
ードできるため効率的である。
【００３８】しかし、図１の回路は、消費電力や工程経
費等に関して高価である３つのクロック信号を必要とす
る点で用途によっては効率的でない。本件出願人の特願
平７−２２０７８７号においては、上述の図７を参照し
て説明したスキャンセル２２ａが、３つのクロック信号
ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫ，ＵＰＤ
ＡＴＥＣＬＫに代わる単一クロックを有するスキャンセ
ルに代えられている。図２は、単一クロックによって制
御されるこのようなスキャンセルに従って適合された図
１の回路の一部を示す。図２において、図１と同様の部
分には同一の参照符号が付してある。
費等に関して高価である３つのクロック信号を必要とす
る点で用途によっては効率的でない。本件出願人の特願
平７−２２０７８７号においては、上述の図７を参照し
て説明したスキャンセル２２ａが、３つのクロック信号
ＣＡＰＴＵＲＥＣＬＫ，ＲＥＬＥＡＳＥＣＬＫ，ＵＰＤ
ＡＴＥＣＬＫに代わる単一クロックを有するスキャンセ
ルに代えられている。図２は、単一クロックによって制
御されるこのようなスキャンセルに従って適合された図
１の回路の一部を示す。図２において、図１と同様の部
分には同一の参照符号が付してある。
【００３９】図２において、図１のハーフラッチ１１
２，１１４は、クロック信号及び制御信号を受信するゲ
ート制御更新ハーフラッチ１２０、ゲート制御解放ハー
フラッチ１２２に代えられている。捕捉ハーフラッチ１
００〜１０６は、ライン１２４上の共通クロック信号Ｃ
ＯＭＭＯＮＣＬＫの反転信号によってクロックされる。
共通クロック信号ＣＯＭＭＯＮＣＬＫはゲート制御更新
ハーフラッチ１２０及びゲート制御解放ハーフラッチ１
２２もクロックする。ゲート制御更新ハーフラッチ１２
０は、ライン１２６上の制御信号ＣＯＮＴＲＯＬ２の反
転信号によって動作可能となり、ゲート制御解放ハーフ
ラッチ１２２はライン１２６上の制御信号ＣＯＮＴＲＯ
Ｌ２によって動作可能となる。
２，１１４は、クロック信号及び制御信号を受信するゲ
ート制御更新ハーフラッチ１２０、ゲート制御解放ハー
フラッチ１２２に代えられている。捕捉ハーフラッチ１
００〜１０６は、ライン１２４上の共通クロック信号Ｃ
ＯＭＭＯＮＣＬＫの反転信号によってクロックされる。
共通クロック信号ＣＯＭＭＯＮＣＬＫはゲート制御更新
ハーフラッチ１２０及びゲート制御解放ハーフラッチ１
２２もクロックする。ゲート制御更新ハーフラッチ１２
０は、ライン１２６上の制御信号ＣＯＮＴＲＯＬ２の反
転信号によって動作可能となり、ゲート制御解放ハーフ
ラッチ１２２はライン１２６上の制御信号ＣＯＮＴＲＯ
Ｌ２によって動作可能となる。
【００４０】ここで、性能テストを実施する際の図２の
回路の動作を説明する。性能テストを実施するとき、マ
ルチプレクサ７４が制御されてライン８４上の入力をそ
の出力に接続し、トリステートゲート８２が動作可能に
なると、捕捉ハーフラッチ１０６は入力ライン８４と出
力ライン８６との間に接続されると考えられる。その
後、マルチプレクサ６８〜７２及びトリステートゲート
７６〜８０の全てが動作不能になる。
回路の動作を説明する。性能テストを実施するとき、マ
ルチプレクサ７４が制御されてライン８４上の入力をそ
の出力に接続し、トリステートゲート８２が動作可能に
なると、捕捉ハーフラッチ１０６は入力ライン８４と出
力ライン８６との間に接続されると考えられる。その
後、マルチプレクサ６８〜７２及びトリステートゲート
７６〜８０の全てが動作不能になる。
【００４１】制御回路が性能テストの実施を表示する
と、ライン３２上の制御信号ＣＯＮＴＲＯＬ１がスイッ
チされて、ライン８４上のマルチプレクサの出力がライ
ン１１０上のマルチプレクサの入力ＳＣＡＮＩＮに接続
される。制御信号ＣＯＮＴＲＯＬ２は、ゲート制御更新
ハーフラッチ１２０が動作不能になり、ゲート制御解放
ハーフラッチ１２２が動作可能になるようにセットされ
る。その後、制御回路は、ライン１１０上のＳＣＡＮＩ
Ｎ入力からライン１１８上のＳＣＡＮＯＵＴ出力までの
スキャンチェーンでの一連のスキャンセルを通して連続
的にクロックされる高感度テストビットをＳＣＡＮＩＮ
信号ライン１１０上に連続して出力する。スキャンセル
に適用できる高感度テストビットがＳＣＡＮＩＮ信号ラ
イン１１０上にある状態に到達することが理解される。
クロック信号ＣＯＭＭＯＮＣＬＫの次の立ち下がりエッ
ジにおいて、捕捉ハーフラッチ１０６は透過になり、こ
の高感度ビットは出力ライン８６に転送される。クロッ
ク信号ＣＯＭＭＯＮＣＬＫの次の立ち上がりエッジの前
に、制御信号ＣＯＮＴＲＯＬ２はスイッチされて、ゲー
ト制御更新ハーフラッチ１２０が動作可能になり、ゲー
ト制御解放ハーフラッチ１２２が動作不能になる。次
に、クロック信号ＣＯＭＭＯＮＣＬＫの正のエッジにお
いて、出力ライン８６上の高感度テストビットは、ゲー
ト制御更新ハーフラッチ１２０の出力に転送され、結果
として、スキャンセルのＤＡＴＡＯＵＴ出力ライン１１
５に転送される。従って、全ての組合せ論理回路ブロッ
クの入力は各高感度ビットに更新されて、わずかな遅れ
の後に、ＤＡＴＡＩＮ入力ライン上に現れた組合せ論理
回路ブロックの出力が新しい値に変化する。
と、ライン３２上の制御信号ＣＯＮＴＲＯＬ１がスイッ
チされて、ライン８４上のマルチプレクサの出力がライ
ン１１０上のマルチプレクサの入力ＳＣＡＮＩＮに接続
される。制御信号ＣＯＮＴＲＯＬ２は、ゲート制御更新
ハーフラッチ１２０が動作不能になり、ゲート制御解放
ハーフラッチ１２２が動作可能になるようにセットされ
る。その後、制御回路は、ライン１１０上のＳＣＡＮＩ
Ｎ入力からライン１１８上のＳＣＡＮＯＵＴ出力までの
スキャンチェーンでの一連のスキャンセルを通して連続
的にクロックされる高感度テストビットをＳＣＡＮＩＮ
信号ライン１１０上に連続して出力する。スキャンセル
に適用できる高感度テストビットがＳＣＡＮＩＮ信号ラ
イン１１０上にある状態に到達することが理解される。
クロック信号ＣＯＭＭＯＮＣＬＫの次の立ち下がりエッ
ジにおいて、捕捉ハーフラッチ１０６は透過になり、こ
の高感度ビットは出力ライン８６に転送される。クロッ
ク信号ＣＯＭＭＯＮＣＬＫの次の立ち上がりエッジの前
に、制御信号ＣＯＮＴＲＯＬ２はスイッチされて、ゲー
ト制御更新ハーフラッチ１２０が動作可能になり、ゲー
ト制御解放ハーフラッチ１２２が動作不能になる。次
に、クロック信号ＣＯＭＭＯＮＣＬＫの正のエッジにお
いて、出力ライン８６上の高感度テストビットは、ゲー
ト制御更新ハーフラッチ１２０の出力に転送され、結果
として、スキャンセルのＤＡＴＡＯＵＴ出力ライン１１
５に転送される。従って、全ての組合せ論理回路ブロッ
クの入力は各高感度ビットに更新されて、わずかな遅れ
の後に、ＤＡＴＡＩＮ入力ライン上に現れた組合せ論理
回路ブロックの出力が新しい値に変化する。
【００４２】次に、制御信号ＣＯＮＴＲＯＬ２は、その
前の状態に戻り、ゲート制御更新ハーフラッチ１２０は
再び動作不能になり、結果として、高感度テストビット
がＤＡＴＡＯＵＴ出力ライン１１５上に保持される。そ
の後、制御回路はＳＣＡＮＩＮ信号ライン１１０上に、
スキャンチェーン内の一連のスキャンセルを通して、高
感度テストビットがスキャン入力されたのと同様の方法
で連続的にクロックされる活性テストビットを連続して
出力する。高感度テストビットと同様に、スキャンセル
に適用できる活性テストビットがＳＣＡＮＩＮ信号ライ
ン１１０上にある状態に到達する。前述のステップの同
じシーケンスによって、スキャンセルはクロック及び制
御されて、クロック信号ＣＯＭＭＯＮＣＬＫの正のエッ
ジの後に、活性テストビットがスキャンセルのＤＡＴＡ
ＯＵＴ出力ライン１１５に転送される。従って、全ての
組合せ論理回路ブロックの入力は、各活性テストビット
に更新される。
前の状態に戻り、ゲート制御更新ハーフラッチ１２０は
再び動作不能になり、結果として、高感度テストビット
がＤＡＴＡＯＵＴ出力ライン１１５上に保持される。そ
の後、制御回路はＳＣＡＮＩＮ信号ライン１１０上に、
スキャンチェーン内の一連のスキャンセルを通して、高
感度テストビットがスキャン入力されたのと同様の方法
で連続的にクロックされる活性テストビットを連続して
出力する。高感度テストビットと同様に、スキャンセル
に適用できる活性テストビットがＳＣＡＮＩＮ信号ライ
ン１１０上にある状態に到達する。前述のステップの同
じシーケンスによって、スキャンセルはクロック及び制
御されて、クロック信号ＣＯＭＭＯＮＣＬＫの正のエッ
ジの後に、活性テストビットがスキャンセルのＤＡＴＡ
ＯＵＴ出力ライン１１５に転送される。従って、全ての
組合せ論理回路ブロックの入力は、各活性テストビット
に更新される。
【００４３】この更新が発生するクロック信号ＣＯＭＭ
ＯＮＣＬＫの正のエッジの後に、負のエッジが、制御回
路によって通常のクロック周期に対して通常予測される
よりも早く、クロック信号ＣＯＭＭＯＮＣＬＫ上に強制
的に生じる。従って、ゲート制御更新ハーフラッチ１２
０がデータ保持状態にあるので、活性テストビットが出
力ＤＡＴＡＯＵＴ上に保持される。その後、制御信号Ｃ
ＯＮＴＲＯＬ１，ＣＯＮＴＲＯＬ２はスイッチされて、
マルチプレクサ１１６はライン８４上のその出力をライ
ン１０８上のそのＤＡＴＡＩＮ入力に接続し、ゲート制
御更新ハーフラッチは動作不能になり、ゲート制御解放
ハーフラッチは動作可能になる。わずかな遅れの後に、
新しい結果がＤＡＴＡＩＮ信号ライン１０８上に現れ、
その結果は組合せ論理回路ブロックの入力に適用された
活性テストビットの結果であり、また、捕捉ハーフラッ
チ１０６がデータ転送状態にあるので、この結果がライ
ン８６上の捕捉ハーフラッチの出力に転送される。次
に、クロック信号ＣＯＭＭＯＮＣＬＫは、通常予測され
るよりも早くハイレベルに強制され（制御回路の制御の
下で）、この正のクロックエッジにより、捕捉ハーフラ
ッチ１０６がデータ保持状態にあるため、ライン８６上
に保持される結果を生じる。従って、この結果はスキャ
ンセルによって捕捉される。組合せ論理回路ブロックの
入力に適用される活性入力と、活性テストビットでライ
ン１１５上のＤＡＴＡＯＵＴ出力信号を更新する信号Ｃ
ＯＭＭＯＮＣＬＫの正のクロックエッジの後に信号ＣＯ
ＭＭＯＮＣＬＫの最初の正のクロックエッジのタイミン
グを制御することによって捕捉される結果と、の間の時
間は、制御回路の制御下で調整できることが分かる。
ＯＮＣＬＫの正のエッジの後に、負のエッジが、制御回
路によって通常のクロック周期に対して通常予測される
よりも早く、クロック信号ＣＯＭＭＯＮＣＬＫ上に強制
的に生じる。従って、ゲート制御更新ハーフラッチ１２
０がデータ保持状態にあるので、活性テストビットが出
力ＤＡＴＡＯＵＴ上に保持される。その後、制御信号Ｃ
ＯＮＴＲＯＬ１，ＣＯＮＴＲＯＬ２はスイッチされて、
マルチプレクサ１１６はライン８４上のその出力をライ
ン１０８上のそのＤＡＴＡＩＮ入力に接続し、ゲート制
御更新ハーフラッチは動作不能になり、ゲート制御解放
ハーフラッチは動作可能になる。わずかな遅れの後に、
新しい結果がＤＡＴＡＩＮ信号ライン１０８上に現れ、
その結果は組合せ論理回路ブロックの入力に適用された
活性テストビットの結果であり、また、捕捉ハーフラッ
チ１０６がデータ転送状態にあるので、この結果がライ
ン８６上の捕捉ハーフラッチの出力に転送される。次
に、クロック信号ＣＯＭＭＯＮＣＬＫは、通常予測され
るよりも早くハイレベルに強制され（制御回路の制御の
下で）、この正のクロックエッジにより、捕捉ハーフラ
ッチ１０６がデータ保持状態にあるため、ライン８６上
に保持される結果を生じる。従って、この結果はスキャ
ンセルによって捕捉される。組合せ論理回路ブロックの
入力に適用される活性入力と、活性テストビットでライ
ン１１５上のＤＡＴＡＯＵＴ出力信号を更新する信号Ｃ
ＯＭＭＯＮＣＬＫの正のクロックエッジの後に信号ＣＯ
ＭＭＯＮＣＬＫの最初の正のクロックエッジのタイミン
グを制御することによって捕捉される結果と、の間の時
間は、制御回路の制御下で調整できることが分かる。
【００４４】図２のスキャンセルが構造テストだけを実
施するために用いられ、性能テストを実施するためには
用いられない場合、制御回路がクロック信号ＣＯＭＭＯ
ＮＣＬＫの早期の正のクロックエッジを強制する必要は
ない。結果である捕捉のタイミングは構造テストには重
要ではなく、そのため、クロック信号ＣＯＭＭＯＮＣＬ
Ｋの通常のサイクルにおいて、次の正のクロックエッジ
を待つことができる。また、構造テストに関しては高感
度テストビットをスキャンする必要はなく、活性テスト
ビットだけをスキャンするだけでよいことが理解され
る。
施するために用いられ、性能テストを実施するためには
用いられない場合、制御回路がクロック信号ＣＯＭＭＯ
ＮＣＬＫの早期の正のクロックエッジを強制する必要は
ない。結果である捕捉のタイミングは構造テストには重
要ではなく、そのため、クロック信号ＣＯＭＭＯＮＣＬ
Ｋの通常のサイクルにおいて、次の正のクロックエッジ
を待つことができる。また、構造テストに関しては高感
度テストビットをスキャンする必要はなく、活性テスト
ビットだけをスキャンするだけでよいことが理解され
る。
【００４５】その後、各スキャンセルでの捕捉結果はク
ロック信号ＣＯＭＭＯＮＣＬＫの制御の下、高感度及び
活性ビットがスキャン入力されたのと同じ方法でスキャ
ン出力される。捕捉結果が制御回路によってスキャン出
力されている間、高感度テストビットの新しいセットが
スキャン入力されることが分かる。個々の捕捉ラッチを
テストするために、上述の図１の回路を参照して説明し
た特別なテストモードが図２の回路の方法と全く同じ方
法で使用できる。
ロック信号ＣＯＭＭＯＮＣＬＫの制御の下、高感度及び
活性ビットがスキャン入力されたのと同じ方法でスキャ
ン出力される。捕捉結果が制御回路によってスキャン出
力されている間、高感度テストビットの新しいセットが
スキャン入力されることが分かる。個々の捕捉ラッチを
テストするために、上述の図１の回路を参照して説明し
た特別なテストモードが図２の回路の方法と全く同じ方
法で使用できる。
【００４６】図３は、公知の回路構成部品を用いた図２
の回路の特別な実施形態についての例示図である。図２
と同様の部分には同一の参照符号が付してある。マルチ
プレクサ１１６は２つの２入力ＡＮＤゲート１３０，１
３２と、ＮＯＲゲート１３４とからなり、ＡＮＤゲート
１３０はその入力のうちの一方が反転される。ＡＮＤゲ
ート１３０は、その非反転入力でライン１０８上のＤＡ
ＴＡＩＮ信号を受信し、またその反転入力でライン３２
上の制御信号ＣＯＮＴＲＯＬ１を受信する。ＡＮＤゲー
ト１３２は、その２つの入力でライン１１０上のＳＣＡ
ＮＩＮ信号とライン３２上の制御信号ＣＯＮＴＲＯＬ１
とを受信する。捕捉ハーフラッチ１００〜１０６は、マ
ルチプレクサ１１６の出力とトリステートゲート６８〜
７４の入力との間の経路でパスゲートとして接続される
１対の相補形トランジスタ１３６，１３８を含んで構成
される共通のクロック素子を有する。ｐ−チャネルトラ
ンジスタ１３８はクロック信号ＣＯＭＭＯＮＣＬＫによ
って制御され、ｎ−チャネルトランジスタ１３６はイン
バータ２３２によって生成されるクロック信号ＣＯＭＭ
ＯＮＣＬＫの反転信号によって制御される。捕捉ハーフ
ラッチ１００は、背中合せに配置して接続された強イン
バータ１６６と弱インバータ１６４とからなる記憶ノー
ドによって表される。捕捉ハーフラッチ１０２は、背中
合せに配置して接続された強インバータ１７０と弱イン
バータ１６８とからなる記憶ノードによって表される。
捕捉ハーフラッチ１０４は、背中合せに配置して接続さ
れた強インバータ１７４と弱インバータ１７２とからな
る記憶ノードによって表される。捕捉ハーフラッチ１０
６は、背中合せに配置して接続された強インバータ１７
８と弱インバータ１７６とからなる記憶ノードによって
表される。
の回路の特別な実施形態についての例示図である。図２
と同様の部分には同一の参照符号が付してある。マルチ
プレクサ１１６は２つの２入力ＡＮＤゲート１３０，１
３２と、ＮＯＲゲート１３４とからなり、ＡＮＤゲート
１３０はその入力のうちの一方が反転される。ＡＮＤゲ
ート１３０は、その非反転入力でライン１０８上のＤＡ
ＴＡＩＮ信号を受信し、またその反転入力でライン３２
上の制御信号ＣＯＮＴＲＯＬ１を受信する。ＡＮＤゲー
ト１３２は、その２つの入力でライン１１０上のＳＣＡ
ＮＩＮ信号とライン３２上の制御信号ＣＯＮＴＲＯＬ１
とを受信する。捕捉ハーフラッチ１００〜１０６は、マ
ルチプレクサ１１６の出力とトリステートゲート６８〜
７４の入力との間の経路でパスゲートとして接続される
１対の相補形トランジスタ１３６，１３８を含んで構成
される共通のクロック素子を有する。ｐ−チャネルトラ
ンジスタ１３８はクロック信号ＣＯＭＭＯＮＣＬＫによ
って制御され、ｎ−チャネルトランジスタ１３６はイン
バータ２３２によって生成されるクロック信号ＣＯＭＭ
ＯＮＣＬＫの反転信号によって制御される。捕捉ハーフ
ラッチ１００は、背中合せに配置して接続された強イン
バータ１６６と弱インバータ１６４とからなる記憶ノー
ドによって表される。捕捉ハーフラッチ１０２は、背中
合せに配置して接続された強インバータ１７０と弱イン
バータ１６８とからなる記憶ノードによって表される。
捕捉ハーフラッチ１０４は、背中合せに配置して接続さ
れた強インバータ１７４と弱インバータ１７２とからな
る記憶ノードによって表される。捕捉ハーフラッチ１０
６は、背中合せに配置して接続された強インバータ１７
８と弱インバータ１７６とからなる記憶ノードによって
表される。
【００４７】本実施形態において、マルチプレクサ６８
〜７４はトリステートゲートとして使用される。このよ
うな使用方法は本実施形態において許容される。これ
は、捕捉ハーフラッチ１００〜１０６がラッチ自体がラ
ッチの出力を各入力にフィードバックする折返しインバ
ータとして用いられるためである。フィードバックイン
バータは弱インバータであって、トリステートゲート６
８〜７４のそれぞれが機能可能である場合にラッチへの
入力が駆動されて新しい値になる。
〜７４はトリステートゲートとして使用される。このよ
うな使用方法は本実施形態において許容される。これ
は、捕捉ハーフラッチ１００〜１０６がラッチ自体がラ
ッチの出力を各入力にフィードバックする折返しインバ
ータとして用いられるためである。フィードバックイン
バータは弱インバータであって、トリステートゲート６
８〜７４のそれぞれが機能可能である場合にラッチへの
入力が駆動されて新しい値になる。
【００４８】トリステートゲート６８は、インバータ１
４４を介して制御端子が相互接続された１対の相補形ト
ランジスタ１４０，１４２からなる。トリステートゲー
ト７０は、インバータ１５０を介して制御端子が相互接
続された１対の相補形トランジスタ１４６，１４８から
なる。トリステートゲート７２は、インバータ１５６を
介して制御端子が相互接続された１対の相補形トランジ
スタ１５２，１５４からなる。トリステートゲート７４
は、インバータ１６２を介して制御端子が相互接続され
た１対の相補形トランジスタ１５８，１６０からなる。
トリステートゲート６８は、ライン８８上の４ビットア
ドレスのうちのライン８８ａ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１４２の制御端子が
信号ライン８８ａに接続され、ｐ−チャネルトランジス
タ１４０がインバータ１４４によって信号ライン８８ａ
の反転信号に接続される。トリステートゲート７０は、
ライン８８上の４ビットアドレスのうちのライン８８ｂ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１４８の制御端子が信号ライン８８ｂに接続さ
れ、ｐ−チャネルトランジスタ１４６がインバータ１５
０によって信号ライン８８ｂの反転信号に接続される。
トリステートゲート７２は、ライン８８上の４ビットア
ドレスのうちのライン８８ｃ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１５４の制御端子が
信号ライン８８ｃに接続され、ｐ−チャネルトランジス
タ１５２がインバータ１５６によって信号ライン８８ｃ
の反転信号に接続される。トリステートゲート７４は、
ライン８８上の４ビットアドレスのうちのライン８８ｄ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１６０の制御端子が信号ライン８８ｄに接続さ
れ、ｐ−チャネルトランジスタ１５８がインバータ１６
２によって信号ライン８８ｄの反転信号に接続される。
４４を介して制御端子が相互接続された１対の相補形ト
ランジスタ１４０，１４２からなる。トリステートゲー
ト７０は、インバータ１５０を介して制御端子が相互接
続された１対の相補形トランジスタ１４６，１４８から
なる。トリステートゲート７２は、インバータ１５６を
介して制御端子が相互接続された１対の相補形トランジ
スタ１５２，１５４からなる。トリステートゲート７４
は、インバータ１６２を介して制御端子が相互接続され
た１対の相補形トランジスタ１５８，１６０からなる。
トリステートゲート６８は、ライン８８上の４ビットア
ドレスのうちのライン８８ａ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１４２の制御端子が
信号ライン８８ａに接続され、ｐ−チャネルトランジス
タ１４０がインバータ１４４によって信号ライン８８ａ
の反転信号に接続される。トリステートゲート７０は、
ライン８８上の４ビットアドレスのうちのライン８８ｂ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１４８の制御端子が信号ライン８８ｂに接続さ
れ、ｐ−チャネルトランジスタ１４６がインバータ１５
０によって信号ライン８８ｂの反転信号に接続される。
トリステートゲート７２は、ライン８８上の４ビットア
ドレスのうちのライン８８ｃ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１５４の制御端子が
信号ライン８８ｃに接続され、ｐ−チャネルトランジス
タ１５２がインバータ１５６によって信号ライン８８ｃ
の反転信号に接続される。トリステートゲート７４は、
ライン８８上の４ビットアドレスのうちのライン８８ｄ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１６０の制御端子が信号ライン８８ｄに接続さ
れ、ｐ−チャネルトランジスタ１５８がインバータ１６
２によって信号ライン８８ｄの反転信号に接続される。
【００４９】トリステートゲート７６は、インバータ２
０２を介して制御端子が相互接続された１対の相補形ト
ランジスタ１８０，１８２からなる。トリステートゲー
ト７８は、インバータ２００を介して制御端子が相互接
続された１対の相補形トランジスタ１８４，１８６から
なる。トリステートゲート８０は、インバータ１９８を
介して制御端子が相互接続された１対の相補形トランジ
スタ１８８，１９０からなる。トリステートゲート８２
は、インバータ１９６を介して制御端子が相互接続され
た１対の相補形トランジスタ１９２，１９４からなる。
トリステートゲート７６は、ライン９０上の４ビットア
ドレスのうちのライン９０ａ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１８２の制御端子が
信号ライン９０ａに接続され、ｐ−チャネルトランジス
タ１８０がインバータ２０２によって信号ライン９０ａ
の反転信号に接続される。トリステートゲート７８は、
ライン９０上の４ビットアドレスのうちのライン９０ｂ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１８６の制御端子が信号ライン９０ｂに接続さ
れ、ｐ−チャネルトランジスタ１８４がインバータ２０
０によって信号ライン９０ｂの反転信号に接続される。
トリステートゲート８０は、ライン９０上の４ビットア
ドレスのうちのライン９０ｃ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１９０の制御端子が
信号ライン９０ｃに接続され、ｐ−チャネルトランジス
タ１８８がインバータ１９８によって信号ライン９０ｃ
の反転信号に接続される。トリステートゲート８２は、
ライン９０上の４ビットアドレスのうちのライン９０ｄ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１９４の制御端子が信号ライン９０ｄに接続さ
れ、ｐ−チャネルトランジスタ１９２がインバータ１９
６によって信号ライン９０ｄの反転信号に接続される。
０２を介して制御端子が相互接続された１対の相補形ト
ランジスタ１８０，１８２からなる。トリステートゲー
ト７８は、インバータ２００を介して制御端子が相互接
続された１対の相補形トランジスタ１８４，１８６から
なる。トリステートゲート８０は、インバータ１９８を
介して制御端子が相互接続された１対の相補形トランジ
スタ１８８，１９０からなる。トリステートゲート８２
は、インバータ１９６を介して制御端子が相互接続され
た１対の相補形トランジスタ１９２，１９４からなる。
トリステートゲート７６は、ライン９０上の４ビットア
ドレスのうちのライン９０ａ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１８２の制御端子が
信号ライン９０ａに接続され、ｐ−チャネルトランジス
タ１８０がインバータ２０２によって信号ライン９０ａ
の反転信号に接続される。トリステートゲート７８は、
ライン９０上の４ビットアドレスのうちのライン９０ｂ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１８６の制御端子が信号ライン９０ｂに接続さ
れ、ｐ−チャネルトランジスタ１８４がインバータ２０
０によって信号ライン９０ｂの反転信号に接続される。
トリステートゲート８０は、ライン９０上の４ビットア
ドレスのうちのライン９０ｃ上の１ビットによって制御
されて、ｎ−チャネルトランジスタ１９０の制御端子が
信号ライン９０ｃに接続され、ｐ−チャネルトランジス
タ１８８がインバータ１９８によって信号ライン９０ｃ
の反転信号に接続される。トリステートゲート８２は、
ライン９０上の４ビットアドレスのうちのライン９０ｄ
上の１ビットによって制御されて、ｎ−チャネルトラン
ジスタ１９４の制御端子が信号ライン９０ｄに接続さ
れ、ｐ−チャネルトランジスタ１９２がインバータ１９
６によって信号ライン９０ｄの反転信号に接続される。
【００５０】ゲート制御更新ハーフラッチ１２０とゲー
ト制御解放ハーフラッチ１２２の両方は、２つの相補形
トランジスタ２０４，２０６で表される共通のクロック
素子を有する。ｐ−チャネルトランジスタ２０４は、ク
ロック信号ＣＯＭＭＯＮＣＬＫの反転信号を受信し、ｎ
−チャネルトランジスタ２０６は、クロック信号ＣＯＭ
ＭＯＮＣＬＫを受信する。相補形トランジスタ２０４，
２０６は、トリステートゲート７６〜８２の出力と出力
ライン８６との間の経路でパスゲートとして接続され
る。更に、ゲート制御更新ハーフラッチ１２０は、パス
ゲートとして配置されインバータ２１２によって相互接
続された制御端子を有する１対の相補形トランジスタ２
０８，２１０と、背中合せに配置して接続された強イン
バータ２２２及び弱インバータ２２０からなる記憶ノー
ドと、出力インバータ２２８とを含んで構成される。相
補形トランジスタ２０８，２１０はライン１２６上の制
御信号ＣＯＮＴＲＯＬ２によって制御されて、ｎ−チャ
ネルトランジスタ２１０の制御端子が信号ライン１２６
に接続され、ｐ−チャネルトランジスタ２０８がインバ
ータ２１２によって信号ライン１２６の反転信号に接続
される。ゲート制御解放ハーフラッチ１２２は、インバ
ータ２１４によって相互接続された制御端子を有する１
対の相補形トランジスタ２１６，２１８と、背中合せに
配置して接続された強インバータ２２６及び弱インバー
タ２２４からなる記憶ノードと、出力インバータ２３０
とを含んで構成される。相補形トランジスタ２１６，２
１８はライン１２６上の制御信号ＣＯＮＴＲＯＬ２によ
って制御されて、ｐ−チャネルトランジスタ２１８の制
御端子が信号ライン１２６に接続され、ｎ−チャネルト
ランジスタ２１６がインバータ２１４によって信号ライ
ン１２６の反転信号に接続される。
ト制御解放ハーフラッチ１２２の両方は、２つの相補形
トランジスタ２０４，２０６で表される共通のクロック
素子を有する。ｐ−チャネルトランジスタ２０４は、ク
ロック信号ＣＯＭＭＯＮＣＬＫの反転信号を受信し、ｎ
−チャネルトランジスタ２０６は、クロック信号ＣＯＭ
ＭＯＮＣＬＫを受信する。相補形トランジスタ２０４，
２０６は、トリステートゲート７６〜８２の出力と出力
ライン８６との間の経路でパスゲートとして接続され
る。更に、ゲート制御更新ハーフラッチ１２０は、パス
ゲートとして配置されインバータ２１２によって相互接
続された制御端子を有する１対の相補形トランジスタ２
０８，２１０と、背中合せに配置して接続された強イン
バータ２２２及び弱インバータ２２０からなる記憶ノー
ドと、出力インバータ２２８とを含んで構成される。相
補形トランジスタ２０８，２１０はライン１２６上の制
御信号ＣＯＮＴＲＯＬ２によって制御されて、ｎ−チャ
ネルトランジスタ２１０の制御端子が信号ライン１２６
に接続され、ｐ−チャネルトランジスタ２０８がインバ
ータ２１２によって信号ライン１２６の反転信号に接続
される。ゲート制御解放ハーフラッチ１２２は、インバ
ータ２１４によって相互接続された制御端子を有する１
対の相補形トランジスタ２１６，２１８と、背中合せに
配置して接続された強インバータ２２６及び弱インバー
タ２２４からなる記憶ノードと、出力インバータ２３０
とを含んで構成される。相補形トランジスタ２１６，２
１８はライン１２６上の制御信号ＣＯＮＴＲＯＬ２によ
って制御されて、ｐ−チャネルトランジスタ２１８の制
御端子が信号ライン１２６に接続され、ｎ−チャネルト
ランジスタ２１６がインバータ２１４によって信号ライ
ン１２６の反転信号に接続される。
【００５１】図３の実施形態をどのように動作させるか
は、上述した図１〜２，図４〜８の説明から、本技術分
野において専門の知識を有する者には明白であり、従っ
て、ここでは詳細な説明を省略する。以上の説明によ
り、本発明に係る実施形態が回路部品に限定アクセスを
可能にした回路をスキャンテストするための効率的な方
法を提供することは明らかである。特に、本実施形態は
ラッチに半並列アクセスだけが要求される集約的な設計
のレジスタに用いるのに有効である。本発明に係る主な
応用は、スキャンテスト構成が、４つの優先順位ＣＰＵ
をテストする、即ち、常にアクセスできることを必要と
する４つの優先順位のうちのただ１つの状態をテストす
るために適用される場合である。
は、上述した図１〜２，図４〜８の説明から、本技術分
野において専門の知識を有する者には明白であり、従っ
て、ここでは詳細な説明を省略する。以上の説明によ
り、本発明に係る実施形態が回路部品に限定アクセスを
可能にした回路をスキャンテストするための効率的な方
法を提供することは明らかである。特に、本実施形態は
ラッチに半並列アクセスだけが要求される集約的な設計
のレジスタに用いるのに有効である。本発明に係る主な
応用は、スキャンテスト構成が、４つの優先順位ＣＰＵ
をテストする、即ち、常にアクセスできることを必要と
する４つの優先順位のうちのただ１つの状態をテストす
るために適用される場合である。
【図１】本発明の実施形態によるテスト方法を示すスキ
ャンラッチの概略図
ャンラッチの概略図
【図２】本発明の実施形態による他のスキャンラッチの
概略図
概略図
【図３】図２の概略図の回路例を示す図
【図４】従来の機能論理構成のブロック図
【図５】図４のラッチの具体例としてハーフラッチを用
いた同期スキャンラッチの実施形態を示す図
いた同期スキャンラッチの実施形態を示す図
【図６】スキャンテストを行うためのスキャンセルを含
むように適合された図４の機能論理構成のブロック図
むように適合された図４の機能論理構成のブロック図
【図７】本出願人の先願にかかる効率的な構造テスト及
び効率的な性能テストを実施するのに好適な図６のスキ
ャンセルを示す概略図
び効率的な性能テストを実施するのに好適な図６のスキ
ャンセルを示す概略図
【図８】従来のスキャンテストに関連する他の回路とし
てラッチを並列配置した回路を示す概略図
てラッチを並列配置した回路を示す概略図
100,102,104,106 捕捉ハーフラッチ 112 更新ハーフラッチ 114 解放ハーフラッチ 68,70,72,74,112,234,236 マルチプレクサ 76,78,80,82 トリステートゲート 238,239 シフトレジスタ 235 機能制御回路
Claims (27)
- 【請求項１】共通のタイミング制御信号を受信する制御
端子、入力ノードに入力された捕捉データを制御する各
捕捉選択信号を受信する捕捉選択端子及び中間ノードへ
の解放データを制御する各解放選択信号を受信する解放
選択端子をそれぞれ有して前記入力ノードと前記中間ノ
ードとの間に並列に接続される複数の捕捉ハーフラッ
チ、及び前記中間ノードとスキャン出力ノードとの間に
接続された解放ハーフラッチを含んで構成されるスキャ
ンラッチと、 動作の通常機能モードにおいて、前記捕捉ハーフラッチ
を選択的に制御する、前記解放選択信号及び前記捕捉選
択信号を生成する制御回路と、 テストモードにおいて、前記捕捉ハーフラッチを選択的
に動作可能にする、前記解放選択信号及び前記捕捉選択
信号を生成し、テストデータビットのシーケンスをタイ
ミング制御信号の制御下の前記スキャンラッチに供給す
るテストコントローラ及び順次前記各捕捉ハーフラッチ
の捕捉選択端子と解放選択端子の両方を同時にアドレス
するアドレス回路を含み、前記各捕捉ハーフラッチを連
続してテストできるようにする構成のテスト制御回路
と、 を含んで構成されることを特徴とするスキャンテスト回
路。 - 【請求項２】前記テストコントローラ及び前記アドレス
回路が、連続するスキャンテストにおいて、前記各捕捉
ハーフラッチをテストするために共に動作することを特
徴とする請求項１に記載のスキャンテスト回路。 - 【請求項３】前記テストコントローラ及び前記アドレス
回路が、スキャンテストの連続するスキャンサイクルに
おいて、前記各捕捉ハーフラッチをテストするために共
に動作することを特徴とする請求項１に記載のスキャン
テスト回路。 - 【請求項４】前記アドレス回路が、アドレスビットを記
憶し且つ前記捕捉選択信号及び前記解放選択信号を生成
する複数の連続して接続されるラッチからなることを特
徴とする請求項１〜３のいずれか１つに記載のスキャン
テスト回路。 - 【請求項５】前記連続して接続されるラッチが、スキャ
ンチェーン内に接続され、前記ラッチに記憶されたアド
レスビットが、独立して生成されるテストベクトルを形
成することを特徴とする請求項４に記載のスキャンテス
ト回路。 - 【請求項６】前記制御回路と前記テスト制御回路との間
をスイッチするスイッチ回路を更に含んで構成されるこ
とを特徴とする請求項１〜５のいずれか１つに記載のス
キャンテスト回路。 - 【請求項７】前記解放ハーフラッチが、タイミング制御
信号によって制御される制御端子を有して、選択された
捕捉ハーフラッチが前記解放ハーフラッチと共に動作し
て正のエッジトリガラッチを与えることを特徴とする請
求項１〜６のいずれか１つに記載のスキャンテスト回
路。 - 【請求項８】前記中間ノードとデータ出力ノードとの間
に接続され、制御ノードを有する更新ハーフラッチを更
に含んで構成されることを特徴とする請求項１〜７のい
ずれか１つに記載のスキャンテスト回路。 - 【請求項９】前記更新ハーフラッチの制御ノードが、前
記捕捉ハーフラッチ及び前記解放ハーフラッチの制御ノ
ードを制御する信号から独立した信号によって制御され
ることを特徴とする請求項８に記載のスキャンテスト回
路。 - 【請求項１０】前記捕捉ハーフラッチの制御ノードが、
前記解放ハーフラッチの制御ノードを制御する信号から
独立した信号によって制御されることを特徴とする請求
項１〜９のいずれか１つに記載のスキャンテスト回路。 - 【請求項１１】前記解放ハーフラッチが、動作可能ゲー
トを更に有し、前記解放ハーフラッチの制御端子が、前
記捕捉ハーフラッチの制御端子を制御する信号と同じ信
号によって制御されることを特徴とする請求項１〜８の
いずれか１つに記載のスキャンテスト回路。 - 【請求項１２】前記更新ハーフラッチが、動作可能ゲー
トを更に有し、前記更新ハーフラッチの制御端子が、前
記捕捉ハーフラッチの制御端子を制御する信号と同じ信
号によって制御されることを特徴とする請求項１１に記
載のスキャンテスト回路。 - 【請求項１３】入力信号を受信するために接続される入
力ノードと中間ノードとの間に並列に接続されて、共通
クロック信号を受信するために接続される制御端子と、
捕捉アドレスを受信するために接続される捕捉選択端子
と、解放アドレスを受信するために接続される解放選択
端子とをそれぞれ有する複数の捕捉ハーフラッチと、 前記中間ノードとスキャン出力ノードとの間に接続され
て、クロック信号を受信するために接続される制御端子
を有する解放ハーフラッチと、 前記中間ノードとデータ出力ノードとの間に接続され
て、クロック信号を受信するために接続される制御端子
を有する更新ハーフラッチと、 を含んで構成されることを特徴とするスキャンラッチ。 - 【請求項１４】前記捕捉ハーフラッチ、前記解放ハーフ
ラッチ及び前記更新ハーフラッチに与えられる前記クロ
ック信号が、そのタイミングを独立に制御できる異なっ
たクロック信号であることを特徴とする請求項１３に記
載のスキャンラッチ。 - 【請求項１５】前記捕捉ハーフラッチ、前記解放ハーフ
ラッチ及び前記更新ハーフラッチに与えられる前記クロ
ック信号が、共通のクロック信号源から得られ、前記解
放ハーフラッチ及び前記更新ハーフラッチが、前記捕捉
ハーフラッチに適用された前記クロック信号の反転信号
を受信すること特徴とする請求項１３に記載のスキャン
ラッチ。 - 【請求項１６】前記捕捉ハーフラッチのいずれか１つ
と、前記更新ハーフラッチと前記解放ハーフラッチのい
ずれか１つとの組合せが、正のエッジトリガフリップフ
ロップとして動作することを特徴とする請求項１５に記
載のスキャンラッチ。 - 【請求項１７】前記解放ハーフラッチ及び前記更新ハー
フラッチのそれぞれが、各ハーフラッチがデータ転送状
態又はデータ保持状態であるかを決定する制御信号を受
信するために接続される別の制御端子を有することを特
徴とする請求項１５又は１６に記載のスキャンラッチ。 - 【請求項１８】前記捕捉ハーフラッチの入力に接続さ
れ、通常のデータ信号及びスキャンデータ信号のいずれ
か一方を前記捕捉ハーフラッチへの入力信号として選択
する選択信号に応答する選択回路を含んで構成されるこ
とを特徴とする請求項１３〜１６のいずれか１つに記載
のスキャンラッチ。 - 【請求項１９】前記選択回路が、マルチプレクサを含ん
で構成されることを特徴とする請求項１８に記載のスキ
ャンラッチ。 - 【請求項２０】機能モードで作動する場合に、前記捕捉
ハーフラッチのうちの１つが前記入力ノードからの通常
のデータ信号を記憶し、前記捕捉ハーフラッチのうちの
１つが記憶された通常のデータ信号を前記中間ノードに
転送し、前記更新ハーフラッチが前記通常のデータ信号
を前記中間ノードから前記データ出力端子に転送するこ
とを特徴とする請求項１３〜１９のいずれか１つに記載
のスキャンラッチ。 - 【請求項２１】シフトモードで作動する場合に、前記捕
捉ハーフラッチのうちの１つがその入力ノードからのデ
ータ信号を前記中間ノードに転送し、前記解放ハーフラ
ッチが前記データ信号を前記中間ノードから前記スキャ
ンデータ出力端子に転送することを特徴とする請求項１
３〜１９のいずれか１つに記載のスキャンラッチ。 - 【請求項２２】前記データ信号が、スキャンデータ信号
であることを特徴とする請求項２１に記載のスキャンラ
ッチ。 - 【請求項２３】前記データ信号が、通常のデータ信号で
あることを特徴とする請求項２１に記載のスキャンラッ
チ。 - 【請求項２４】更新モードで作動する場合に、前記更新
ハーフラッチが前記中間ノードで記憶された前記信号を
前記データ出力端子に転送することを特徴とする請求項
１３〜１９のいずれか１つに記載のスキャンラッチ。 - 【請求項２５】入力ノードと中間ノードとの間に並列に
接続される複数の捕捉ハーフラッチと、中間ノードとス
キャン出力ノードとの間に接続される解放ハーフラッチ
を有するスキャンラッチを作動させて、複数の捕捉ハー
フラッチの機能をテストするスキャンラッチのテスト方
法であって、 所定のスキャンテストビットのシーケンスを与えるステ
ップと、 前記スキャンテストビットのシーケンスを前記スキャン
ラッチを通して前記入力ノードから前記スキャン出力ノ
ードにシフトするステップと、 前記スキャン出力ノードにシフト出力されたスキャンテ
ストビットのシーケンスを前記シフト入力されたスキャ
ンテストビットのシーケンスと比較するステップと、 を含んで構成され、前記シフトステップが前記複数の捕
捉ハーフラッチのそれぞれを順次連続して選択するステ
ップを有することを特徴とするスキャンラッチのテスト
方法。 - 【請求項２６】前記複数の捕捉ハーフラッチのそれぞれ
を順次連続して選択するステップが、連続するスキャン
テストにおいて異なった捕捉ハーフラッチの選択を含む
ことを特徴とする請求項２５に記載のスキャンラッチの
テスト方法。 - 【請求項２７】前記複数の捕捉ハーフラッチのそれぞれ
を順次連続して選択するステップが、スキャンテストの
連続するスキャンサイクルにおいて異なった捕捉ハーフ
ラッチの選択を含むことを特徴とする請求項２５に記載
のスキャンラッチのテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9421977A GB9421977D0 (en) | 1994-10-31 | 1994-10-31 | A scan latch and test method therefor |
| GB9421977:1 | 1994-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08304511A true JPH08304511A (ja) | 1996-11-22 |
| JP2756936B2 JP2756936B2 (ja) | 1998-05-25 |
Family
ID=10763694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283678A Expired - Fee Related JP2756936B2 (ja) | 1994-10-31 | 1995-10-31 | スキャンテスト回路、スキャンラッチ及びスキャンラッチのテスト方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5774473A (ja) |
| EP (1) | EP0709688B1 (ja) |
| JP (1) | JP2756936B2 (ja) |
| DE (1) | DE69534114D1 (ja) |
| GB (1) | GB9421977D0 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872796A (en) * | 1997-06-30 | 1999-02-16 | Sun Microsystems, Inc. | Method for interfacing boundary-scan circuitry with linearized impedance control type output drivers |
| GB9810512D0 (en) | 1998-05-15 | 1998-07-15 | Sgs Thomson Microelectronics | Detecting communication errors across a chip boundary |
| US6128758A (en) * | 1998-05-20 | 2000-10-03 | National Semiconductor Corporation | Modular re-useable bus architecture |
| US6389566B1 (en) | 1998-06-02 | 2002-05-14 | S3 Incorporated | Edge-triggered scan flip-flop and one-pass scan synthesis methodology |
| US6341092B1 (en) * | 2000-12-11 | 2002-01-22 | Lsi Logic Corporation | Designing memory for testability to support scan capability in an asic design |
| US6920597B2 (en) * | 2002-07-31 | 2005-07-19 | Thomas Hans Rinderknecht | Uniform testing of tristate nets in logic BIST |
| US7437634B2 (en) * | 2003-05-13 | 2008-10-14 | Intel Corporation | Test scan cells |
| DE60323851D1 (de) | 2003-12-17 | 2008-11-13 | St Microelectronics Res & Dev | TAP Multiplexer |
| US7328385B2 (en) * | 2004-08-05 | 2008-02-05 | Seagate Technology Llc | Method and apparatus for measuring digital timing paths by setting a scan mode of sequential storage elements |
| KR100604904B1 (ko) * | 2004-10-02 | 2006-07-28 | 삼성전자주식회사 | 스캔 입력을 갖는 플립 플롭 회로 |
| US7146551B2 (en) * | 2005-01-20 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Method and system of modifying data in functional latches of a logic unit during scan chain testing thereof |
| US7281182B2 (en) * | 2005-02-22 | 2007-10-09 | International Business Machines Corporation | Method and circuit using boundary scan cells for design library analysis |
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
| US7761748B2 (en) * | 2005-06-09 | 2010-07-20 | Sony Computer Entertainment Inc. | Methods and apparatus for managing clock skew between clock domain boundaries |
| US8732499B2 (en) * | 2011-05-27 | 2014-05-20 | Arm Limited | State retention circuit adapted to allow its state integrity to be verified |
| US9196329B1 (en) * | 2012-11-29 | 2015-11-24 | Marvell Israel (M.I.S.L) Ltd. | Combinatorial flip flop with off-path scan multiplexer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NO843375L (no) * | 1983-10-06 | 1985-04-09 | Honeywell Inf Systems | Databehandlingssystem og fremgangsmaate til vedlikehold samt anrodning |
| US4742293A (en) * | 1987-04-06 | 1988-05-03 | Hughes Aircraft Company | Pseudo-memory circuit for testing for stuck open faults |
| US5015875A (en) * | 1989-12-01 | 1991-05-14 | Motorola, Inc. | Toggle-free scan flip-flop |
| JP2561164B2 (ja) * | 1990-02-26 | 1996-12-04 | 三菱電機株式会社 | 半導体集積回路 |
-
1994
- 1994-10-31 GB GB9421977A patent/GB9421977D0/en active Pending
-
1995
- 1995-10-24 EP EP95307568A patent/EP0709688B1/en not_active Expired - Lifetime
- 1995-10-24 DE DE69534114T patent/DE69534114D1/de not_active Expired - Lifetime
- 1995-10-30 US US08/558,595 patent/US5774473A/en not_active Expired - Lifetime
- 1995-10-31 JP JP7283678A patent/JP2756936B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9421977D0 (en) | 1994-12-21 |
| EP0709688B1 (en) | 2005-03-30 |
| EP0709688A1 (en) | 1996-05-01 |
| JP2756936B2 (ja) | 1998-05-25 |
| US5774473A (en) | 1998-06-30 |
| DE69534114D1 (de) | 2005-05-04 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 15 |
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