JP3159981B2 - ホールドオーバー回路 - Google Patents
ホールドオーバー回路Info
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- JP3159981B2 JP3159981B2 JP23849490A JP23849490A JP3159981B2 JP 3159981 B2 JP3159981 B2 JP 3159981B2 JP 23849490 A JP23849490 A JP 23849490A JP 23849490 A JP23849490 A JP 23849490A JP 3159981 B2 JP3159981 B2 JP 3159981B2
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- JP
- Japan
- Prior art keywords
- counter
- memory
- count value
- circuit
- failure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 同期タイミングの障害時に障害前の正常タイミングを
維持するためのホールドオーバー回路に関し、 電圧制御回路等の必要なしに高精度のホールドオーバ
ーモードを実現することを目的とし、 入力された同期タイミングを周期的に計数する第１の
カウンタと、複数個のアドレスを有し、第１のカウンタ
の順次の計数値を複数のアドレスに循環的に記憶するメ
モリと、入力された同期タイミングの障害を検出して第
１のカウンタの計数値のメモリへの書込みを停止する障
害検出器と、電圧制御水晶発振器と、電圧制御水晶発振
器の出力を周期的に計数する第２のカウンタと、第２の
カウンタの計数値をラッチするラッチ回路と、メモリの
所定の読出しアドレスから読み出した値とラッチの値を
比較し、その差を出力する比較回路と、該比較回路が出
力する差を積分して前記電圧制御水晶発振器を制御する
積分回路とを備え、 障害検出器が同期タイミングの障害を検出して第１の
カウンタの計数値のメモリへの書込みを停止した後は、
メモリに記憶されている障害検出前の計数値を続けて読
み出すことを構成とする。
維持するためのホールドオーバー回路に関し、 電圧制御回路等の必要なしに高精度のホールドオーバ
ーモードを実現することを目的とし、 入力された同期タイミングを周期的に計数する第１の
カウンタと、複数個のアドレスを有し、第１のカウンタ
の順次の計数値を複数のアドレスに循環的に記憶するメ
モリと、入力された同期タイミングの障害を検出して第
１のカウンタの計数値のメモリへの書込みを停止する障
害検出器と、電圧制御水晶発振器と、電圧制御水晶発振
器の出力を周期的に計数する第２のカウンタと、第２の
カウンタの計数値をラッチするラッチ回路と、メモリの
所定の読出しアドレスから読み出した値とラッチの値を
比較し、その差を出力する比較回路と、該比較回路が出
力する差を積分して前記電圧制御水晶発振器を制御する
積分回路とを備え、 障害検出器が同期タイミングの障害を検出して第１の
カウンタの計数値のメモリへの書込みを停止した後は、
メモリに記憶されている障害検出前の計数値を続けて読
み出すことを構成とする。
本発明は、同期タイミングの障害時に障害前の正常な
タイミングを維持するホールドオーバー回路に関する。
タイミングを維持するホールドオーバー回路に関する。
近年、ディジタル同期網が普及するにつれて高品質な
伝送を確保するために、高信頼度のクロックが必要であ
り、又、同期タイミングの障害時にもそれを保証するこ
とを要求されている。
伝送を確保するために、高信頼度のクロックが必要であ
り、又、同期タイミングの障害時にもそれを保証するこ
とを要求されている。
同期網に接続する装置は、同期網から同期タイミング
を得、これをリファレンスとしてPLLを駆動し、自装置
用クロックを発生するものがある。
を得、これをリファレンスとしてPLLを駆動し、自装置
用クロックを発生するものがある。
この同期タイミングが障害になるとPLLは自走する
が、それでも高信頼性の観点でクロックは障害前の状態
を維持することが望まれる。このホールドオーバーを実
現するのに従来は、PLLのVCOにドリフトの小さい高精度
のVCXO（電圧制御水晶発振器）を使用し、同期タイミン
グの障害時にはその入力電圧を障害前の値に一定にする
制御を行なって、ある程度の時間まではクロックが出せ
るようにしている。
が、それでも高信頼性の観点でクロックは障害前の状態
を維持することが望まれる。このホールドオーバーを実
現するのに従来は、PLLのVCOにドリフトの小さい高精度
のVCXO（電圧制御水晶発振器）を使用し、同期タイミン
グの障害時にはその入力電圧を障害前の値に一定にする
制御を行なって、ある程度の時間まではクロックが出せ
るようにしている。
しかしながら高精度のVCXOを使用する場合、電圧制御
回路の温度変動、電源変動などの保証をしなければなら
ないため、回路規模の増大、最大変動幅の減少などの欠
点が生じていた。
回路の温度変動、電源変動などの保証をしなければなら
ないため、回路規模の増大、最大変動幅の減少などの欠
点が生じていた。
本発明は、電圧制御回路等の必要なしに高精度のホー
ルドオーバーモードを実現することを目的とするもので
ある。
ルドオーバーモードを実現することを目的とするもので
ある。
第１図は本発明の原理図である。11は同期タイミング
の周波数を計数するカウンタ、12はカウンタ11の値を記
憶する半導体メモリ、13はVCXO17の出力周波数を分周器
18で1/Nしたものを計数するカウンタ、14はカウンタ13
の値をラッチする回路、15はメモリ12の記憶値とラッチ
14でラッチした値を比較し、その差を出力する比較回
路、16は比較回路15が出力する差を積分する回路、19は
カウンタ11、13のリセットタイマとして使われる発振器
である。
の周波数を計数するカウンタ、12はカウンタ11の値を記
憶する半導体メモリ、13はVCXO17の出力周波数を分周器
18で1/Nしたものを計数するカウンタ、14はカウンタ13
の値をラッチする回路、15はメモリ12の記憶値とラッチ
14でラッチした値を比較し、その差を出力する比較回
路、16は比較回路15が出力する差を積分する回路、19は
カウンタ11、13のリセットタイマとして使われる発振器
である。
この回路では同期タイミングが正常な状態ではカウン
タ11はこれを計数し、またカウンタ13はVCXO17の出力を
1/Nしたものを計数し、計数値を前者はメモリ12に、後
者はラッチ14に格納する。これらのカウンタの計数開
始、計数値の格納のタイミングは発振器19の出力が決定
する。比較器はこれらのメモリとラッチの値を比較して
その差を出力し、この差の積分値がVCXOの入力電圧とな
る。従ってメモリ12とラッチ14の値が同じであると比較
回路15の出力は零、従ってVCXOの新たな制御は行なわれ
ない。これに対してメモリ12の値の方がラッチ14の値よ
り大きいと比較回路15はこれらの差を出力し、VCXOは出
力周波数を上げ、逆にメモリ12の値がラッチ14の値より
小さいと比較回路15は上記とは逆の極性の差出力を生
じ、VCXOは出力周波数を下げる。こうしてVCXOの出力周
波数を1/Nしたものが同期タイミングの周波数に一致す
る様にする制御が行なわれる。
タ11はこれを計数し、またカウンタ13はVCXO17の出力を
1/Nしたものを計数し、計数値を前者はメモリ12に、後
者はラッチ14に格納する。これらのカウンタの計数開
始、計数値の格納のタイミングは発振器19の出力が決定
する。比較器はこれらのメモリとラッチの値を比較して
その差を出力し、この差の積分値がVCXOの入力電圧とな
る。従ってメモリ12とラッチ14の値が同じであると比較
回路15の出力は零、従ってVCXOの新たな制御は行なわれ
ない。これに対してメモリ12の値の方がラッチ14の値よ
り大きいと比較回路15はこれらの差を出力し、VCXOは出
力周波数を上げ、逆にメモリ12の値がラッチ14の値より
小さいと比較回路15は上記とは逆の極性の差出力を生
じ、VCXOは出力周波数を下げる。こうしてVCXOの出力周
波数を1/Nしたものが同期タイミングの周波数に一致す
る様にする制御が行なわれる。
同期タイミングが障害になると、カウンタ11の計数値
をメモリ12へ記憶させる動作を停止する。これでメモリ
12の値は更新されなくなって障害前の値となり、これと
ラッチ14の値（これは現在のVCXOの出力により変わる）
が比較され、その差によりVCXOが制御される。結果は、
VCXOの出力は障害前の同期タイミングに比例することに
なり、ホールドオーバーが達成される。
をメモリ12へ記憶させる動作を停止する。これでメモリ
12の値は更新されなくなって障害前の値となり、これと
ラッチ14の値（これは現在のVCXOの出力により変わる）
が比較され、その差によりVCXOが制御される。結果は、
VCXOの出力は障害前の同期タイミングに比例することに
なり、ホールドオーバーが達成される。
第２図に本発明の実施例を示す。第１図と同じ部分に
は同じ符号が付してある。20は同期タイミングの障害検
出器であり、21、22は発振器19の出力を1/Mに分周する
分周器である。分周器21の出力はカウンタ11の計数値の
メモリ12への取込みを指示する信号になり、また分周器
22の出力はカウンタ11,13の計数値のメモリ12、ラッチ1
4への出力、カウンタ11,13のクリヤ、計数開始を指示す
る信号になる。
は同じ符号が付してある。20は同期タイミングの障害検
出器であり、21、22は発振器19の出力を1/Mに分周する
分周器である。分周器21の出力はカウンタ11の計数値の
メモリ12への取込みを指示する信号になり、また分周器
22の出力はカウンタ11,13の計数値のメモリ12、ラッチ1
4への出力、カウンタ11,13のクリヤ、計数開始を指示す
る信号になる。
メモリ12は複数（ｎ）個のアドレスを有し、循環的に
使用される。即ちアドレス0,1,2,……へカウンタ11の計
数値を順次書込み、アドレスｎ−１まで書込むと次はア
ドレス０から書始め、以下これを繰り返す。このメモリ
12の読出しアドレスは最古のもの、書込みアドレスがｉ
なら読出しアドレスは一巡前のｉ＋１である。
使用される。即ちアドレス0,1,2,……へカウンタ11の計
数値を順次書込み、アドレスｎ−１まで書込むと次はア
ドレス０から書始め、以下これを繰り返す。このメモリ
12の読出しアドレスは最古のもの、書込みアドレスがｉ
なら読出しアドレスは一巡前のｉ＋１である。
ラッチ14はカウンタ13の値１つを記憶するだけで、分
周器22の出力が入る度に次々と更新される。
周器22の出力が入る度に次々と更新される。
障害検出器20は同期タイミングの障害を検出するが、
保護を置くので障害と判定されまでには、クロック断ま
たはクロック不整の発生から若干時間が経過している。
クロック断または不整ではカウンタ11の計数値は正常値
ではなく、従ってメモリ12へは非正常値が書込まれて行
く。しかしｎ個書込まれる前に検出器20が障害と判定し
（このようにｎ及び判定時間を設定する）、分周器21の
出力を停止してメモリ12の書込みを停止すれば、読出し
アドレスは最古アドレスであるから、障害前の正常値で
あり、VCXO出力をこれに比例させることができる。
保護を置くので障害と判定されまでには、クロック断ま
たはクロック不整の発生から若干時間が経過している。
クロック断または不整ではカウンタ11の計数値は正常値
ではなく、従ってメモリ12へは非正常値が書込まれて行
く。しかしｎ個書込まれる前に検出器20が障害と判定し
（このようにｎ及び判定時間を設定する）、分周器21の
出力を停止してメモリ12の書込みを停止すれば、読出し
アドレスは最古アドレスであるから、障害前の正常値で
あり、VCXO出力をこれに比例させることができる。
メモリ12の読出しアドレスは上述のような一巡前のｉ
＋１であり、書込み停止ではこのｉ＋１も固定になる。
＋１であり、書込み停止ではこのｉ＋１も固定になる。
周波数の一例を挙げると、同期タイミングの周波数は
150/MHHZ、VCXOの出力は150MHZ、発振器19の出力周波数
は16MHZである。精度はVCXOはBppm、発振器19と出力はA
ppmで、Ｂ＞Ａである（Ａは同期網の要求する精度以
下）。
150/MHHZ、VCXOの出力は150MHZ、発振器19の出力周波数
は16MHZである。精度はVCXOはBppm、発振器19と出力はA
ppmで、Ｂ＞Ａである（Ａは同期網の要求する精度以
下）。
比較回路15は減算器で、また積分回路16は加減算器と
D/A変換器で構成できる。1/N分周器18のＮが１より大な
ら出力周波数は同期タイミングの周波数より高く、１よ
り小ならこの逆である。
D/A変換器で構成できる。1/N分周器18のＮが１より大な
ら出力周波数は同期タイミングの周波数より高く、１よ
り小ならこの逆である。
以上説明したように本発明によれば、電圧制御回路の
必要なしに、又、VCXOの精度に寄らない小型のホールド
オーバー回路を実現することができる。
必要なしに、又、VCXOの精度に寄らない小型のホールド
オーバー回路を実現することができる。
第１図は本発明の原理図、 第２図は本発明の実施例を示すブロック図である。 第１図で、11,13はカウンタ、12はメモリ、14はラッ
チ、15は比較回路、17はVCXOである。
チ、15は比較回路、17はVCXOである。
Claims (2)
- 【請求項１】入力された同期タイミングを周期的に計数
する第１のカウンタ（11）と、 複数個のアドレスを有し、第１のカウンタの順次の計数
値を複数のアドレスに循環的に記憶するメモリ（12）
と、 入力された同期タイミングの障害を検出して第１のカウ
ンタの計数値のメモリへの書込みを停止する障害検出器
と、 電圧制御水晶発振器（17）と、 電圧制御水晶発振器（17）の出力を周期的に計数する第
２のカウンタ（13）と、 第２のカウンタの計数値をラッチするラッチ回路（14）
と、 メモリの所定の読出しアドレスから読み出した値とラッ
チの値を比較し、その差を出力する比較回路と、 該比較回路が出力する差を積分して前記電圧制御水晶発
振器を制御する積分回路とを備え、 障害検出器が同期タイミングの障害を検出して第１のカ
ウンタの計数値のメモリへの書込みを停止した後は、メ
モリに記憶されている障害検出前の計数値を続けて読み
出すことを特徴とするホールドオーバー回路。 - 【請求項２】第１のカウンタの順次の計数値を書き込む
メモリ（12）の書込みアドレスをｉとすると、読出しア
ドレスはｉ＋１であり、書込みを行なうごとにｉを＋１
更新して循環させることを特徴とする請求項１記載のホ
ールドオーバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23849490A JP3159981B2 (ja) | 1990-09-07 | 1990-09-07 | ホールドオーバー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23849490A JP3159981B2 (ja) | 1990-09-07 | 1990-09-07 | ホールドオーバー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119012A JPH04119012A (ja) | 1992-04-20 |
| JP3159981B2 true JP3159981B2 (ja) | 2001-04-23 |
Family
ID=17031086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23849490A Expired - Fee Related JP3159981B2 (ja) | 1990-09-07 | 1990-09-07 | ホールドオーバー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159981B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031948A (ja) * | 1998-07-13 | 2000-01-28 | Fujitsu Ltd | クロック乗り換え装置 |
| JP4547109B2 (ja) * | 2001-06-25 | 2010-09-22 | 日置電機株式会社 | 電力計における入力回路のサンプリング方法 |
-
1990
- 1990-09-07 JP JP23849490A patent/JP3159981B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04119012A (ja) | 1992-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |