KR900005163B1

KR900005163B1 - 디지탈교환기 망동기장치의 위상검출회로 및 정합회로

Info

Publication number: KR900005163B1
Application number: KR1019870002207A
Authority: KR
Inventors: 박권철; 김옥희
Original assignee: 재단법인 한국전자통신연구소; 경상현; 한국전기통신공사; 이우재
Priority date: 1987-03-12
Filing date: 1987-03-12
Publication date: 1990-07-20
Also published as: KR880012015A

Abstract

내용 없음.

Description

디지탈교환기 망동기장치의 위상검출회로 및 정합회로

제1도는 종래의 디지탈 위상고정 루우프의 블럭도.

제2도는 본 발명의 디지탈 위상고정 루우프의 블럭도.

제3도는 본 발명의 디지탈 위상고정 루우프의 위상검출 회로도.

제4도는 본 발명 디지탈 위상고정 루우프의 위상차 검출회로와 제어장치와의 정합회로도.

제5도는 제3도의 각 동작에 대한 각부 입출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

가 : 위상검출기 나 : 제어장치

다 : D/A변환기 라 : 전압제어 수정발진기

마 : 버퍼메모리 FF₁∼FF₂: 디형플립플롭

NAND₁,NAND₂: 낸드게이트 AND : 앤드게이트

INV : 인버터 Fr : 입력기준클럭

counter₁,counter₂: 카운터 M₁,M₂: 이중포트 메모리

Mv₁,Mv₂: 멀티바이브레이터 LaT : 랫치

Fo : 클럭신호 Ah : 최상위 어드레스신호

본 발명은 디지탈 교환기의 망동기장치를 구성하는 위상고정루우프(PLL)에서 입력기준클럭과 루우프내 발진기클럭의 위상차를 검출하는데 있어 위상검출기와 제어장치 사이에 두 영역으로 구분된 버퍼메모리를 추가함으로써 위상검출기에서 위상차 데이터를 제어장치로 인입시키는 시간을 절약할 수 있고 위상차 데이터를 처리할 시간적 여유를 제어장치에 줄 수 있는 위상검출회로 및 정합회로에 관한 것이다.

일반적으로 디지탈 교환망에서는 모든 교환기가 자체 클럭발진기를 가지고 있어 이 클럭에 의해 데이터를 처리하고 전송하므로 망내의 모든 교환기의 클럭 주파수가 일치하지 않을 경우 상대측 교환기로부터 전송되어 온 데이터속도와 교환기내 자체 클럭발진기에 의해 이 데이터가 교환기내로 입력되는 속도의 차이로 인한 데이터 손실 현상이 발생할 수 있으며 이를 방지하기 위해 모든 디지탈 교환기는 교환망의 기준클럭에 자체 클럭을 동기시키는 망동기장치를 필요로 하며 이때 고도의 동기를 성취하기 위해 디지탈 위상고정루우프를 사용한다.

디지탈 위상고정루우프란 전압제어 수정발진기(VCXO)의 출력을 입력기준클럭(Fr)의 기준주파수에 동기시키기 위해 디지탈 방식으로 위상차를 검출하고 검출된 위상차를 감소시킬 수 있는 위상보정데이터를 프로세서로 구성된 제어장치에 의해 산출하여 전압제어 수정발진기(VCXO)를 제어하는 것으로 위상차 데이터를 프로세서가 처리가능한 형태가 되어야 하는 바 종래의 디지탈 위상고정루우프(PLL)는 제1도에 도시한 바와 같이 위상검출기(가)에는 입력기준클럭(Fr)과 위상고정루우프 출력신호(Fo)를 분주기(마)로 N분주한 클럭(Fs)의 위상차를 검출하여 위상보정을 위하여 위상차검출구간(

)과 위상차데이터를 처리하는 구간(

)을 설정하였다.

결국 위상차는

주기로 카운터믈클럭(Fo)의 갯수로 검출되므로 입력기준클럭(Fr)의 지터에 대한 영향이 컸으며 입력기준클럭(Fr)의 2배 주기로 검출된 데이터를 매 데이터 발생시마다 제어장치(나)로 입력시킴으로써 중앙처리장치(CPU)에 의한 데이터 처리시간에 제약을 받는 문제점을 가지고 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 위상검출기에 입력되는 입력기준클럭(Fr)에 2ⁿ배의 주파수를 가지는 위상고정루우프 출력신호(fo)(이하 클럭신호라 함)을 입력기준클럭(Fr)의 상승엣지(edge)에서 카운트하기 시작하여 입력기준클럭(Fr)의 다음번 상승엣지까지 카운트한 클럭 갯수로서 위상차를 검출하는 것으로 카운트된 수가 2ⁿ개이면 위상이 일치한 것이고, 이보다 크면 전압제어 수정발진기(VCXO) 출력 fo이 입력기준클럭(Fr)보다 위상이 빠르고, 이보다 작으면 위상이 늦은 것으로 1/Fo의 배수단위로 연속적으로 위상차를 검출함으로써 입력기준클럭(Fr)의 지터의 영향을 배제할 수 있고 또한 제어장치와 위상검출기를 정합할 때 데이타를 두 영역으로 구분된 메모리를 통하여 제어장치와 위상검출기가 교대로 한 영역씩 점유케 하여 저장 및 처리함으로써 위상검출기에서 제어장치로의 데이터 인입시간을 절약하여 제어장치에서 데이터를 처리할 시간적 여유를 허용할 수 있게 한 것이다.

이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.

제2도에 도시한 바와 같이 디지탈 교환기의 자체 발진기클럭의 출력을 지정된 주파수의 입력기준클럭(Fr)에 동기시키는 위상검출기(가), 제어장치(나), D/A변환기(다), 전압제어 수정발진기(라) 및 버퍼메모리(마)로 구성된 디지탈 위상고정루우프 회로에 있어서 상기 위상검출기(가)는 제3도에 도시된 바와 같이 상기 전압제어 수정발진기(라)로부터 출력되는 클럭신호(fo)를 디형플립플롭(FF₁),(FF₂)의 클럭펄스단자(CP₁) 및 제1카운터(counter₁)의 클럭펄스단자(CP₁)에 연결함과 아울러 인버터(INV₁)를 통하여 디형플립플롭(FF₅)의 클럭펄스단자(CP₁)에 각각에 연결하고, 입력기준클럭(Fr)은 상기 디형플립플롭(FF₁)의 입력단자(D₁)를 연결하되 그의 출력단자(Q₁)는 상기 디형플립플롭(FF₂)의 입력단자(D₂) 및 디형플립플롭(FF₅)의 입력단자(D₅)에 연결함과 아울러 낸드게이트(NAND₁)의 일측 입력단자에 연결하고, 상기 디형플립플롭(FF₂)의 출력단자(Q₂)는 낸드게이트(NAND₁)의 타측 입력단자에 연결하며, 그의 출력단자(Rc)는 상기 제1카운터(counter₁)의 클리어단자(CLR)에 연결함과 아울러 제2카운터(counter₂)의 클리어단자(CLR)에 연결하고 초기치 조정단자(S₁)로 최초의 카운터 값이 외부로부터 인가되는 카운터(counter₁)의 출력단자는 초기치 조정단자(S₂)로 최초의 카운터 값이 외부로부터 인가되는 제2카운터(counter₂)의 클럭펄스단자(CP₂) 및 디형플립플롭(FF₃)(FF₄)의 클럭펄스단자(CP₃)(CP₄)에 각각 연결함과 아울러 랫치(LaT)의 입력단자(D)에 연결하고, 상기 디형플립플롭(FF₅)의 출력단자(Q₅)는 랫치(LaT)의 클럭펄스단자(CP)에 연결하며 상기 디형플립플롭(FF₃)의 출력단자(Q₃)는 상기 랫치(LaT)의 입력측과 디형플립플롭(FF₄)의 입력단자(D₄)에 연결함과 아울러 낸드게이트(NAND₂)의 일측 입력단자에 연결하고 디형플립플롭(FF₄)의 출력단자(Q₄)는 낸드게이트(NAND₂)의 타측 입력단자에 연결하되 그의 출력단자는 상기 랫치(LaT)에 연결하여 된 것으로 이와 같이 구성된 본 발명의 동작 과정을 설명하면 다음과 같다.

카운터(counter₁)는 입력기준클럭(Fr)의 주기로 리세트되게 하고 위상검출 유효범위의 한 주기를 1/Fo인 클럭수로써 나타내어 클럭신호(Fo)를 기준으로 Fo-X₁부터 Fo-X₂까지로 하는데 이때 X₁및 2의 값은 제1카운터(counter₁)의 계수한계치이고 제1카운터(counter₁)의 초기치 조정단자(S₁)에 입력되는 신호의 선정에 따라 조절될 수 있도록 하되 이 범위를 벗어나면 오버플로우로 간주하여 이를 나타내는 낸드게이트(NAND₂)의 출력신호 및 이것이 언더오실레이션(under oscillation)인지 오버오실레이션인지를 구분하는 디형플립플롭(FF₃)의 출력신호를 별도로 발생시키도록 되어 있는 바 이를 구체적으로 설명하면 다음과 같다.

먼저 제1 및 제2카운터(counter₁)(counter₂)를 리세트신호(Rc)로 초기화시켜 주기 위하여 플립플롭(FF₁)의 클럭단(CP₁)와 입력단자(D₁)에 제5도의 (a),(b)에 도시한 바와 같은 파형 즉 기준클럭(Fr)을 디형플립플롭(FF₁)의 입력단자(D₁)에 입력시키고 클럭신호(Fo)를 클럭펄스단자(CP₁)에 입력시켜 디형플립플롭(FF₁)의 출력단자(Q₁)로부터 제5도의 (c)에 도시한 바와 같은 파형의 출력신호가 디형플립플롭(FF₂)의 입력단자(D₂)에 인가되도록 하면 입력기준클럭(Fr)이 하이 상태가 된 후 클럭신호(Fo)의 맨 처음 상승엣지에서 디형플립플롭(FF₁)의 출력단자(Q₁)는 상승상태 변화가 발생하고 입력기준클럭(Fr)이 로우 상태가 된 후 클럭신호(Fo)의 맨 처음 상승엣지에서 디형플립플롭(FF₁)의 출력단자(Q₁)는 하강상태 변화가 발생된다.

이와 같이 발생된 출력신호는 디형플립플롭(FF₂)의 입력단자(D₂) 낸드게이트(NAND₁)의 일측 입력단자 및 디형플립플롭(FF₅)의 입력단자(D₅)에 인가된다. 따라서 상기 디형플립플롭(FF₂)에서는 디형플립플롭(FF₂)의 클럭단자(CP₁)에 입력되는 클럭신호(Fo)에 의하여 디형플립플롭(FF₁)의 출력신호(Q₁)가 하이 상태가 된 후 상기 클럭신호(Fo)가 맨 처음 상승엣지에서 디형플립플롭(FF₂)의 출력단자(Q₂)에서는 로우 상태로 떨어지고 이어서 디형플립플롭(FF₁)의 출력신호(Q₁)가 로우 상태로 된 후 클럭신호(Fo)의 맨 처음 상승엣지에서 디형플립플롭(FF₂)의 출력단자(Q₂)에서는 상승상태로 올라가는 제5도의 (d)에 도시한 바와 같은 출력파형이 나타난다. 상기와 같이 나타난 디형플립플롭(FF₂) 출력단자(Q₂)의 출력신호는 낸드게이트(NAND₁)의 타측 입력단자에 인가되게 되어 이 출력신호에 의하여 낸드게이트(NAND₁)의 출력단자에서는 입력기준클럭(Fr)의 주기로 클럭신호(Fo)의 한 주기펄스 폭을 가진 제5도의 (e)에 도시한 바와 같은 리세트 펄스를 출력시킨다.

이와 같이 출력된 리세트 펄스신호는 제1카운터(counter₁)의 클리어단자(CLR) 및 제2카운터(counter₂)의 클리어단자(CLR)에 인가되게 된다. 따라서 제1카운터(counter₁)에서는 지정한 초기치 a로 세트되고 a-x₁(Fo-X₁에 해당)에서 a+X₂(Fo+X₂에 해당)의 범위내에서 클럭신호(Fo)에 의하여 계수되고 카운터(counter₁)의 출력은 제5도의 (f)에 도시된 바와 같이 클럭신호(Fo)와 입력기준클럭(Fr)의 위상차가(클럭신호(Fo)-X₁)에서 (클럭신호(Fo)+X₂) 사이인 경우만 유효하며 이와 같이 나타난 출력신호는 제2카운터(counter₂)와 디형플립플롭(FF₃)(FF₄)의 클럭펄스단자(CP₂),(CP₃),(CP₄) 및 래치회로(LaT)의 입력단자(D)에 각각 입력시키게 되는데 이때 클럭신호(Fo)와 입력기준클럭(Fr)의 위상이 일치하면 제1카운터(counter₁)의 출력단자에서는 a-1이 되고 반면에 위상차가 (Fo-X₁)에서 (Fo+X₂)까지의 범위를 벗어나는 것은 제2카운터(counter₂), 디형플립플롭(FF₃) 및 디형플립플롭(FF₄)의 신호 설정에 의해 검출하며, 이를 구체적으로 설명하면 제2카운터(counter₂)는 상기한 낸드게이트(NAND₁)의 리세트 신호의 주기로 클리어되며 이때마다 지정된 초기치인 위상 일치상태의 클럭수(CP2/RC)로 초기치 조정단자(S₂)에 세트되며 한 주기내에서 클럭펄스단자(CP₂)의 클럭에 의하여 이 갯수만큼 계수되었을 때 제2카운터(counter₂)의 출력단자에서 하이 상태가 되도록 하여 이 하이 출력신호는 디형플립플롭(FF₁)의 입력단자(D₃)에 입력되어 디형플립플롭(FF₁)의 클럭펄스단자(CP₃)에서 인가되는 제1카운터(counter₁) 클럭펄스의 다음 번 상승엣지에서 디형플립플롭(FF₃)의 출력단자(Q₃)에서 제5도의 (h)에 도시한 바와 같은 파형이 출력된다.

이때 디형플립플롭(FF₃)의 클럭펄스단자(CP₃)는 제1카운터(counter₁)의 출력 중 제2카운터(counter₂)의 클럭펄스단자(CP₂)의 2배의 주파수를 갖는 클럭을 사용한다.

이와 같이 출력된 클럭은 디형플립플롭(FF₄)의 입력단자(D₄) 및 낸드게이트(NAND₂)의 일측 입력단자 및 래치회로(LaT)에 입력시키게 된다.

따라서 상기 Q₃출력은 상기 제1카운터(counter₁)로부터 클럭펄스단자(CP₃)에 입력되는 클럭의 첫번째 상승엣지에서 디형플립플롭(FF₄)의 출력단자(Q₄)에 출력으로 나타나 낸드게이트(NAND₂)의 타측 입력단자에 인가시키게 되므로 낸드게이트(NAND₂)에서는 디형플립플롭(FF₃)의 출력단자(Q₃)와 디형플립플롭(FF₄)의 출력단자(Q₄)를 받아 제5도의 (i)에 도시한 바 같은 오버플로우를 나타낸다.

즉, 클럭신호(Fo)가 입력기준클럭(Fr)보다 +X₂한계치 이상 위상이 빠를 경우 디형플립플롭(FF₃)의 출력단자(Q₃)는 하이 상태가 되고 디형플립플롭(FF₄)의 클럭단자(Q₄)는 로우 상태가 되고 따라서 낸드게이트(NAND₂)의 출력이 하이 상태가 되면서 오버플로우를 나타낸다.

이때 디형플립플롭(FF₃)의 출력단자(Q₃)는 하이 상태로써 오버오실레이션을 나타내고, 클럭신호(Fo)가 입력기준클럭(Fr)보다 -X₁한계치 이상 위상이 느린 경우 디형플립플롭(FF₃)의 출력단자(Q₃)는 로우 상태가 되고 디형플립플롭(FF₄)의 출력단자(Q₄)는 하이 상태가 되어 오버플로우 및 언더오실레이션을 나타내게 된다.

한편 데이터가 메모리에 입력될 때 상기 디형플립플롭(FF₅)에서는 입력단자(D₅)에 인가된 디형플립플롭(FF₁)의 출력신호와 상기 클럭신호(Fo)가 인버터(INV₁)를 통하여 클럭펄스단자(CP₅)에 입력된 신호에 의하여 디형플립플롭(FF₁)의 출력신호가 하이 상태가 된 후 인버터(INV₁)를 거친 클럭신호(Fo)의 맨 처음 상승엣지에서 디형플립플롭(FF₅)의 출력단자(Q₅)에서는 제5도의 (g)에 도시한 바와 같이 하이 신호 상태로 출력되고 그 후 디형플립플롭(FF₁)의 출력신호가 로우 상태가 된 상태에서 인버터(INV₁)를 거친 클럭신호(Fo)가 맨 처음 상승엣지일 때 디형플립플롭(FF₅)의 출력단자(Q₅)에서는 로우 신호 상태가 된다.

이와 같이 출력된 신호는 래치회로(LaT)의 클럭펄스단자(CP)에 입력되게 된다. 따라서 래치회로(LaT)에서는 상기 클럭신호(Fo)가 인버터(INV₁)에 의해 발전된 클럭이 입력될 때 디형플립플롭(FF₅)의 출력단자(Q₅)의 상승엣지에서 래치된 데이터가 메모리로 입력되게 된다.

제4도는 본 발명 디지탈 위상고정루우프의 위상검출회로와 제어장치와의 정합회로를 나타낸 것으로 제3도에서 검출된 데이터는 위상보정값을 위하여 제어장치(나)로 입력되어야 하며 이중포트메모리(M₁),(M₂)로 구성된 버퍼메모리(마)를 설정하여 검출된 위상차 데이터가 일정량이 축적되면 제어장치(나)로 인터럽트를 발생시켜 데이터를 처리하도록 한 것으로 이의 구성을 설명하면 다음과 같다.

제3도의 위상검출기(가)로부터 입력기준클럭(Fr)이 입력되는 어드레스 카운터(counter₃)의 출력단자(Ao)∼(Ah)에서 입력기준클럭(Fr)에 의하여 발생된 메모리 어드레스 신호는 이중포트메모리(M₁),(M₂)의 위상검출기(가)측 어드레스 단자에 각각 입력되게 하고 제어장치(나)측 어드레스 단자는 제어장치와 연결하되 이중포트메모리(M₁),(M₂)의 제어장치(나)측 최후위 어드레스 신호(Ao)부터 상위 어드레스 신호(Ah-1)까지는 앤드게이트(AND)의 각 단자에 연결하고 앤드게이트(AND)의 출력단자는 낸드게이트(NAND₃),(NAND₄)의 일축단자에 연결하고 이중포트메모리(M₁,M₂)의 제어장치(나)측 최상위 어드레스 단자(Ah)는 낸드게이트(NAND₃)의 타측 입력단자에 연결함과 아울러 인버터(INV₂)를 통하여 낸드게이트(NAND₄)의 일측 입력단자에 연결하며 상기 낸드게이트(NAND₃),(NAND₄)의 출력단자는 디형플립플롭(FF₆),(FF₇)의 클리어단자(C)에 각각 연결하고 상기 위상검출 기록 데이터 저장어드레스를 만드는 어드레스 카운터(counter₃)의 최상위 어드레스 출력단자(Ah)는 멀티바이브레이터(MV₁),(MV₂) 각각을 통하여 상기 디형플립플롭(FF₆),(FF₇)의 세트단자(S)에 연결하고, 디형플립플롭(FF₆),(FF₇)의 출력단자는 제어장치(나)의 입출력장치(P I/0)를 통하여 제어장치(나)의 씨피유(CPU)로 연결하여 된 것으로, 상기와 같이 구성된 제어장치 인터페이스 회로에 대한 동작 과정을 설명하면 다음과 같다.

상기 이중포트메모리(M₁),(M₂)는 제3도에서 검출된 입력기준 클럭의 데이터를 입력기준클럭(Fr)을 입력으로 하는 어드레스 카운터(counter₃)에 의하여 만들어진 어드레스에 따라 데이터를 이중포트메모리(M₁)에 Q어드레스부터 순차적으로 기억시키고 어드레스 최상위 비트(Ah)의 상태에 따라 메모리 영역을 (M₁),(M₂)로 구분하여 어드레스 최상위 비트(Ah)가 로우일 때는 이중포트메모리(M₁), 어드레스 최상위 비트(Ah)가 하이일 때는 이중포트메모리(M₂)의 영역으로 각각 구분하였으며, 변화에 따라 상승엣지에서 출력(Q₁)이 로우가 되는 멀티바이브레이터(MV₂)의 출력단자(Q)는 디형플립플롭(FF₇)의 입력이 되어 이중포트메모리(M₁) 영역에 데이타 저장이 완료되었음을 알리는 인터럽트를 발생시켜 제어장치의 입출력장치(P I/0)를 통하여 제어장치(나)의 씨피유(CPU)에 알리면 씨피유(CPU)에서는 저장된 데이터를 읽어들이고 이중포트메모리(M₁) 영역의 마지막 어드레스를 읽어낼 때 어드레스 신호를 입력으로 하는 앤드게이트(AND), 낸드게이트(NAND₃)에 의하여 디형플립플롭(FF₇)의 클리어 입력단자(C)를 로우로 함으로써 인터럽트를 해제시킨다.

한편, 위상검출기(가)측 데이터 어드레스가 이중포트메모리(M₂) 영역에 모두 저장되고 어드레스 지정이 이중포트메모리(M₁) 영역으로 넘어갈 때 즉 최상위 어드레스(Ah)가 하이에서 로우신호 상태로 변화할 때 하강엣지에서 동작하는 멀티바이브레이터(MV₁)의 출력단자(Q)가 로우가 되어 디형플립플롭(FF₆)의 입력으로 연결되어 이중포트메모리(M₂) 영역에 데이터 저장이 완료되었음을 알리는 인터럽트를 발생시켜 제어장치 입출력장치를 통하여 제어장치(나)의 씨피유(CPU)에 알리면 씨피유(CPU)에서는 이 저장된 데이터를 읽어들이며 이중포트메모리(M₂) 영역의 마지막 어드레스를 읽어낼 때 어드레스 신호를 입력으로 하는 앤드게이트(AND), 낸드게이트(NAND₄)에 의하여 디형플립플롭(FF₆)의 클리어 입력단자(C)를 로우 신호로 하여 인터럽트를 해제시킨다.

상기 이중포트메모리(M₁),(M₂) 영역은 위상검출기 측에서 이중포트메모리(M₁) 영역에 데이터를 쓰고 있는 동안 제어장치에서 이중포트메모리(M₂) 영역의 데이터를 읽어내고, 위상검출기 측에서 이중포트메모리(M₂) 영역에 데이터를 쓰고 있는 동안 제어장치에서 이중포트메모리(M₁) 영역의 데이터를 읽어내는 방식으로 사용됨으로써 제어장치에서 위상차 데이터는 읽어들이고 처리하는 시간적 여유를 가질 수 있다.

이상에서 설명한 바와 같이 본 고안은 위상검출회로를 구성할 때 카운터를 설정하여 이 카운터의 계수치 설정에 따라 위상차 검출데이터의 유효 범위를 지정할 수 있으며 입력기준클럭(Fr)의 상승엣지에서 다음번 입력기준클럭(Fr)의 상승엣지까지 루우프 출력클럭(Fo)을 카운트하여 위상차 데이터를 연속적으로 검출함으로써 입력 지터에 대한 영향을 배제할 수 있으며 위상검출 및 구성이 간단해지며 제어장치에 의하여 위상차 데이터를 근거로 한 전압제어 수정발진기 제어값 산출시 종래의 방식에서 사용된 2ⁿ개의 위상차 데이터의 평균값(

) 계산대신 (

)로 루우프 제어를 위한 위상차 값을 산출함으로써 계산이 용이해지며 위상차 검출시 유효 위상차 범위내의 값을 카운트하는 유효 범위가 넘은 것은 별도로 검출하는 카운터를 설정하여 평균 위상차값 산출에 의한 전압제어값 산출시 불필요한 계산을 매제하도록 하였으며 또한 제어장치와 정합할 때 데이터를 두 영역으로 구분된 버퍼메모리를 통하여 제어장치와 위상검출회로가 교대로 한 영역씩을 점유하여 데이터를 저장 및 처리함으로써 위상검출기에서 제어장치로 데이터를 입력시키는 시간을 절약하며 제어장치에서 데이터를 처리할 시간적 여유를 허용할 수 있는 장점을 제공해 줄 수 있는 것이다.

Claims

디지탈 교환기의 자체 발진기의 클럭을 지정된 주파수의 입력기준클럭(Fr)에 동기시키는 위상검출기(가), 제어장치(나), D/A변환기(다), 전압제어 수정발진기(라) 및 버퍼메모리(마)로 구성된 디지탈 위상고정루우프에 있어서, 상기의 위상검출기(가)는 상기 전압제어 수정발진기(라)로부터 출력되는 클럭신호(fo) 및 입력기준클럭(fr)이 입력되는 디형플립플롭(FF₁)과 디형플립플롭(FF₁)의 출력신호 및 클럭신호(fo)가 입력되는 디형플립플롭(FF₂)과, 디형플립플롭(FF₁)의 출력신호와 디형플립플롭(FF₂)의 출력신호가 양단으로 인가되는 낸드게이트(NAND₁)와, 낸드게이트(NAND₁)의 출력신호와 클럭신호(fo)가 입력되는 제1카운터(counter₁)과 디형플립플롭(FF₁)의 출력신호와 인버터(INV₁)를 경유한 클럭신호(fo)가 입력되는 디형플립플롭(FF₅)과, 낸드게이트(NAND₁)의 출력신호와 제1카운터(counter₁)의 출력신호가 입력되는 제2카운터(counter₂)와, 제1 및 제2카운터(counter₁),(counter₂)의 출력신호가 입력되는 디형플립플롭(FF₃)과, 제1카운터(counter₁)의 출력신호 및 디형플립플롭(FF₃)의 출력신호가 입력되는 디형플립플롭(FF₄)과, 디형플립플롭(FF₅)의 출력신호가 클럭펄스단자(CP)로 입력되면서 제1카운터(counter₁)의 출력신호가 입력단자(D)에 인가되며 디형플립플롭(FF₃)의 출력신호는 직접 입력되면서 디형플립플롭(FF₄)의 출력신호와 함께 낸드게이트(NAND₂)를 경유하여 인가되는 래치(LaT)들로 구성됨을 특징으로 하는 디지탈 교환기 망동기장치의 위상검출회로 및 정합회로.
디지탈 위상고정루우프에서 마이크로 프로세서로 구성된 제어장치(4)로 위상차검출 데이터를 입력시킬 때 위상검출기(가)와 제어장치(나)가 공유하는 버퍼메모리(마)는 입력기준클럭(fr)이 위상검출기(가)로부터 입력되는 어드레스 카운터(counter₃)와, 어드레스 카운터(counter₃)의 어드레스신호(Ao)∼(Ah)가 입력되는 이중메모리(M₁),(M₂)와, 어드레스 카운터(counter₃)의 최상위 어드레스 신호(Ah)가 동시에 입력되는 두 멀티바이브레이터(MV₁),(MV₂)와, 멀티바이브레이터(MV₁)의 출력신호가 세트단자(s)에 어드레스신호(Ao)∼(Ah-1)와 최상위 어드레스 신호(Ah)가 각각 앤드게이트(AND)와 인버터(INV₂)를 거친 후 낸드게이트(NAND₄)를 경유하여 클리어단자(C)로 입력되는 디형플립플롭(FF₆)과, 멀티바이브레이터(MV₂)의 출력신호가 세트단자(S)에 입력되고 이중포트메모리(M₁),(M₂)의 제어장치측 어드레스신호(Ao)∼(Ah-1)는 앤드게이트(AND)를 거치고 최상위 어드레스 신호(Ah)는 직접 낸드게이트(NAND₃)를 경유하여 클리어단자(C)로 입력되는 디형플립플롭(FF₇)들로 구성됨을 특징으로 하는 디지탈 교환기 망동기장치의 위상검출회로 및 정합회로.
제1항에 있어서, 위상검출기(가)는 입력기준클럭(fr)의 상승엣지에서 다음번 상승엣지까지 클럭신호(fo)을 연속적으로 카운트하여 전구간에 대한 위상차를 검출하며 위상차 검출 데이터의 유효 범위를 카운터의 초기치 설정에 따라 유효 카운터 범위를 임의로 조절할 수 있는 제1 및 제2카운터(counter₁),(counter₂)에 의해 유효한 위상차 범위내의 값을 제1카운터(counter₁)로 계수하고, 이 유효 범위를 넘는 것은 디형플립플롭(FF₃),(FF₄)과,제2카운터(counter₂)로써 언더플로우 또는 오버플로우인가를 구분하는 신호를 별도로 검출하고 이 신호를 분석하면서 평균위상차 값 산출에 의한 전압제어값 산출시 불필요한 계산을 배제하도록 한 것을 특징으로 하는 디지탈교환기 망동기장치의 위상검출회로 및 정합회로.
제2항에 있어서, 버퍼메모리(마)는 두 영역으로 구분된 이중포트메모리(M₁),(M₂)로 구성하여 데이터를 저장할 때 어드레스 카운터(counter₃)를 통하여 어드레스신호(Ao)∼(Ah)를 값의 조합에 따라 입력시키고 어드레스 신호의 최상위 비트(Ah)의 "1"상태에 따라 이중포트메모리(M₁) 영역에 위상검출기(가)에서 데이터를 입력시킬 때에는 이중포트메모리(M₂) 영역의 데이터를 처리하도록 하는 방식으로 이중포트메모리(M₁),(M₂)의 영역을 반씩 점유하면서 데이터를 블럭 단위로 입력시키도록 하여 제어장치(나)에서 데이터를 처리하는데 여유를 갖도록 한 디지탈교환기 망동기장치의 위상검출회로 및 정합회로.
제2항에 있어서, 버퍼메모리(마)는 위상검출기(가)에서 데이터를 저장할 때에는 이중포트메모리(M₁),(M₂)의 한 블럭 단위로 데이터가 입력되면 어드레스 신호의 최상위 비트(Ah)가 "0"에서 "1" 또는 "1"에서 "0"으로의 상태가 변화됨에 따라 제어장치(나)로 인터럽트를 발생시키도록 하고 제어장치(나)에서 어드레스 신호의 상태에 따라 그 영역의 마지막 데이터를 읽어갈 때 인터럽트가 해제되도록 한 디지탈교환기 망동기장치의 위상검출회로 및 정합회로.