JP3152545B2 - ドライブ回路 - Google Patents
ドライブ回路Info
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- JP3152545B2 JP3152545B2 JP18300293A JP18300293A JP3152545B2 JP 3152545 B2 JP3152545 B2 JP 3152545B2 JP 18300293 A JP18300293 A JP 18300293A JP 18300293 A JP18300293 A JP 18300293A JP 3152545 B2 JP3152545 B2 JP 3152545B2
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/026—Control of operating function, e.g. switching from recording to reproducing by using processor, e.g. microcomputer
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/12—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams
- G11B15/125—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams conditioned by the operating function of the apparatus
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、磁気カセット・リー
ダ用ドライブ回路、特にオートリバース機能及びミュー
ト（mute）機能を行うドライブ回路に関するものであ
る。
ダ用ドライブ回路、特にオートリバース機能及びミュー
ト（mute）機能を行うドライブ回路に関するものであ
る。
【０００２】
【従来の技術】最近の磁気カセット・リーダは、普通、
テープを自動的に巻戻し且つリード・ヘッドに対してカ
セットをひっくり返すことなくカセットの両面を読み取
らせることを可能にするための、いわゆるオートリバー
ス機能を特色とする。
テープを自動的に巻戻し且つリード・ヘッドに対してカ
セットをひっくり返すことなくカセットの両面を読み取
らせることを可能にするための、いわゆるオートリバー
ス機能を特色とする。
【０００３】上述の機能を行うために、リード・ヘッド
は２個（ステレオ用では４個）のリード・センサを持
ち、これらリード・センサはテープのドライブ方向に応
じ前置増幅段へオートリバース・ドライブ回路によって
交互に接続される。このドライブ回路によってリード・
センサはデジタル入力信号の論理値の関数として選択さ
れる。周知のリーダでは、バイポーラ・デバイスを使っ
てドライブ回路が普通、形成されるが、これにはバイポ
ーラ・トランジスタの物理的且つ電気的特性のせいで幾
つかの欠点がある。
は２個（ステレオ用では４個）のリード・センサを持
ち、これらリード・センサはテープのドライブ方向に応
じ前置増幅段へオートリバース・ドライブ回路によって
交互に接続される。このドライブ回路によってリード・
センサはデジタル入力信号の論理値の関数として選択さ
れる。周知のリーダでは、バイポーラ・デバイスを使っ
てドライブ回路が普通、形成されるが、これにはバイポ
ーラ・トランジスタの物理的且つ電気的特性のせいで幾
つかの欠点がある。
【０００４】
【発明が解決しようとする課題】事実、バイポーラ・ト
ランジスタは、相当なスイッチング・ノイズ（これは前
置増幅段で更に増幅される）を導入し、制御するのが難
しく、スイッチングエッジ（スイッチングの開始端と終
端）を良く制御できず、そして集積回路の場合にかなり
の容積を占める。
ランジスタは、相当なスイッチング・ノイズ（これは前
置増幅段で更に増幅される）を導入し、制御するのが難
しく、スイッチングエッジ（スイッチングの開始端と終
端）を良く制御できず、そして集積回路の場合にかなり
の容積を占める。
【０００５】最近のカセット・リーダはいわゆるミュー
ト機能も呈し、これによりテープのドライブ方向とは無
関係に前置増幅段（それに最終段）の出力もかなり減衰
され、通常約８０ｄＢ減衰される。
ト機能も呈し、これによりテープのドライブ方向とは無
関係に前置増幅段（それに最終段）の出力もかなり減衰
され、通常約８０ｄＢ減衰される。
【０００６】ミュート機能はバイポーラ・トランジスタ
によるスイッチ回路や減衰器によって通常行われるが、
これら回路にも種々の欠点がある。詳しく言えば、オー
トリバース・ドライブ回路に存在するバイポーラ・トラ
ンジスタに課せられた上記問題に加えて、周知のミュー
ト回路は高い減衰度も提供しない。
によるスイッチ回路や減衰器によって通常行われるが、
これら回路にも種々の欠点がある。詳しく言えば、オー
トリバース・ドライブ回路に存在するバイポーラ・トラ
ンジスタに課せられた上記問題に加えて、周知のミュー
ト回路は高い減衰度も提供しない。
【０００７】オートリバース及びミュート機能を持つド
ライブ回路を同一集積回路に形成し且つオートリバース
及びミュート回路のスイッチングを同時制御する際にも
多くの困難に出会う。
ライブ回路を同一集積回路に形成し且つオートリバース
及びミュート回路のスイッチングを同時制御する際にも
多くの困難に出会う。
【０００８】この発明の目的は、周知の回路に関係した
上述の欠点を打破するように設計されたドライブ回路を
提供することである。
上述の欠点を打破するように設計されたドライブ回路を
提供することである。
【０００９】
【課題を解決するための手段】この発明によれば、それ
ぞれのリード信号を受ける第１、第２の入力端子及び出
力端子を有し、この出力端子を両前記入力端子の一方に
接続するために交互に作動される少なくとも第１、第２
の電子スイッチを備えた磁気カセット・リーダ用ドライ
ブ回路において、前記第１、第２の電子スイッチがＭＯ
Ｓ電界効果トランジスタであることを特徴とするドライ
ブ回路が提供される。
ぞれのリード信号を受ける第１、第２の入力端子及び出
力端子を有し、この出力端子を両前記入力端子の一方に
接続するために交互に作動される少なくとも第１、第２
の電子スイッチを備えた磁気カセット・リーダ用ドライ
ブ回路において、前記第１、第２の電子スイッチがＭＯ
Ｓ電界効果トランジスタであることを特徴とするドライ
ブ回路が提供される。
【００１０】
【実施例】この発明の望ましい一実施例を添付図面につ
いて説明する。図１において、１はＭＯＮＯ型リード・
ヘッド５のオートリバース及びミュート機能を行うドラ
イブ回路を示す。従って、リード・ヘッド５は、磁気テ
ープ６のそれぞれのトラック（図示しない）を読み取る
ための２個のリード・センサ５ａ，５ｂ（ソレノイドの
形態で概略図で示されている）を有し、且つそれぞれの
リード信号をドライブ回路１のそれぞれ第１、第２の入
力端子１ａ，１ｂへ同時に供給する。
いて説明する。図１において、１はＭＯＮＯ型リード・
ヘッド５のオートリバース及びミュート機能を行うドラ
イブ回路を示す。従って、リード・ヘッド５は、磁気テ
ープ６のそれぞれのトラック（図示しない）を読み取る
ための２個のリード・センサ５ａ，５ｂ（ソレノイドの
形態で概略図で示されている）を有し、且つそれぞれの
リード信号をドライブ回路１のそれぞれ第１、第２の入
力端子１ａ，１ｂへ同時に供給する。
【００１１】ドライブ回路１は、前置増幅段９の入力端
子８に接続された出力端子１ｃも有し、且つドライブ回
路１の第１の制御入力端子１１へ供給された第１の論理
信号Ｆ／Ｒの値に応じてリード・センサ５ａ，５ｂの発
生したリード信号の一方又は他方を入力端子８に供給す
る（オートリバース機能）。ドライブ回路１は、リード
・ヘッド５によって供給された両方のリード信号を減衰
するための第２の論理信号Ｍが供給される第２の制御入
力端子１２も有する。
子８に接続された出力端子１ｃも有し、且つドライブ回
路１の第１の制御入力端子１１へ供給された第１の論理
信号Ｆ／Ｒの値に応じてリード・センサ５ａ，５ｂの発
生したリード信号の一方又は他方を入力端子８に供給す
る（オートリバース機能）。ドライブ回路１は、リード
・ヘッド５によって供給された両方のリード信号を減衰
するための第２の論理信号Ｍが供給される第２の制御入
力端子１２も有する。
【００１２】ドライブ回路１は、リード・センサ５ａと
前置増幅段９の入力端子８との間の第１の電子スイッチ
１３、リード・センサ５ｂと入力端子８の間の第２の電
子スイッチ１４、及び入力端子８と基準電位ライン（ア
ース）１７の間の第３の電子スイッチ１５を備える。
前置増幅段９の入力端子８との間の第１の電子スイッチ
１３、リード・センサ５ｂと入力端子８の間の第２の電
子スイッチ１４、及び入力端子８と基準電位ライン（ア
ース）１７の間の第３の電子スイッチ１５を備える。
【００１３】この発明によれば、これら電子スイッチ１
３，１４及び１５は、ドライブ回路１の第１の制御入力
端子１１での第１の論理信号Ｆ／Ｒ及び第２の制御入力
端子１２での第２の論理信号Ｍに応じてこれら電子スイ
ッチ１３，１４及び１５をスイッチングするための制御
回路２７（図１にはブロック図で示す）のそれぞれ第
１、第２、第３の出力端子２３，２４，２５へそれぞれ
ライン１８，１９，２０によって接続された制御（ゲー
ト）端子１３ａ，１４ａ及び１５ａを有するＭＯＳ、望
ましくはＮ−ＭＯＳ電界効果トランジスタによって形成
される。
３，１４及び１５は、ドライブ回路１の第１の制御入力
端子１１での第１の論理信号Ｆ／Ｒ及び第２の制御入力
端子１２での第２の論理信号Ｍに応じてこれら電子スイ
ッチ１３，１４及び１５をスイッチングするための制御
回路２７（図１にはブロック図で示す）のそれぞれ第
１、第２、第３の出力端子２３，２４，２５へそれぞれ
ライン１８，１９，２０によって接続された制御（ゲー
ト）端子１３ａ，１４ａ及び１５ａを有するＭＯＳ、望
ましくはＮ−ＭＯＳ電界効果トランジスタによって形成
される。
【００１４】もう少し詳しく説明すると、もし第１の制
御入力端子１１に論理値“１”に相当する電圧があれ
ば、制御回路２７は正電圧をゲート端子１３ａそしてゼ
ロに近い電圧（又は負電圧）をゲート端子１４ａに供給
して第１の電子スイッチ１３を閉じると共に第２の電子
スイッチ１４を開く。逆に、第１の制御入力端子１１に
論理値“０”に相当する電圧があれば、制御回路２７は
正電圧をゲート端子１４ａにそしてゼロ電圧（又は負電
圧）をゲート端子１３ａに供給して第２の電子スイッチ
１４を閉じると共に第１の電子スイッチ１３を開く。
御入力端子１１に論理値“１”に相当する電圧があれ
ば、制御回路２７は正電圧をゲート端子１３ａそしてゼ
ロに近い電圧（又は負電圧）をゲート端子１４ａに供給
して第１の電子スイッチ１３を閉じると共に第２の電子
スイッチ１４を開く。逆に、第１の制御入力端子１１に
論理値“０”に相当する電圧があれば、制御回路２７は
正電圧をゲート端子１４ａにそしてゼロ電圧（又は負電
圧）をゲート端子１３ａに供給して第２の電子スイッチ
１４を閉じると共に第１の電子スイッチ１３を開く。
【００１５】従って、第１の制御入力端子１１での論理
値次第で、磁気テープ６のリード・トラックを選択する
ために、リード・センサ５ａ又は５ｂが前置増幅段９の
入力端子８に接続される。
値次第で、磁気テープ６のリード・トラックを選択する
ために、リード・センサ５ａ又は５ｂが前置増幅段９の
入力端子８に接続される。
【００１６】上記機能は、第２の制御入力端子１２に論
理値“０”に相当する電圧があれば上述したように行わ
れる。逆に論理値“１”に相当する電圧があればゼロに
近い電圧はゲート端子１３ａ及び１４ａに供給されて電
子スイッチ１３及び１４を開き、そして正電圧はゲート
端子１５ａに供給されて入力端子８を基準電位ライン１
７へ第３の電子スイッチ１５を介して接続する。
理値“０”に相当する電圧があれば上述したように行わ
れる。逆に論理値“１”に相当する電圧があればゼロに
近い電圧はゲート端子１３ａ及び１４ａに供給されて電
子スイッチ１３及び１４を開き、そして正電圧はゲート
端子１５ａに供給されて入力端子８を基準電位ライン１
７へ第３の電子スイッチ１５を介して接続する。
【００１７】前置増幅段９の入力端子８が２個の開いた
電子スイッチを介してリード・ヘッド５に接続されるの
で、リード・センサ５ａ及び５ｂによって発生される信
号の減衰は最終的に不定（無限大）になる。他方、実際
の減衰は比Ｒ３オン／Ｒ１オフに依存する。たゞし、Ｒ
３オンはオン時の電子スイッチ１５の等価抵抗であり、
そしてＲ１オフはオフ時の電子スイッチ１３又は１４の
等価抵抗である。
電子スイッチを介してリード・ヘッド５に接続されるの
で、リード・センサ５ａ及び５ｂによって発生される信
号の減衰は最終的に不定（無限大）になる。他方、実際
の減衰は比Ｒ３オン／Ｒ１オフに依存する。たゞし、Ｒ
３オンはオン時の電子スイッチ１５の等価抵抗であり、
そしてＲ１オフはオフ時の電子スイッチ１３又は１４の
等価抵抗である。
【００１８】図２は上述した動作を行うための制御回路
２７の詳しい例を示す。制御回路２７の第２の制御入力
端子１２はＲＣ回路１４１を介してＰＮＰ型トランジス
タ４０のベースに接続され、そのコレクタは第１の基準
電位（アース）に在るライン４２に接続され、そしてエ
ミッタは抵抗４３を介して第２の基準電位（電源）に在
るライン４４に接続されている。
２７の詳しい例を示す。制御回路２７の第２の制御入力
端子１２はＲＣ回路１４１を介してＰＮＰ型トランジス
タ４０のベースに接続され、そのコレクタは第１の基準
電位（アース）に在るライン４２に接続され、そしてエ
ミッタは抵抗４３を介して第２の基準電位（電源）に在
るライン４４に接続されている。
【００１９】トランジスタ４０のエミッタはＰＮＰトラ
ンジスタ４７のベースにも接続され、そのエミッタは抵
抗４９を介してライン４４に接続され、そしてコレクタ
は第１のカレント・ミラー回路５２の入力端子に接続さ
れている。第１のカレント・ミラー回路５２は、ベース
が相互接続され且つエミッタがライン４２に接続された
３個のＮＰＮトランジスタ５４，５５，５６によって形
成される。詳しく言えば、第１のカレント・ミラー回路
５２の入力端子はトランジスタ５４（ダイオード接続さ
れた）のコレクタから成るが、第１のカレント・ミラー
回路５２の出力端子はトランジスタ５５及び５６のコレ
クタによって形成される。トランジスタ５６のコレクタ
は抵抗５８の第１の端子５７に接続され、第２の端子は
ライン４４に接続されている。第１の端子５７は第３の
電子スイッチ１５を制御する制御回路２７の第３の出力
端子２５にも接続されている。
ンジスタ４７のベースにも接続され、そのエミッタは抵
抗４９を介してライン４４に接続され、そしてコレクタ
は第１のカレント・ミラー回路５２の入力端子に接続さ
れている。第１のカレント・ミラー回路５２は、ベース
が相互接続され且つエミッタがライン４２に接続された
３個のＮＰＮトランジスタ５４，５５，５６によって形
成される。詳しく言えば、第１のカレント・ミラー回路
５２の入力端子はトランジスタ５４（ダイオード接続さ
れた）のコレクタから成るが、第１のカレント・ミラー
回路５２の出力端子はトランジスタ５５及び５６のコレ
クタによって形成される。トランジスタ５６のコレクタ
は抵抗５８の第１の端子５７に接続され、第２の端子は
ライン４４に接続されている。第１の端子５７は第３の
電子スイッチ１５を制御する制御回路２７の第３の出力
端子２５にも接続されている。
【００２０】トランジスタ５５のコレクタは、相互接続
されたベース及びライン４４に接続されたエミッタを有
する２個のＰＮＰトランジスタ６２，６３によって形成
された第２のカレント・ミラー回路６０の入力端子に接
続されている。詳しく言えば、第２のカレント・ミラー
回路６０の入力端子はトランジスタ６２（ダイオード接
続された）のコレクタから成るが、出力端子はトランジ
スタ６３のコレクタによって形成される。トランジスタ
６３のコレクタはノード６５に接続され、このノード６
５は第３のカレント・ミラー回路６６に接続されてい
る。この第３のカレント・ミラー回路６６は、相互接続
されたベース及びノード６５に接続されたエミッタを有
する２個のＰＮＰトランジスタ６７，６８（前者がダイ
オード接続されている）によって形成される。トランジ
スタ６８のコレクタは、相互接続されたベース及びライ
ン４２に接続されたエミッタを有する２個のＮＰＮトラ
ンジスタ７３，７４（前者がダイオード接続されてい
る）によって形成された第４のカレント・ミラー回路７
２に接続されている。第４のカレント・ミラー回路７２
の入力端子はトランジスタ７３のコレクタによって形成
されるが、出力端子は第５のカレント・ミラー回路７５
に接続されたトランジスタ７４のコレクタによって形成
される。詳しく言えば、第５のカレント・ミラー回路７
５は２個のＰＮＰトランジスタ７６，７７を備え、その
ベースが相互接続され、そのエミッタがライン４４に接
続され、そしてそのコレクタがそれぞれ入力端子、出力
端子を形成する。
されたベース及びライン４４に接続されたエミッタを有
する２個のＰＮＰトランジスタ６２，６３によって形成
された第２のカレント・ミラー回路６０の入力端子に接
続されている。詳しく言えば、第２のカレント・ミラー
回路６０の入力端子はトランジスタ６２（ダイオード接
続された）のコレクタから成るが、出力端子はトランジ
スタ６３のコレクタによって形成される。トランジスタ
６３のコレクタはノード６５に接続され、このノード６
５は第３のカレント・ミラー回路６６に接続されてい
る。この第３のカレント・ミラー回路６６は、相互接続
されたベース及びノード６５に接続されたエミッタを有
する２個のＰＮＰトランジスタ６７，６８（前者がダイ
オード接続されている）によって形成される。トランジ
スタ６８のコレクタは、相互接続されたベース及びライ
ン４２に接続されたエミッタを有する２個のＮＰＮトラ
ンジスタ７３，７４（前者がダイオード接続されてい
る）によって形成された第４のカレント・ミラー回路７
２に接続されている。第４のカレント・ミラー回路７２
の入力端子はトランジスタ７３のコレクタによって形成
されるが、出力端子は第５のカレント・ミラー回路７５
に接続されたトランジスタ７４のコレクタによって形成
される。詳しく言えば、第５のカレント・ミラー回路７
５は２個のＰＮＰトランジスタ７６，７７を備え、その
ベースが相互接続され、そのエミッタがライン４４に接
続され、そしてそのコレクタがそれぞれ入力端子、出力
端子を形成する。
【００２１】トランジスタ７７のコレクタ従って第５の
カレント・ミラー回路７５の出力端子は抵抗８１の第１
の端子８０に接続され、その第２の端子はライン４２に
接続されている。第１の端子８０は第１の電子スイッチ
１３を制御する制御回路２７の第１の出力端子２３に接
続されている。
カレント・ミラー回路７５の出力端子は抵抗８１の第１
の端子８０に接続され、その第２の端子はライン４２に
接続されている。第１の端子８０は第１の電子スイッチ
１３を制御する制御回路２７の第１の出力端子２３に接
続されている。
【００２２】第１の入力端子１１は第２のＲＣ回路１４
０を介してＮＰＮトランジスタ８６のベースに接続さ
れ、そのコレクタはライン４４に接続され、そしてその
エミッタは抵抗８７を介してライン４２に接続されてい
る。
０を介してＮＰＮトランジスタ８６のベースに接続さ
れ、そのコレクタはライン４４に接続され、そしてその
エミッタは抵抗８７を介してライン４２に接続されてい
る。
【００２３】トランジスタ８６のエミッタはＮＰＮトラ
ンジスタ８９のベースにも接続され、そのコレクタはト
ランジスタ６７のコレクタに接続され、そしてそのエミ
ッタは抵抗９１を介してライン４２に接続されている。
ンジスタ８９のベースにも接続され、そのコレクタはト
ランジスタ６７のコレクタに接続され、そしてそのエミ
ッタは抵抗９１を介してライン４２に接続されている。
【００２４】トランジスタ８６のベースはＰＮＰトラン
ジスタ９４のベースにも接続され、そのコレクタはライ
ン４２に接続され、そしてそのエミッタは抵抗９６を介
してライン４４に接続されている。
ジスタ９４のベースにも接続され、そのコレクタはライ
ン４２に接続され、そしてそのエミッタは抵抗９６を介
してライン４４に接続されている。
【００２５】トランジスタ９４のエミッタはＰＮＰトラ
ンジスタ１００のベースにも接続され、そのエミッタは
抵抗１０２を介してノード６５に接続されている。
ンジスタ１００のベースにも接続され、そのエミッタは
抵抗１０２を介してノード６５に接続されている。
【００２６】トランジスタ１００のコレクタは、相互接
続されたベース及びライン４２に接続されたエミッタを
有する２個のＮＰＮトランジスタ１０５，１０６によっ
て形成された第６のカレント・ミラー回路１０４に接続
されている。もう少し詳しく言えば、この第６のカレン
ト・ミラー回路１０４の入力端子はトランジスタ１０５
（ダイオード接続された）のコレクタによって形成され
るが、その出力端子はトランジスタ１０６のコレクタに
よって形成される。
続されたベース及びライン４２に接続されたエミッタを
有する２個のＮＰＮトランジスタ１０５，１０６によっ
て形成された第６のカレント・ミラー回路１０４に接続
されている。もう少し詳しく言えば、この第６のカレン
ト・ミラー回路１０４の入力端子はトランジスタ１０５
（ダイオード接続された）のコレクタによって形成され
るが、その出力端子はトランジスタ１０６のコレクタに
よって形成される。
【００２７】第６のカレント・ミラー回路１０４の出力
端子はＰＮＰトランジスタ１１０のコレクタに接続さ
れ、このトランジスタ１１０はＰＮＰトランジスタ１１
１と共に第７のカレント・ミラー回路１１２を形成す
る。トランジスタ１１０及び１１１はそのベースが相互
接続され且つそのエミッタがライン４４に接続され、そ
してトランジスタ１１１のコレクタが抵抗１１５の第１
の端子１１４に接続され、その第２の端子がライン４２
に接続されている。
端子はＰＮＰトランジスタ１１０のコレクタに接続さ
れ、このトランジスタ１１０はＰＮＰトランジスタ１１
１と共に第７のカレント・ミラー回路１１２を形成す
る。トランジスタ１１０及び１１１はそのベースが相互
接続され且つそのエミッタがライン４４に接続され、そ
してトランジスタ１１１のコレクタが抵抗１１５の第１
の端子１１４に接続され、その第２の端子がライン４２
に接続されている。
【００２８】第１の端子１１４は、第２の電子スイッチ
２４を制御する制御回路２７の第２の出力端子２４にも
接続されている。
２４を制御する制御回路２７の第２の出力端子２４にも
接続されている。
【００２９】最後に、各ＲＣ回路１４０，１４１は、そ
れぞれ、トランジスタ８６，４０のベースとライン４２
の間に在るコンデンサ１４２，１４３及び第１，第２の
制御入力端子１１，１２とトランジスタ８６，４０のベ
ースとの間に在る抵抗１４４，１４５を備えている。
れぞれ、トランジスタ８６，４０のベースとライン４２
の間に在るコンデンサ１４２，１４３及び第１，第２の
制御入力端子１１，１２とトランジスタ８６，４０のベ
ースとの間に在る抵抗１４４，１４５を備えている。
【００３０】制御回路２７は下記のように作動する。第
２の制御入力端子１２に論理値“０”に相当する低電圧
が供給される時に、トランジスタ４０及び４７はオンに
なって第１のカレント・ミラー回路５２に給電し、トラ
ンジスタ５６はオンになって第１の端子５７従って第３
の出力端子２５をライン４２の電位（アース）に近い電
位に維持するので、論理値“０”に相当する入力信号が
第３の電子スイッチ１５を開く。
２の制御入力端子１２に論理値“０”に相当する低電圧
が供給される時に、トランジスタ４０及び４７はオンに
なって第１のカレント・ミラー回路５２に給電し、トラ
ンジスタ５６はオンになって第１の端子５７従って第３
の出力端子２５をライン４２の電位（アース）に近い電
位に維持するので、論理値“０”に相当する入力信号が
第３の電子スイッチ１５を開く。
【００３１】その上、トランジスタ５５はトランジスタ
６２及び６３をオン（導通）させるので、ノード６５は
ライン４４の電位に在る。これにより、後で明らかにな
るように、第１の制御入力端子１１での信号によって第
１、第２の出力端子２３，２４が有効（出力を高レベ
ル）にされるので、第２の制御入力端子１２での論理値
“０”信号は第１、第２の電子スイッチ１３，１４を制
御するスイッチ部分を有効（出力を高レベル）にする。
６２及び６３をオン（導通）させるので、ノード６５は
ライン４４の電位に在る。これにより、後で明らかにな
るように、第１の制御入力端子１１での信号によって第
１、第２の出力端子２３，２４が有効（出力を高レベ
ル）にされるので、第２の制御入力端子１２での論理値
“０”信号は第１、第２の電子スイッチ１３，１４を制
御するスイッチ部分を有効（出力を高レベル）にする。
【００３２】逆に第２の制御入力端子１２に論理値
“１”に相当する高電圧が供給される時に、トランジス
タ４０及び４７はオフになり、トランジスタ５４〜５６
もオフであるので、第３の出力端子２５は抵抗５８を介
してライン４４の電位（電源）に近い電位をとり、論理
値“１”に相当する入力信号が第３の電子スイッチ１５
を閉じる。
“１”に相当する高電圧が供給される時に、トランジス
タ４０及び４７はオフになり、トランジスタ５４〜５６
もオフであるので、第３の出力端子２５は抵抗５８を介
してライン４４の電位（電源）に近い電位をとり、論理
値“１”に相当する入力信号が第３の電子スイッチ１５
を閉じる。
【００３３】その上、上述した状態では、トランジスタ
６２及び６３がオフであり且つノード６５がもはやライ
ン４４に接続されないので、トランジスタ６７，６８，
７３，７４，７６，７７，１００，１０５，１０６，１
１０及び１１１はオフであり、そして第１、第２の出力
端子２３，２４はそれぞれ抵抗８１，１１５を介してラ
イン４２の電位に維持される。
６２及び６３がオフであり且つノード６５がもはやライ
ン４４に接続されないので、トランジスタ６７，６８，
７３，７４，７６，７７，１００，１０５，１０６，１
１０及び１１１はオフであり、そして第１、第２の出力
端子２３，２４はそれぞれ抵抗８１，１１５を介してラ
イン４２の電位に維持される。
【００３４】その結果、第２の制御入力端子１２での論
理値“１”に相当する信号は第１、第２の電子スイッチ
１３，１４をオフ（非導通）にする。
理値“１”に相当する信号は第１、第２の電子スイッチ
１３，１４をオフ（非導通）にする。
【００３５】第１の制御入力端子１１に論理値“１”に
対応する電圧（第２の制御入力端子１２では論理値
“０”）がある時に、トランジスタ８６は直接バイアス
されてオン（非導通）にされ、従ってノード６５がライ
ン４４に接続されているのでトランジスタ８９をオンに
保持する。その結果、トランジスタ６７，６８，７３，
７４，７６及び７７はオンであるので、第１の端子８０
従って第１の出力端子２３はライン４４の電位に近い電
位に維持されて第１の電子スイッチ１３は閉じられ、そ
して（まだ第１の制御入力端子１１に論理値“１”が在
るので）トランジスタ９４，１００，１０５，１０６，
１１０及び１１１はオフであるので、第２の出力端子２
４は抵抗１１５を介してライン４２の電位に維持されて
第２の電子スイッチ１４は開いている。
対応する電圧（第２の制御入力端子１２では論理値
“０”）がある時に、トランジスタ８６は直接バイアス
されてオン（非導通）にされ、従ってノード６５がライ
ン４４に接続されているのでトランジスタ８９をオンに
保持する。その結果、トランジスタ６７，６８，７３，
７４，７６及び７７はオンであるので、第１の端子８０
従って第１の出力端子２３はライン４４の電位に近い電
位に維持されて第１の電子スイッチ１３は閉じられ、そ
して（まだ第１の制御入力端子１１に論理値“１”が在
るので）トランジスタ９４，１００，１０５，１０６，
１１０及び１１１はオフであるので、第２の出力端子２
４は抵抗１１５を介してライン４２の電位に維持されて
第２の電子スイッチ１４は開いている。
【００３６】逆に、第１の制御入力端子１１に論理値
“０”に対応する電圧（第２の制御入力端子１２では論
理値“０”）がある時に、トランジスタ８６，８９，６
７，６８，７３，７４，７６及び７７はオフであり、第
１の出力端子２３は抵抗８１を介してライン４２の電位
に維持されて第１の電子スイッチ１３は開いている。
“０”に対応する電圧（第２の制御入力端子１２では論
理値“０”）がある時に、トランジスタ８６，８９，６
７，６８，７３，７４，７６及び７７はオフであり、第
１の出力端子２３は抵抗８１を介してライン４２の電位
に維持されて第１の電子スイッチ１３は開いている。
【００３７】同様に、トランジスタ９４，１００，１０
５，１０６，１１０及び１１１はオンで、第２の出力端
子２４はライン４４の電位に近い電位を受けて第２の電
子スイッチ２４が閉じられる。
５，１０６，１１０及び１１１はオンで、第２の出力端
子２４はライン４４の電位に近い電位を受けて第２の電
子スイッチ２４が閉じられる。
【００３８】第１、第２の制御入力端子１１，１２での
第１、第２の論理信号Ｆ／Ｒ，Ｍのスイッチング中、Ｒ
Ｃ回路すなわちフィルタ１４０及び１４１は、Ｆ／Ｒ及
びＭの鋭いスイッチングによって出力端子に不所望なノ
イズが生じられるのを防止するため、フィルタのＲＣ特
性に応じてスムーズな前縁及び後縁を有し且つ制御回路
２７のトランジスタを制御するための信号を発生する。
第１、第２の論理信号Ｆ／Ｒ，Ｍのスイッチング中、Ｒ
Ｃ回路すなわちフィルタ１４０及び１４１は、Ｆ／Ｒ及
びＭの鋭いスイッチングによって出力端子に不所望なノ
イズが生じられるのを防止するため、フィルタのＲＣ特
性に応じてスムーズな前縁及び後縁を有し且つ制御回路
２７のトランジスタを制御するための信号を発生する。
【００３９】
【発明の効果】この発明に係るドライブ回路の利点は以
上の説明から明らかになろう。特に、Ｎ−ＭＯＳ電界効
果トランジスタは、固有のオフセットを提供しないので
非常に少ないスイッチング・ノイズしか出さず、ゲート
領域のサイズを適切にすることにより良く制御され得る
電気特性（例えばノイズ、抵抗率）を呈し、そして集積
回路の場合にバイポーラ・デバイスにくらべてより小さ
い面積しか要さない。
上の説明から明らかになろう。特に、Ｎ−ＭＯＳ電界効
果トランジスタは、固有のオフセットを提供しないので
非常に少ないスイッチング・ノイズしか出さず、ゲート
領域のサイズを適切にすることにより良く制御され得る
電気特性（例えばノイズ、抵抗率）を呈し、そして集積
回路の場合にバイポーラ・デバイスにくらべてより小さ
い面積しか要さない。
【００４０】その上、制御回路２７は、オートリバース
回路及びミュート回路のスイッチングを簡単で信頼でき
る仕方で、例えば２つの機能の同時スイッチングを確保
するように制御する。
回路及びミュート回路のスイッチングを簡単で信頼でき
る仕方で、例えば２つの機能の同時スイッチングを確保
するように制御する。
【００４１】最後に、ＲＣ回路１４０，１４１は電子ス
イッチ１３〜１５のスイッチングエッジ（スイッチング
の開始端と終端）の制御を改善してスイッチング・ノイ
ズを低減する。
イッチ１３〜１５のスイッチングエッジ（スイッチング
の開始端と終端）の制御を改善してスイッチング・ノイ
ズを低減する。
【００４２】当業者には明らかなように、この発明の範
囲から逸脱しない限り、こゝに図示して上述したような
ドライブ回路に種々変更をなせる。
囲から逸脱しない限り、こゝに図示して上述したような
ドライブ回路に種々変更をなせる。
【００４３】例えば、リード・ヘッド５は磁気テープの
“右側”トラック、“左側”トラックをそれぞれ読み取
るための２対のリード・センサを有するステレオ型のも
ので良く、その場合には単一の制御回路２７の出力端子
２３〜２５によって２つの部分でドライブされ且つ出力
側が２個の前置増幅器に接続された６個のＭＯＳ電子ス
イッチが設けられる。
“右側”トラック、“左側”トラックをそれぞれ読み取
るための２対のリード・センサを有するステレオ型のも
ので良く、その場合には単一の制御回路２７の出力端子
２３〜２５によって２つの部分でドライブされ且つ出力
側が２個の前置増幅器に接続された６個のＭＯＳ電子ス
イッチが設けられる。
【図１】この発明に係るドライブ回路の概略構成図であ
る。
る。
【図２】図１にブロック図で示した制御回路の詳しい回
路図である。
路図である。
１ ドライブ回路 ５ リード・ヘッド ９ 前置増幅段 １３ 第１の電子スイッチ １４ 第２の電子スイッチ １５ 第３の電子スイッチ ２７ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレア・オネッティ イタリア国、27100 パヴィア、ヴィ ア・カヴァロッティ ９ (72)発明者 ドメニコ・ロッシ イタリア国、27024 チラヴェーニャ、 ヴィア・ローマ 161 (56)参考文献 特開 平３−132903（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 5/027 G11B 20/02
Claims (7)
- 【請求項１】 それぞれのリード信号を受ける第１、第
２の入力端子(1a,1b)及び出力端子(1c)を有し、この出
力端子を両前記入力端子の一方に接続するために交互に
作動する少なくとも第１、第２の電子スイッチ(13,14)
を備えた磁気カセット・リーダ用ドライブ回路におい
て、 前記第１、第２の電子スイッチがＭＯＳ電界効果トラン
ジスタ(13,14)であり、 前記出力端子と基準電位ライ
ン(17)の間に置くことができ、そして少なくとも１個の
ＭＯＳ電界効果トランジスタ(15)から成る第３の電子ス
イッチ(15)を備えたことを特徴とするドライブ回路。 - 【請求項２】 前記電界効果トランジスタ(13〜15)はＮ
−ＭＯＳ型であることを特徴とする請求項１のドライブ
回路。 - 【請求項３】 前記第１〜第３の電子スイッチ(13〜15)
を制御するための制御回路(27)を備え、この制御回路
は、前記第１及び第２の電子スイッチ(13,14)をスイッ
チングするための第１の論理信号を受ける第１の制御入
力端子(11)と、前記第１及び第２の電子スイッチの制御
端子(13a,14a)に接続された第１及び第２の出力端子(2
3,24)と、前記第３の電子スイッチ(15)を閉じ且つ前記
第１及び第２の電子スイッチ(13,14)を同時に開くため
の第２の論理信号を受ける第２の制御入力端子(12)と、
前記第３の電子スイッチ(15)の制御端子(15a)に接続さ
れた第３の出力端子(25)とを有することを特徴とする請
求項１のドライブ回路。 - 【請求項４】 前記第１の制御入力端子(11)に接続され
てデジタル制御信号を受け且つスイッチングするオン／
オフ信号を発生するように設計された第１のフィルタ回
路(140)を備えたことを特徴とする請求項３のドライブ
回路。 - 【請求項５】 前記第２の制御入力端子(12)に接続され
てデジタル制御信号を受け且つスイッチングするミュー
ト信号を発生するように設計された第２のフィルタ回路
(141)を備えたことを特徴とする請求項３又は４のドラ
イブ回路。 - 【請求項６】 両前記フィルタ回路(140,141)はＲＣ回
路であることを特徴とする請求項４又は５のドライブ回
路。 - 【請求項７】 前記制御回路(27)は、前記第１の制御入
力端子(11)と前記第１の出力端子(23)との間に置かれた
複数のカレント・ミラー回路、及び前記第１ の制御入力
端子と第２の出力端子(24)との間に置かれた反転素子(9
4)を含む第１の回路素子を備え、前記第１の出力端子(2
3)は前記第１の電子スイッチ(13)の制御端子に直結さ
れ、前記第３の出力端子(25)は前記第３の電子スイッチ
(15)の制御端子に直結され、前記制御回路(27)は、更
に、前記第２の制御入力端子(12)と前記第３の出力端子
(25)の間に置かれた複数の他のカレント・ミラー回路、
及び電源ライン(44)と前記第１の回路素子の間に置かれ
た被制御スイッチ素子(63)を含む第２の回路素子を備え
たことを特徴とする請求項３ないし６のいずれか記載の
ドライブ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT92830430.2 | 1992-07-30 | ||
| EP92830430A EP0580925A1 (en) | 1992-07-30 | 1992-07-30 | Drive circuit for switching signals between magnetic heads and preamplifier stage in a cassette reader |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259707A JPH06259707A (ja) | 1994-09-16 |
| JP3152545B2 true JP3152545B2 (ja) | 2001-04-03 |
Family
ID=8212152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18300293A Expired - Fee Related JP3152545B2 (ja) | 1992-07-30 | 1993-07-23 | ドライブ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506734A (ja) |
| EP (1) | EP0580925A1 (ja) |
| JP (1) | JP3152545B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111718A (en) * | 1998-06-08 | 2000-08-29 | Ampex Corporation | Electronic record/play switch with low noise low input impedance preamplifier |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS506340Y1 (ja) * | 1970-05-21 | 1975-02-24 | ||
| DE2808707C2 (de) * | 1978-03-01 | 1983-08-04 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Schaltungsanordnung zur Umschaltung zwischen Aufnahme und Wiedergabe bei einem Magnetbandgerät |
| DE2829463A1 (de) * | 1978-07-05 | 1980-01-17 | Bencini Spa | Elektronische vorrichtung fuer die selbsttaetige umschaltung von zwei tonsignalquellen fuer tonkinoprojektoren |
| US4423442A (en) * | 1981-12-31 | 1983-12-27 | General Electric Company | Tape recorder utilizing an integrated circuit |
| US4847706A (en) * | 1986-08-30 | 1989-07-11 | Samsung Electronics Co. Ltd. | Control circuit for double deck cassette tape recorder |
| NL9001231A (nl) * | 1990-05-30 | 1991-12-16 | Philips Nv | Leeskoppeninrichting met 2n leeskoppen van het mr type, en weergeefinrichting voorzien van de leeskoppeninrichting. |
| JPH0498687A (ja) * | 1990-08-13 | 1992-03-31 | Hitachi Ltd | 出力バッファ回路 |
| IT1241345B (it) * | 1990-12-11 | 1994-01-10 | Sgs Thomson Microelectronics | Circuito per la soppressione del rumore di commutazione fra due sorgenti di tensione, in paticolare per stadi audio di preamplificazione |
-
1992
- 1992-07-30 EP EP92830430A patent/EP0580925A1/en not_active Withdrawn
-
1993
- 1993-07-23 JP JP18300293A patent/JP3152545B2/ja not_active Expired - Fee Related
- 1993-07-30 US US08/099,611 patent/US5506734A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5506734A (en) | 1996-04-09 |
| JPH06259707A (ja) | 1994-09-16 |
| EP0580925A1 (en) | 1994-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |