JP3281093B2 - ダンピング回路 - Google Patents

ダンピング回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に磁気記憶装置の
分野に関し、さらに詳しくは読取り書込みヘッド回路に
関するものである。
【０００２】
【従来の技術】磁気ディスクや磁気テープなどの磁気記
録装置においては、記録ヘッドは磁気面からの情報の読
込み、磁気面への書込みに使用される。回転媒体に基づ
いた典型的な記憶装置では、データは磁気ディスク上で
の一連の同心円状の「トラック」に記憶される。これら
のトラックはディスク面の磁気方向の変化を検出する読
書きヘッドによりアクセスされる。読書きヘッドをある
選ばれた一つのトラック上に選択的に位置させることが
できるように、ヘッド位置決めサーボ機構の制御により
ディスク上で半径方向に前後に動かす。あるトラックの
上に来ると、サーボ機構によりヘッドは選択されたトラ
ックの中心線に続く経路を追随する。
【０００３】従来の誘導性記録ヘッドの簡単な構成を図
１に示した。誘導記録ヘッドは透磁性の高い磁性材料か
ら作られ、導線１１で数回巻かれたスリットトロイド１
０からできている。トロイドは磁気記録面１４上のデー
タトラック１３の上に位置するギャップ１２がある。
【０００４】記録するには、導体の巻線に電流を発生さ
せ、トロイド内の磁界を変化させる。ギャップの位置で
は磁界の大きさは記憶装置の磁性素材に十分深く記録す
るに充分なほど大きくなる。磁界の大きさはギャップか
ら離れると急激に落ちる。導体巻線を流れる電流を操作
することにより、ギャップの位置における磁束の大きさ
と方向を調整して、記憶装置の磁気面に情報をコード化
することができる。外側と内側のフィールドのパターン
はヘッドと記録面が互いに対して動く時に形成される。
このパターンは極性が変化する直列の複数の棒磁石のも
のと似ている。極性の変化は記録面の磁束の変化として
読取ることができる。読取りモードでは、磁気記憶面が
ヘッド内のギャップ上を動くため、記憶面の磁界はギャ
ップで検出され、磁束の変化率に比例した電圧がコイル
内に発生する。読取り回路はこのアナログ電圧信号を増
幅する。次に、増幅された読取り電圧信号は処理され、
リードチャネル回路によりデジタルデータに復号され
る。
【０００５】ヘッドや回路の誘導特性や読取り書込み回
路の浮遊容量のため、ヘッドを通じて発生する書込み電
流にはリンギング効果が発生する傾向がある。図２は読
取り書込み回路をヘッドに結合する端子におけるインピ
ーダンスを表す等価回路を示している。ノードＨXとＨY
は単一のヘッド上で作動する読取り書込み回路の入出力
端子を表す。ヘッドインダクタンスを表すインダクタン
スＬは端子ＨXとＨYの間に接続されている。インダクタ
ンスと並列に接続されているのは回路と浮遊容量を表す
キャパシタンスＣと書込み電流を表す電流源ＩWであ
る。時間ｔ＝０の時の電流入力が単位ステップであると
仮定すると、インダクタ電流は次の式で表すことができ
る。 ｉL（ｔ）＝１−２ｃｏｓ（ωoｔ） （式１） ここで、ωo 2＝１／（ＬＣ）である。回路内のリンギン
グはこの式中のコサイン成分による。
【０００６】回路の動作周波数範囲はこのリンギング効
果により制限を受ける。書込み回路はこの電流が安定す
るまで、次のデータビットのために電流を変化させるこ
とができない。このため、ヘッド回路の動作周波数の最
大値はインダクタ電流の設定時間に直接影響される。回
路内のリンギングを低下させる一つの方法はインダクタ
ンスと並列にダンピング抵抗を設けることである。この
分流抵抗により電流方程式に指数ダンピング要因が加わ
り、時間とともにリンギング信号を減少させる。
【０００７】図３は、標準的なダンピング機構を示す。
図３はダンピング抵抗器（Ｒd）を端子ＨYとＨXの間に
接続した書込み駆動回路を簡単に示したものである。こ
の書込みドライバは一般的には「Ｈ」ブリッジとして知
られている。端子ＨYとＨXはそれぞれヘッドインダクタ
の端子に接続されている。ＮＰＮトランジスタＱ1のコ
レクタは、正の電圧源に接続されており、そのベースは
抵抗器Ｒ1を経てプラスの電圧源に接続されている。Ｎ
ＰＮトランジスタＱ2のコレクタは正の電圧源に接続さ
れており、そのベースは抵抗器Ｒ2を経て正の電圧源に
接続されている。ＮＰＮトランジスタＱ3とＱ4のエミッ
タは書込み電流源に接続されている。トランジスタＱ3
とＱ4のベースはそれぞれＷDとＷD*（書込みデータ及び
書込みデータ*）信号に接続されている。トランジスタ
Ｑ1のエミッタとトランジスタＱ3のコレクタは端子ＨY
に接続されている。トランジスタＱ2のエミッタとトラ
ンジスタＱ4のコレクタは端子ＨXに接続されている。ト
ランジスタＱ31とＱ32のコレクタはそれぞれトランジス
タＱ1とＱ2のベースに接続されている。トランジスタＱ
31とＱ32のベースはそれぞれＷDとＷD*に接続されてお
り、Ｑ31とＱ32のエミッタはそれぞれの電流源に接続さ
れている。
【０００８】トランジスタＱ3とＱ4は書込み電流を導く
ためのものである。トランジスタＱ31とＱ32はＱ3とＱ4
からの要求にしたがってＱ1やＱ2を選択的にオフにす
る。信号ＷD*がハイの場合、電流は正の電圧源からトラ
ンジスタＱ1を通って端子ＨYに流れる。電流は次に、ヘ
ッドインダクタと並列なダンピング抵抗器Ｒdを通って
端子ＨXに流れ、そこからはトランジスタＱ4に導かれて
書込み電流源に向かう。これとは別に信号ＷDがハイの
場合は、書込み電流はトランジスタＱ2を通って端子ＨX
に流れ、並列の抵抗器やインダクタンスを通って端子Ｈ
Yに流れ、トランジスタＱ3に向かう。
【０００９】端子ＨXとＨYにおける負荷のための等価回
路モデルを図４に示した。図４の回路はノードＨXとＨY
の間に接続したダンピング抵抗器Ｒdを加えたことを除
いては、図２の回路と同じものである。この回路におけ
る電流の式は時間ｔ＝０の時の入力を単位ステップとす
ると次のようになる。 ｉL（ｔ）＝１−２（ωo／ωd）〔ｅ-atｃｏｓ（ωdｔ−φ）〕 （式２） ここで、ωo 2＝１／（ＬＣ），α＝１／（２ＲＣ），ω
d2＝ωo 2−ａ2 ，φ＝ｔａｎ-1(ａ／ωd）である。な
お、ここで「ａ」と表記した記号は本来「α」と表記す
べきものである。
【００１０】この機構のため、リンギング項の大きさは
相と同様ＬＣ時定数とＲＣ時定数の比の関数である。リ
ンギング項の振動周波数はＬＣ時定数とＲＣ時定数によ
り決定され、ａがωdに近づくにつれゼロに近づく。リ
ンギング項のダンピングは全面的にＲＣ時定数に依存し
ている。したがって、電流をすばやく安定させるにはダ
ンピング抵抗が小さい方が望ましい。Ｒdが無限大に近
づくにように（式２）の限界をとると（式１）になり、
これは予想と一致する。
【００１１】上記の回路はヘッドインダクタンスに並列
に接続した簡単なダンピング抵抗があり、書込み過程中
のダンピングを行うのに有効である。しかし、この小さ
なダンピング抵抗はアナログ読取り信号をダンピングし
すぎて読取りエラーを起こすことがあるので、読取り操
作の際には逆効果になることがある。
【００１２】従来の技術では、読取り操作中の回路から
の抵抗を除去するためのいくつかの構成がある。このよ
うな構成の一つに、図５に示したショットキ分離ダンピ
ング構成がある。図５に示した回路は図３のダンピング
抵抗と置き換えることができる。この構成では、Ｒd／
２の抵抗値を持つ抵抗器３００がノード３０４と端子Ｈ
Yの間に接続されている。また、Ｒd／２の抵抗を持つ抵
抗器３０１はノード３０５と端子ＨXの間に接続されて
いる。ショットキダイオード３０３は順方向バイアス電
圧がダイオードのターンオン電圧Ｖd（通常は０.５ボル
ト）に達した時にノード３０４からノード３０５に電流
が流れるようにノード３０４と３０５の間に接続されて
いる。ショットキダイオード３０２は順方向バイアス電
圧がＶｄに達した時にノード３０５からノード３０４に
電流が流れるようにノード３０４と３０５の間に接続さ
れている。
【００１３】このダンピング機構によりダイオードは端
子ＨＸと端子ＨYの間の電位差がＶd以下の場合は開回路
としてはたらく。図３の回路のための端子ＨXと端子ＨY
の間の抵抗値はボルテージウィンドウ（−Ｖd＜ＶHY-HX
＜Ｖd）では効果的に無限大になる。このウィンドウの
外では、回路は定電圧源Ｖd（理想的なダイオードと仮
定して）と直列の抵抗器Ｒdとしてはたらく。したがっ
て、せいぜい数ミリボルトのオーダーの読取り電圧に対
してはダンピング回路は遮断される。
【００１４】図６は図５の回路の電圧・電流特性を示し
ている。垂直軸は端子ＨYと端子ＨXの電位差ＶHY-HXを
示している。水平軸は図５でノード３０５から端子ＨX
に流れる電流ＩRを示している。理想的なダイオードと
仮定すると、電圧対電流の関数はＲdの勾配を持つ直線
となり、ゼロ以下の電流に対する電圧のインターセプト
はマイナスＶdとなる。ＩR＝０においては、関数はマイ
ナスＶdからＶdの範囲の電圧については無限大勾配に達
する。電流の値が正の場合、この関数は電圧のインター
セプトがＶdである勾配Ｒdの直線で表される。図に示す
ように、理想的な場合で、電位差がＶdより小さい場合
回路は開回路としてはたらき、図５について述べたよう
に電位差がＶdより大きい場合回路はＶdの値の電圧源と
直列で値がＲdである抵抗としてはたらく。
【００１５】図５の回路の欠点はダイオードのレイアウ
トに関する抵抗値やキャパシタンス値などのダイオード
構造に理想的ではない要素が存在することである。ダイ
オードの大きさとその結果として現れるダイオード構造
による抵抗やキャパシタンスの間には妥協が必要であ
る。
【００１６】もう一つの欠点は個有のダイオードターン
オフとそれに続く低レベルリング電圧のダンピングの欠
如である。
【００１７】従来の技術によるもう一つのダンピング回
路は図７に示したスイッチドショットキクランプ回路で
ある。Ｒd／２の抵抗を持つ抵抗器３００が端子ＨYとノ
ード５０３の間に接続されている。同様にＲd／２の抵
抗を持つ抵抗器３０１が端子ＨXとノード５０４の間に
接続されている。ＮＰＮショットキトランジスタＱＳ1
はノード５０３と５０４の間に接続されており、そのエ
ミッタはノード５０３に、コレクタはノード５０４に、
ベースは制御ノード５０２に接続されている。ＮＰＮシ
ョットキトランジスタＱＳ2もノード５０３と５０４の
間に接続されており、そのエミッタはノード５０４に、
コレクタはノード５０３に、ベースは制御ノード５０２
に接続されている。共用電流源５００はＶddとノード５
０２の間に接続されている。電流源５００を流れる電流
の値はＶddとノード５０５の間に接続されている電流源
５０１を流れる電流に依存している。
【００１８】ショットキトランジスタＱＳ1とＱＳ2はベ
ースとコレクタの間に接続されたショットキダイオード
を備える標準ＮＰＮトランジスタとしてはたらく。Ｖd
より低いＶbc（ベース・コレクタ電圧）についてはショ
ットキダイオードは非導通である。しかし、Ｖbcがショ
ットキダイオードのターンオン電圧（約０.５Ｖ）に達
すると、ショットキダイオードはトランジスタのベース
とコレクタの間に電流を通し始める。このような構成の
ためトランジスタが飽和領域（典型的にはＶce付近（コ
レクタ・エミッタ電圧）＝０.２Ｖ）に入ることが防止
される。飽和領域に入るのではなく、最小のＶceはトラ
ンジスタが飽和状態に近くなった時にショットキターン
オン電圧及びベース・エミッタ電圧により起こる。した
がって、コレクタ・エミッタ電圧は飽和状態まで低下す
ることはなく、次の式に限定される。 Ｖce＝Ｖbe−Ｖ
d≒０.８Ｖ−０.５Ｖ≒０.３Ｖ
【００１９】図７の回路の場合、電流源５００が導通性
の時、ダンピング回路は値が０.３Ｖの電圧源と直列で
値がＲdの抵抗としてはたらく。トランジスタＱＳ1は端
子ＨXの電位が端子ＨYより高い場合に電流を通し、トラ
ンジスタＱＳ2は端子ＨYの電位が端子ＨXより高い場合
に電流を通す。この回路の電圧対電流特性はＶdがＶce=
0.３Ｖになっただけで、図６に示したものと類似してい
る。読取りモードでは、電流源５００は電流を通さず、
したがってＱＳ1とＱＳ2が遮断されて開回路となる。
【００２０】図７の回路は書込み動作中ダンピング回路
が遮断される電圧範囲が０.５Ｖのピーク範囲から０.３
Ｖのピーク範囲に低下するという点で、図５の回路より
有利である。図７の回路の欠点は実施の際にさらに追加
回路が必要であり、また、この回路にはヘッドを通じて
書込み電流に対し電流源５００で発生する電流と等価の
オフセットエラー項が発生するということである。ま
た、図５の回路よりターンオフ電圧範囲は４０％低下し
たが、全ての書込みモードではターンオフ領域はない方
がよい。
【００２１】図５と図７の回路にはさらにもう一つの欠
点がある。アナログの読取り信号もリンギング効果を受
けることがあるため、場合によって読取りモード中には
中程度のダンピングがあることが望ましい。この場合、
必要なダンピング抵抗は書込み動作中に必要なものより
かなり高くなることもある。
【００２２】
【発明の概要】書込み動作中の読取り書込み回路のヘッ
ド入出力端子にはたらくリンギング効果をダンピングす
るための装置について述べる。本発明は書込み動作中の
読取り書込みヘッドの誘導負荷上に継続的なダンピング
抵抗を導入し、読取り動作中にはこのダンピング抵抗を
自動的に除去するものである。
【００２３】本発明の好ましい実施例では、ダンピング
回路は書込み駆動回路に組み込まれている。各ヘッドの
駆動回路にはヘッドの誘導コイルの各端部に出力端子が
設けられており、インダクタの各端部を通じて電流の掃
き出しと供給を行っている。駆動回路は各出力端子に接
続された電流源トランジスタと電流ドレイントランジス
タから構成されている。書込み動作中のどの時点におい
ても、一つの出力端子の電流ドレイントランジスタが作
動しており、一方、もう一つの出力端子の電流源トラン
ジスタが作動している。
【００２４】ダンピングは各電流源トランジスタに第２
のエミッタを設け、それぞれの第２エミッタをダンピン
グ抵抗を通じて反対側の出力端子に接続することにより
行う。各電流源トランジスタが作動しているときは、出
力端子のＡＣ信号は作動中の電流源トランジスタと結合
したダンピング抵抗を出力端子に直接接続されていると
みなし、これによりリンギング信号をダンピングさせ
る。書込み駆動回路をダンピング回路に組み込むことに
よりヘッドが読取り動作を行っている間は書込み駆動回
路はターンオフになり、出力端子間のダンピング抵抗経
路は自動的に開回路となる。本発明のもう一つの実施例
では、ベースが電流源トランジスタのベースに接続さ
れ、エミッタがダンピング抵抗に接続されたトランジス
タが電流源トランジスタの第２エミッタの代わりに用い
られている。
【００２５】本発明の回路ではまた、読取りモードダン
ピングに適したダンピング抵抗を出力端子上に直接配置
することができる。等価のダンピング抵抗は書込みモー
ド中電流源トランジスタのエミッタにおける抵抗器の一
つの抵抗器と並列である読取りダンピング抵抗の抵抗値
となる。
【００２６】
【実施例】虚数性（リアクティブ）負荷上でのリンギン
グ効果をダンピングさせるための装置について述べる。
以下の説明では本発明をさらに詳細に説明するために細
部にわたって記述する。しかし、技術精通者であればこ
れらの細部がなくても本発明を実施することができる。
その他の例では本発明を明確にするため既知の特徴につ
いては詳しくは述べない。本発明はヘッド駆動システム
への使用に限定されるものではなく、その他の虚数性負
荷システムに用いることができる。
【００２７】本発明は読取り書込みヘッドの誘導負荷上
にダンピング抵抗を加える回路である。本発明の設計に
より、読取り動作中のダンピング抵抗を無限大にするよ
うなダンピング回路の自動スイッチングが可能になる。
書込み駆動回路はヘッドの誘導コイルを通じて電流をス
イッチするために用いられる。電流駆動回路への負荷は
回路に並列なヘッドインダクタンスと浮遊容量により成
り立っており、インダクタを通る電流はステップ電流入
力を与えられた場合はリンギング状態になる。出力端子
にダンピング抵抗を加えると、電流のリンギング信号要
素は指数関数的にダンピングされ、書込み回路の設定時
間が短くなり、これに対応して動作周波数も上昇する。
【００２８】ダンピング回路を書込み駆動回路に組み込
むことにより、書込み回路が遮断された時にダンピング
抵抗を自動的に回路からスイッチアウトすることができ
る。このため、ダンピング抵抗はアナログ読取り信号の
過ダンピングによる読取り回路の検出能力を損なうこと
がない。
【００２９】リンギング状態を抑えるためにある程度読
取り信号をダンピングさせたい場合は、読取りダンピン
グ抵抗をヘッドの入出力ノードに接続する。この読取り
ダンピング抵抗は真のアナログ読取り信号検出能力を損
なわずにリンギング信号のダンピングを行うことができ
るよう、書込みダンピング抵抗値よりかなり大きくなっ
ている。この小さい書込みダンピング抵抗は書込み動作
中のみにしか回路にスイッチされない書込みダンピング
抵抗と並列な読取りダンピング抵抗から構成されてい
る。
【００３０】本発明の一つの実施例が図８に示してあ
る。端子ＨXとＨYはそれぞれヘッドインダクタの一端に
接続されている。エミッタ接続されたＮＰＮトランジス
タＱ3とＱ4には、それぞれ端子ＨXとＨYに接続されたコ
レクタがある。トランジスタＱ3とＱ4のエミッタは書込
み電流の設定に関わる電流掃き出し回路に接続されてい
る（図示せず）。トランジスタＱ3のベースは信号ＷDに
接続されており、したがって、信号ＷDがハイの場合は
端子ＨYからの電流を掃き出すようにはたらく。トラン
ジスタＱ4のベースは信号ＷD*に接続されており、した
がって、ＷD*がハイの場合は端子ＨXからの電流を掃き
出すようにはたらく。ＮＰＮトランジスタＱ1とＱ2のコ
レクタは正の電圧源（ＶCC）に接続され、エミッタはそ
れぞれ端子ＨYとＨXに接続されている。トランジスタＱ
1とＱ2のベースはそれぞれバイアス抵抗器Ｒ1とＲ2に接
続されている。ＮＰＮトランジスタＱ5とＱ6のコレクタ
はＶCCに接続され、ベースはそれぞれトランジスタＱ1
とＱ2のベースに接続されている。トランジスタＱ5のエ
ミッタは抵抗器Ｒd1を通じてＨXに接続されている。ト
ランジスタＱ6のエミッタは抵抗器Ｒd2を通じて端子ＨY
に接続されている。トランジスタＱ31とＱ32のコレクタ
はそれぞれトランジスタＱ1とＱ2のベースに接続されて
いる。トランジスタＱ31とＱ32のベースはそれぞれＷD
とＷD*に接続されており、Ｑ31とＱ32のエミッタはそれ
ぞれの電流源に接続されている。この回路はトランジス
タＱ １ 、Ｑ ２ 、Ｑ 3 及びＱ 4 として図７の従来技術で用い
られている周知のショットキトランジスタを用いても実
施できる。
【００３１】図３の駆動回路動作で説明したように、ト
ランジスタＱ3は信号ＷDがハイの時にトランジスタＱ2
からの電流を流す。トランジスタＱ4は信号ＷD*がハイ
の時にトランジスタＱ1からの電流を流す。この回路が
読取りモードまたはアイドルモードの時は、書込み電流
は遮断され電流掃き出しは行われず、Ｑ1とＱ2のベース
が低下して書込み回路が遮断される。信号ＷDがハイで
ある書込みモードの時は、トランジスタＱ2のベースに
おける電圧は端子ＨXの電圧より約０.７Ｖ高い。また、
トランジスタＱ6のエミッタの電圧はトランジスタＱ2や
Ｑ6のベースにおける電圧より約０.７Ｖ低い。したがっ
て、トランジスタＱ6のエミッタにおける電圧は端子ＨX
の電圧と等しく、抵抗器Ｒd2の電圧はＶHX−ＶHYであ
る。したがって、Ｒd2の抵抗は端子ＨXとＨYの間に直接
接続されているように見える。この時点において、Ｑ5
とＱ1のエミッタ電圧に対するベースが逆にバイアスに
なるようトランジスタＱ5とＱ1のベースはトランジスタ
Ｑ31により低くされ、回路から抵抗器Ｒd1を自動的に引
き放す。信号ＷD*がハイの時は逆の状態が真になり、抵
抗器Ｒd1は端子ＨXとＨYに効果的に接続され、抵抗器Ｒ
d2は回路から効果的に引き放される。このように、Ｒd1
やＲd2はそれぞれの書込みモードＷD*及びＷDの最中に
回路のダンピング率を生成する。
【００３２】読取りモード中のリンギング効果をダンピ
ングする必要がある時は、図８の回路の端子ＨXとＨYに
抵抗器Ｒd3を直接接続する。これにより読取り回路には
読取りモードの時にはダンピング抵抗器Ｒd3が端子ＨX
とＨYに存在し、書込みモードの時は回路にＲd3と並列
なダンピング抵抗器Ｒd1またはＲd3と並列なダンピング
抵抗器Ｒd2が存在する。書込みダンピングのため、なる
べく高いダンピングを得るには抵抗値は小さい方がよ
い。これによりセットリングレートは速くなり最大動作
速度も高くなる。読取りダンピングのためには、アナロ
グ信号もダンピングされるため、ダンピングはこれより
低い必要がある。したがって、Ｒd3が読取りダンピング
を与えるために適切な抵抗値が選択される。次に、並列
な抵抗器Ｒd1‖Ｒd3とＲd2‖Ｒd3が望みの書込みダンピ
ング抵抗値になるように、Ｒd1とＲd2の抵抗値が選択さ
れる。
【００３３】本発明の好ましい実施例を図９に示した。
図９では、本発明の可能な駆動環境を説明するため、さ
らにもう一つの駆動回路が表されている。しかし、本発
明は他の駆動回路や電流掃き出し回路を用いても実施で
きる。この回路は回路要素の極性を逆にしてＰＮＰトラ
ンジスタを用いても実施できる。
【００３４】図９では、トグルフリップフロップ９００
が書込みデータ入力信号（ＷDI）をトグル入力（Ｔ）と
して受取り、出力ＱとＱ*を発生する。ＱとＱ*はＷDIが
ハイからローに移行する毎にトグルされる。トグル出力
Ｑ*はＮＰＮトランジスタＱ13のベースに接続され、ト
グル出力ＱはＮＰＮトランジスタＱ14のベースに接続さ
れる。トランジスタＱ13とＱ14のコレクタは電圧源ＶCC
に接続されてエミッタフォロワを形成する。トランジス
タＱ13のエミッタはＮＰＮショットキトランジスタＱ9
とＱ11に接続され、抵抗器Ｒ3によりアースされる。ト
ランジスタＱ14のエミッタは、ＮＰＮショットキトラン
ジスタＱ10とＱ12のベースに接続され、抵抗器Ｒ4によ
りアースされる。ショットキトランジスタＱ11とＱ12の
エミッタは一緒に電流源Ｉ2の一つの端子に接続されて
いる。電流源Ｉ2のもう一つの端子はアースされてい
る。ショットキトランジスタＱ11のコレクタはショット
キトランジスタＱ7のベースに接続され、抵抗器Ｒ1によ
り電圧源ＶW2に接続されている。ショットキトランジス
タＱ12のコレクタはショットキトランジスタＱ8のベー
スに接続され、抵抗器Ｒ2により電圧源ＶW2に接続され
る。ショットキトランジスタＱ7とＱ8のコレクタは電圧
源ＶPに接続されている。単一電源システムでは、ＶPと
ＶW2はＶCCに設定されている。しかし、少なくとも２つ
の電源（例えば５Ｖと１２Ｖ）が利用可能なシステムで
は、ＶPとＶW2は高い電圧源に接続して、ヘッドの電圧
の振れを大きくする。
【００３５】ショットキトランジスタＱ7とＱ8にはそれ
ぞれ、Ｅ1とＥ2，Ｅ3とＥ4というエミッタが２つずつあ
る。エミッタＥ1はダンピング抵抗器Ｒd1により端子ＨX
に、エミッタＥ2は端子ＨYに接続されている。エミッタ
Ｅ3はダンピング抵抗器Ｒd2により端子ＨYに、エミッタ
Ｅ4は端子ＨXに接続されている。読取りダンピング抵抗
器Ｒd3は選択的に端子ＨXとＨYの間に接続されている。
ヘッドインダクタンスを表すインダクタＬは端子ＨXと
ＨYの間に接続されている。ショットキトランジスタＱ9
のコレクタは端子ＨYに接続されている。ショットキト
ランジスタＱ10のコレクタは端子ＨXに接続されてい
る。ショットキトランジスタＱ9とＱ10のエミッタは一
緒に電流源ＩWの一つの端子に接続されている。電流源
ＩWのもう一つの端子はアースされている。電流源ＩWは
書込み電流値を決定する。この実施例では、ショットキ
トランジスタは重要なトランジスタの動作が飽和領域に
入って回路のスイッチ速度を低下させる可能性のある回
路で用いられている。
【００３６】トランジスタＱ13とＱ14により形成される
エミッタフォロワはトグルフリップフロップと残りの駆
動回路の間のバッファとしてはたらく。これによりフリ
ップフロップの負荷を軽減することができる。フリップ
フロップ９００のＱ出力がハイになりＱ*がローになる
とトランジスタＱ12がオンになり、トランジスタＱ8の
ベースがローになりトランジスタＱ11がオフになってト
ランジスタＱ7のベースがハイになる。このように、ト
ランジスタＱ8がスイッチオフされるとダンピング回路
から抵抗器Ｒd2が切り離され、トランジスタＱ7がスイ
ッチオンされると抵抗器Ｒd1がダンピング回路に接続さ
れる。また、トランジスタＱ10がスイッチオンされ、ト
ランジスタＱ9はスイッチオフされる。
【００３７】フリップフロップ９００のＱ*出力がハイ
になりＱがローになると、トランジスタＱ11はオンとな
りトランジスタＱ7のベースはローになり、また、トラ
ンジスタＱ12はオフとなりトランジスタＱ8のベースは
ハイになる。このようにトランジスタＱ7がスイッチオ
フされるとダンピング回路からの抵抗器Ｒd2が切り離さ
れ、トランジスタＱ8がダンピング回路に接続される。
トランジスタＱ9はオンされトランジスタＱ10はオフと
なる。
【００３８】図９のダンピング回路は回路及びＩＣレイ
アウトの使用面積を最小限でダンピング切換を行うもの
である。このダンピング回路にはさらに１つ（Ｒd3を利
用する場合は２つ）の抵抗器を加えるだけですみ、ま
た、機能させるためにはすでにある２つのトランジスタ
にエミッタを１つ追加するだけでよい。これとは対照的
に、図５の従来の回路にはＩＣレイアウト上に比較的広
い面積が必要なショットキダイオードを少なくとも２つ
追加しなければならない。また、図７の従来の回路には
ショットキトランジスタ２つと電流スイッチング回路の
追加が必要である。本発明の好ましい実施例ではレイア
ウト面積や回路要素の追加を最小にするだけでなく、電
圧対電流特性を直線にし、読取りダンピング抵抗を選択
できるようになる。
【００３９】図１０は読取り書込み回路の処理の流れ図
を示したものである。ブロック１０１では、磁気記憶装
置は書込みまたは読取り処理を行っておらず、したがっ
て読取り回路と書込み回路はオフである。この動作状態
を「アイドルモード」と呼ぶ。書込み回路がオフなの
で、ダンピング抵抗は、開回路として選択することもで
きる読取りダンピング抵抗器Ｒd3と等しい。判断ブロッ
ク１０２に示されているように、システムは、結合した
電子的処理システム（パソコンなど）により読取りまた
は書込み処理が呼び出されるまではアイドルモードのま
まで、呼び出された時点で処理の流れは判断ブロック１
０３に進む。選択された処理が読取り動作であれば流れ
はブロック１０４に進み、選択された処理が書込み動作
であれば流れはブロック１０８に進む。
【００４０】ブロック１０４では、読取り回路がイネー
ブルにされ、処理はブロック１０５に進み、そこで読取
り処理が行われる。判断ブロック１０６は、読取り処理
が完了するまではブロック１０５にフィードバックす
る。読取り処理が完了すると、読取り回路はディスエー
ブルにされ、システムはブロック１０１のアイドルモー
ドに戻る。
【００４１】ブロック１０８では、書込み回路がイネー
ブルにされ、追加ダンピング回路がシステムに自動的に
接続される（つまり、トランジスタＱ7とＱ8がターンオ
ンされる）。したがって、ダンピング抵抗器はＲd3‖Ｒ
d1またはＲd3‖Ｒd2に等しくなる。書込み処理は次のブ
ロック１０９で行われる。書込み処理が完了すると、判
断ブロック１１０により処理がブロック１１１に進み、
そこで書込み回路がディスエーブルにされ、抵抗器Ｒd1
とＲd2は回路から電気的に取り外される（つまり、トラ
ンジスタＱ7とＱ8がターンオフされる）。次にシステム
はブロック１０１のアイドルモードに戻る。以上、ヘッ
ドダンピング自己切換機構について説明した。
【図面の簡単な説明】
【図１】スリットトロイド読取り書込みヘッドの図。
【図２】図１と等価のＬＣ負荷回路の回路図。
【図３】従来のダンピング機構の回路図。
【図４】図３と等価のＬＲＣ負荷回路の回路図。
【図５】従来のショットキ分離ダンピング機構の回路
図。
【図６】ショットキ分離ダンピング機構の電圧・電流特
性のグラフ。
【図７】従来のスイッチドショットキクランプダンピン
グ機構の回路図。
【図８】本発明の一つの実施例の回路図。
【図９】本発明の好ましい実施例の回路図。
【図１０】本発明の読取り書込み回路の基本動作の流れ
図。
【符号の説明】
１０ スリットトロイド １１ 導線 １２ ギャップ １３ データトラック １４ 磁気記録面 ＩW，Ｉ2，５００，５０１ 電流源 ＶW2，ＶP，Ｖd 電圧源 Ｒ1〜Ｒ4，Ｒd1，Ｒd2，Ｒd3，３００，３０１ 抵抗器 Ｑ1〜Ｑ14，Ｑ31，Ｑ32 トランジスタ Ｑ7〜Ｑ12，ＱＳ1，ＱＳ2 ショットキトランジスタ ３０２，３０３ ショットキダイオード Ｅ1〜Ｅ4 エミッタ ＷD，ＷD* 書込みデータ及び書込みデータ*信号 ３０４，３０５，５０２，５０３，５０４，５０５ ノ
ード ９００ トグルフリップフロップ

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１負荷ノードに接続されたエミッタ端
    子と、電源に接続されたコレクタ端子と、前記電源に抵
    抗器を介して接続されたベース端子を備える第１トラン
    ジスタと； 第２負荷ノードに接続されたエミッタ端子と、前記電源
    に接続されたコレクタ端子と、前記電源に抵抗器を介し
    て接続されたベース端子を備える第２トランジスタと； 前記第１及び第２負荷ノードに接続された電流スイッチ
    ング回路であって前記第１及び第２負荷ノードを交互に
    電流源に接続する前記電流スイッチング回路と； 前記第１トランジスタの前記ベース端子と前記コレクタ
    端子にそれぞれ接続されたベース端子とコレクタ端子を
    備え、第１ダンピング抵抗器を通じて前記第２負荷ノー
    ドに接続されたエミッタ端子を備える第３トランジスタ
    と； 前記第２トランジスタの前記ベース端子と前記コレクタ
    端子にそれぞれ接続されたベース端子とコレクタ端子を
    備え、第２ダンピング抵抗器を通じて前記第１負荷ノー
    ドに接続されたエミッタ端子を備える第４トランジスタ
    と； 前記第１及び第２負荷ノードに接続された虚数性負荷か
    ら構成されることを特徴とするダンピング回路。
  2. 【請求項２】 前記第１及び第２負荷ノードの間に接続
    された第３のダンピング抵抗器をさらに備えることを特
    徴とする請求項１記載のダンピング回路。
  3. 【請求項３】 前記ダンピング回路がさらに磁気記録ヘ
    ッドの駆動回路に接続されており； 前記虚数性負荷が前記記録ヘッドにより与えられる一次
    誘導負荷と回路キャパシタンスから構成され； 前記電流スイッチング回路が書込み入力信号に対応して
    前記第１及び第２負荷ノード間の電流極性をスイッチ
    し； 前記電流源は前記駆動回路が書込みモードにない時には
    遮断されることを特徴とする請求項１記載のダンピング
    回路。
  4. 【請求項４】 前記トランジスタがＮＰＮトランジスタ
    であることを特徴とする請求項１記載のダンピング回
    路。
  5. 【請求項５】 前記トランジスタがショットキトランジ
    スタであることを特徴とする請求項４記載のダンピング
    回路。
  6. 【請求項６】 前記トランジスタがＰＮＰトランジスタ
    であることを特徴とする請求項１記載のダンピング回
    路。
  7. 【請求項７】 第１負荷ノードに接続された第１エミッ
    タ端子と、第１ダンピング抵抗器により第２負荷ノード
    に接続された第２エミッタ端子と、電源に接続されたコ
    レクタ端子と、前記電源に抵抗器を介して接続されたベ
    ース端子を備える第１トランジスタと； 前記第２負荷ノードに接続された第１エミッタ端子と、
    第２ダンピング抵抗器により前記第１負荷ノードに接続
    された第２エミッタ端子と、前記電源に接続されたコレ
    クタ端子と、前記電源に抵抗器を介して接続されたベー
    ス端子を備える第２トランジスタと； 前記第１及び第２負荷ノードに接続され、前記第１及び
    第２負荷ノードを交互に電流源に接続する前記電流スイ
    ッチング回路と； 前記第１及び第２負荷ノードに接続された虚数性負荷か
    ら構成されることを特徴とするダンピング回路。
  8. 【請求項８】 前記第１及び第２負荷ノードの間に接続
    された第３ダンピング抵抗器をさらに備えることを特徴
    とする請求項７記載のダンピング回路。
  9. 【請求項９】 前記ダンピング回路がさらに磁気記録ヘ
    ッドの駆動回路に接続されており； 前記虚数性負荷が前記記録ヘッドにより表される一次誘
    導負荷と回路キャパシタンスから構成され； 前記電流スイッチング回路が書込み入力信号に反応して
    前記第１及び第２負荷ノード間の電流極性をスイッチ
    し； 前記電流源は前記駆動回路が書込みモードにない時には
    遮断されることを特徴とする請求項７記載のダンピング
    回路。
  10. 【請求項１０】 前記トランジスタがＮＰＮトランジス
    タであることを特徴とする請求項７記載のダンピング回
    路。
  11. 【請求項１１】 前記トランジスタがショットキトラン
    ジスタであることを特徴とする請求項１０記載のダンピ
    ング回路。
  12. 【請求項１２】 前記トランジスタがＰＮＰトランジス
    タであることを特徴とする請求項７記載のダンピング回
    路。
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