KR100253668B1 - 셀프 스위칭 헤드 댐핑회로 - Google Patents

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마이클 피츠모리스
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윌리엄 비. 켐플러
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Abstract

기록 작동 동안 재생/기록 회로의 출력단자들에 걸리는 링잉효과들을 댐핑하기 위한 장치가 설명된다. 본 발명은 기록 작동동안 재생/기록 헤드의 유도성 부하에 걸리는 제1연속댐핑저항을 도입하며, 재생 작동동안 댐핑저항을 자동적으로 제거한다. 본 발명에 따른 회로는 또한 재생모드 감쇠에 적합한 제2댐핑저항이 출력단자들에 직접 위치되도록 한다. 그 다음, 기록 모드동안 등가댐핑저항이 제1댐핑저항의 저항과 병렬인 제2댐핑저항의 저항이 된다. 댐핑저항은 링잉 신호요소들의 지수함수적 댐핑을 야기하며, 그 결과 회로의 안정화시간을 줄이며, 작동 주파수범위를 증가시킨다.

Description

셀프 스위칭 헤드 댐핑회로
제1도는 공극 토로이드 재생/기록 헤드의 구성도.
제2도는 제1도의 등가 LC 부하회로의 회로도.
제3도는 종래기술의 댐핑구성의 회로도.
제4도는 제3도의 등가 LRC 부하회로의 회로도.
제5도는 종래기술의 쇼트키 절연 댐핑구성의 회로도.
제6도는 쇼트키 절연 댐핑구성의 전압-전류 특성을 보여주는 그래프.
제7도는 종래기술의 스위칭 쇼트키 클램프 댐핑구성의 회로도.
제8도는 본 발명에 따른 제1실시예의 회로도.
제9도는 본 발명에 따른 제2실시예의 회로도, 및
제10도는 본 발명에 따른 재생/기록 회로의 기본작동의 흐름도이다.
본 발명은 일반적으로 자기 저장장치(magnetic storage device)에 관한 것으로, 특히 재생/기록 헤드 회로에 관한 것이다.
자기 디스크 및 자기 테이프와 같은 자기 기록장치들에 있어서, 기록 헤드는 자기 표면으로부터 정보를 재생하고 자기 표면에 정보를 기록하는데 사용된다. 전형적인 회전매체형의 저장시스템에 있어서, 데이타는 자기 디스크상에 일련의 동심"트랙"(concentric track)들로서 저장된다. 이러한 트랙들은 디스크 표면의 자기방향(magnetic orientation)의 변화들을 검출하는 재생/기록 헤드에 의해 액세스된다. 재생/기록 헤드는 헤드가 트랙들 중 선택된 한 트랙위에 선택적으로 위치될 수 있도록 헤드-위치 서보기구의 제어 하에 디스크 상에서 방사상으로 전후로 움직인다. 헤드가 트랙위에 위치하면, 서보기구는 헤드가 선택된 트랙의 중심선을 따른 경로를 추적하도록 한다.
종래 유도성 기록 헤드의 간략한 구성이 제1도에 도시된다. 유도성 기록헤드는 높은 투자율의 자기 물질로 이루어지고 도체를 여러번 감은(11) 공극 토로이드(10)로 구성된다. 토로이드는 자기 기록표면(14)상의 데이타 트랙들(13)위에 위치되는 갭(12)을 포함한다.
기록하기 위해서, 전류가 도체 와인딩(winding)들을 통해 발생되며, 토로이드에서 자기장(magnetic field)을 바꾼다. 갭의 위치에서, 자기장의 진폭은 충분히 커서 저장장치의 자기 물질상에 충분히 깊게 기록한다. 자기장의 진폭은 갭으로부터 멀어지면 급속도로 감소한다. 도체 와인딩들을 통해 흐르는 전류를 조정함으로서, 갭의 위치에서의 자기 플럭스의 크기와 방향이 정보를 저장장치의 자기 표면으로 엔코딩하는 것과 같은 방법으로 조절될 수 있다. 외부와 내부자기장의 패턴이 헤드와 기록표면이 서로 상관적으로 움직이므로서 생성된다. 이러한 패턴들은 극성들을 바꾸는 일련의 막대자석들과 유사하다. 그때, 극성의 변화는 기록표면에서의 자기 플럭스를 변화시키므로서 판독하기 쉽다. 재생모드에서, 자기 저장표면이 헤드의 갭을 가로질러 움직이므로서, 저장표면의 자기장이 갭에서 검출되며, 전압이 플럭스 변화의 비율에 비례하여 코일에 유도된다. 그 다음, 재생회로는 이러한 아날로그 전압신호를 증폭한다. 그 다음, 증폭된 재생-역전압신호는 처리될 수 있으며 재생 채널회로에 의해 디지탈 데이타로 디코딩된다.
헤드와 회로의 유도특성들과 재생/기록 회로의 표유 캐패시턴스로 인하여, 헤드를 통해 발생될 수 있는 기록전류는 링잉(ringing) 효과를 야기하기 쉽다. 재생/기록 회로를 헤드에 연결하는 단자들에서의 임피던스를 나타내는 등가회로가 제2도에 도시된다. 노드 HX와 HY는 단일 헤드에서 작동하기 위한 재생/기록회로의 I/O 단자들을 나타낸다. 헤드 인덕턴스를 나타내는 인덕턴스 L은 단자 HX와 HY사이에 연결된다. 인덕턴스와 병렬로 연결된 캐패시턴스 C는 회로 및 표유 캐패시턴스를 나타내며, 전류원 IW는 기록전류를 나타낸다. 시간 t=0에서 단위 계단전류입력을 가정하면, 인덕터(inductor) 전류는 다음의 식에 의해 주어진다:
iL(t)=1-2cos(wot) (식 1)
여기에서 ω0 2=1/(LC)이다. 회로에서 링잉은 식의 코사인 요소에 의해 야기된다.
이러한 링잉효과는 회로의 작동주파수 범위를 제한한다. 기록회로는 이러한 전류가 안정될 때까지 계속되는 데이타 비트들에 대한 전류를 변화할 수 없다. 이러한 이유로, 헤드회로의 최고 작동주파수는 인덕터 전류의 안정화 시간에 의해 직접 영향을 받는다. 회로에서 링잉을 줄이기 위한 한 방법은 인덕턴스와 병렬로 댐핑저항을 도입하는 것이다. 이러한 분로저항은 링잉신호가 시간에 따라 감소하도록 하는 전류 방정식에 지수함수적 감쇠인자를 도입한다.
표준 댐핑구성이 제3도에 도시된다. 제3도는 단자 HY와 HX사이에 연결된 댐핑저항(Rd)을 구비하는 기록 구동회로의 간략화를 도시한다. 이러한 기록 드라이버는 일반적으로 "H"브리지로서 알려져 있다. 단자 HY와 HX는 각각 헤드인덕터의 한 단자에 연결된다. NPN 트랜지스터 Q1은 컬렉터가 양의 전압공급에 연결되고 저항 R1을 통해 베이스가 양의 공급전압에 연결된다. NPN 트랜지스터 Q2는 컬렉터가 양의 전압공급에 연결되고 저항 R2를 통해 베이스가 양의 전압공급에 연결된다. NPN 트랜지스터 Q3과 Q4의 에미터는 기록전류원에 연결된다. 트랜지스터 Q3과 Q4의 베이스 접속들은 각각 WD와 WD*(기록데이타와 기록데이타*) 신호들에 연결된다. 트랜지스터 Q1의 에미터와 트랜지스터 Q3의 컬렉터는 단자 HY에 연결된다. 트랜지스터 Q2의 에미터와 트랜지스터 Q4의 컬렉터는 단자 HX에 연결된다. 트랜지스터 Q31과 Q32의 컬렉터들은 트랜지스터 Q1과 Q2의 베이스들에 각각 연결된다. 트랜지스터 Q31과 Q32의 베이스들은 각각 WD와 WD*에 연결되며, Q31과 Q32의 에미터들은 각 전류원에 연결된다.
트랜지스터 Q3과 Q4는 기록전류의 방향을 지시하는 데에 사용된다. 트랜지스터 Q31과 Q32는 Q3과 Q4에 의해 요구되므로서 Q1 혹은 Q2를 선택적으로 턴-오프한다. 신호 WD*가 "하이(high)"일 때, 전류는 양의 전압공급으로부터 트랜지스터 Q1을 통해 단자 HY로 흐른다. 그 다음, 전류는 헤드 인덕터와 병렬로 연결된 댐핑저항 Rd를 통해, 트랜지스터 Q4에 의해 기록전류원으로 향하게 되는 단자 HX로 흐른다. 다른 경우에 있어서, 신호 WD가 "하이"일 때, 기록전류는 트랜지스터 Q2를 통해 단자 HX로 흐르며, 병렬의 저항과 인덕턴스를 지나 단자 HY로 흐르며, 트랜지스터 Q3을 통해 아래로 흐른다.
단자 HX와 HY에서 부하에 대한 등가회로 모델은 제4도에 도시된다. 제4도의 회로는 노드 HX와 HY사이에 연결된 부가적인 댐핑저항 Rd를 제외하고, 제2도의 회로와 동일하다. 이러한 회로에 대한 전류 방정식은 시간 t=0에서 단위 계단입력을 가정하면, 다음과 같이 주어진다:
iL(t)=1-2(wo/wd)[e-αtcos(wdt-Φ)] (식 2)
여기에서 wo 2=1/(LC), =1/(2RC), wd 2=wo 2-α2, Φ=tan-1(α/wd)
이러한 구성에서, 링잉 텀의 크기는 위상으로서, LC 시상수와 RC 시상수사이의 비율의 함수이다. 링잉 텀의 발진주파수는 LC와 RC 시상수들에 의해 결정되며, α가 ωd에 접근할 때 영으로 접근한다. 링잉 텀의 감쇠는 전적으로 RC 시상수에 의존한다. 그러므로, 전류의 빠른 안정을 촉진하기 위해 작은 댐핑저항을 구비하는 것이 요망된다. Rd가 무한대에 접근하므로서 식2의 제한을 취하는 것은 식 1을 발생하며, 이것은 기대되는 것과 일치한다.
헤드 인덕턴스와 병렬로 연결된 단순 댐핑저항을 구비하는 상술한 회로가 기록 과정동안 댐핑을 제공하는 데에 효과적이다. 그러나, 작은 댐핑저항은 아날로그 재생신호를 과도하게 감쇠하도록 할 수 있고 재생 애러들을 야기할 수도 있기때문에, 재생작동동안 역효과를 초래할 수 있다.
재생작동동안 회로에서 저항들을 제거하기 위한 종래기술의 몇몇 구성들이 있다. 이러한 구성중 하나가 제5도에 도시된 쇼트키 절연 댐핑구성이다. 제5도에 도시된 회로는 제3도의 댐핑저항을 대신할 수 있다. 이러한 구성에서, Rd/2의 저항을 갖는 저항 300은 노드 304와 단자 HY사이에 연결된다. 또한 Rd/2의 저항을 갖는 저항 301은 노드 305와 단자 HX사이에 연결된다. 쇼트키 다이오드 303은 그 순방향 바이어스 전압이 다이오드 턴-온 전압 Vd(일반적으로 0.5볼트)에 도달할 때, 노드 304에서 노드 305로 전류를 전도하도록 노드 304와 305사이에 연결된다. 쇼트키 다이오드 302는 그 순방향 바이어스 전압이 Vd에 도달할 때, 노드 305에서 노드 304로 전류를 전도하도록 노드 304와 305 사이에 연결된다.
이러한 댐핑구성으로, 다이오드들은 Vd보다 작은 크기의 단자 HX와 HY사이의 전위차에 대해 개방회로로서 작동한다. 제3도의 회로의 단자 HX와 HY사이의 저항은 (-Vd< VHY-HX< Vd)의 전압 윈도우(window)에 대해 사실상 무한하다.
이러한 윈도우의 외부에서, 회로는 Vd의 정전압원 (이상적인 다이오드를 가정함)과 직렬의 저항 Rd로서 작동한다. 이리하여, 기껏해야 몇 미리볼트에 속하는 재생전압들에 대해, 댐핑회로는 컷-오프이다.
제6도는 제5도의 회로의 전압-전류 특성을 설명한다. 수직축은 단자 HY와 단자 HX사이의 전위차, VHY-HX를 나타낸다. 수평축은 노드 305에서 단자 HX로 흐르는 제5도에 도시된 전류 IR를 나타낸다. 이상적인 다이오드들을 가정하면, 전압-대-전류 함수는 Rd의 기울기와 영이하의 전류에 대해 -Vd인 전압절편을 갖는 선형함수이다. IR=0에서, 함수는 -Vd에서 Vd까지의 전압범위에 대해 무한대의 기울기를 이룬다. 양의 전류값들에 대해, 함수는 Vd의 전압절편을 갖는 기울기 Rd인 선에 의해 설명된다. 도시된 바와 같이. 이상적인 경우와 Vd보다 작은 크기들을 갖는 전위차들에 대해, 회로는 개방회로로서 작동하며, 제5도에서 참고되는 바와 같이, Vd보다 큰 크기들을 갖는 전위차들에 대해, 회로는 크기 Vd의 전압원과 직렬의 값 Rd의 저항으로서 작동한다.
제5도의 회로의 단점은 다이오드 구조에서 다이오드의 레이아웃과 관련된 저항과 캐패시턴스같은 비-이상적 구성요소들이 존재한다는 것이다. 한 절충안이 다이오드 크기와 다이오드 구조의 결과적 저항과 캐패시턴스사이에서 이루어져야만 한다. 다른 단점은 고유의 다이오드 턴-오프와 링 전압의 낮은 레벨들에서 수반되는 감쇠의 손실이다.
종래기술의 다른 댐핑회로는 제7도에 도시된 스위칭 쇼트키 클램프회로이다. 저항 Rd/2의 저항 300은 단자 HY와 노드 503사이에 연결된다. 또한 저항 Rd/2의 저항 301은 단자 HX와 노드 504사이에 연결된다. NPN 쇼트키 트랜지스터 QS1은 노드 503과 504사이에 연결되며, 그 에미터는 노드 503에 연결되며, 컬렉터는 노드 504에, 베이스는 제어노드 502에 연결된다. NPN 쇼트키 트랜지스터 QS2은 또한 노드 503과 504사이에 연결되며, 그 에미터는 노드 504에 연결되며, 컬렉터는 노드 503에, 베이스는 제어노드 502에 연결된다. 종속 전류원 500은 Vdd와 노드 502사이에 연결된다. 전류원 500을 통해 흐르는 전류의 값은 Vdd와 노드 505사이에 연결된 전류원 501을 통해 흐르는 전류에 의존한다.
쇼트키 트랜지스터 QS1과 QS2는 베이스와 컬렉터사이에 연결된 쇼트키 다이오드를 갖는 표준 NPN 트랜지스터들로서 작동한다. Vd보다 작은 Vbc(베이스-컬렉터전압)에 대해, 쇼트키 다이오드는 비전도상태이다. 그러나, Vbc가 쇼트키 다이오드 턴-온전압 (약.0.5볼트)에 도달할 때, 쇼트키 다이오드는 트랜지스터의 베이스와 컬렉터사이에 전류를 전도하기 시작한다. 이러한 구성은 트랜지스터가 일반적으로 Vce(컬렉터-에미터전압) = 0.2볼트 근처인 포화영역으로 들어가는 것을 저지한다. 포화영역으로 들어가는 것보다는 오히려, 최소 Vce는 트랜지스터가 거의 포화상태일 때 베이스-애미터전압과 쇼트키 턴-온전압에 의해 설정된다. 그러므로, 컬렉터-에미터전압이 포화상태로 떨어지는 것이 저지되며, 다음으로 제한된다:
Vce=Vbe-Vd 0.8볼트 - 0.5볼트0.3볼트
제7도의 회로에 있어서, 전류원 500이 전류를 전도할때, 댐핑회로는 0.3볼트 값의 전압원과 직렬의 값 Rd의 저항으로서 수행된다. 트랜지스터 QS1은 단자 HX가 단자 HY보다 더 높은 전위에 있을 때 전류를 전도하며, 트랜지스터 QS2은 단자 HY가 단자 HX보다 더 높은 전위에 있을 때 전류를 전도한다. 이러한 회로의 전압-대-전류 특성은 Vd가 Vce=0.3볼트가 되므로서, 제6도에 도시된것과 유사하다. 재생모드에서, 전류원 500은 전류를 전도하지 않으며, 따라서 트랜지스터 QS1과 QS2는 차단되며, 개방회로가 된다.
제7도의 회로는 기록 작동동안 댐핑회로가 차단되는 전압범위가 0.5볼트 피크범위에서 0.3볼트 피크범위로 감소된다는 점에서 제5도의 회로에 대해 장점들을 갖는다. 제7도의 회로의 단점들은 수행되기 위해 여분의 회로를 필요로 한다는 것이며, 그 회로는 전류원 500에서 발생된 전류와 등가인 헤드를 통해 흐르는 기록전류에 오프셋 에러텀을 야기한다. 또한, 턴-오프 전압범위가 제5도의 회로에 대해 40% 감소되었다 할지라도, 기록모드에서 턴-오프영역이 전혀 없는 것이 좋다.
제5도와 제7도의 회로들은 또한 단점이 더 있다. 아날로그 재생신호가 또한 링잉 효과들에 영향을 받을 수도 있으므로, 때때로, 재생 모드동안 적절한 댐핑을 갖은 것이 요망된다. 이러한 경우에, 요구되는 댐핑저항은 기록 작동동안 필요한 것보다 훨씬 커야할 것이다.
기록 작동동안 재생/기록 회로의 헤드 I/O 단자들에 걸리는 링잉 효과들을 댐핑하기 위한 장치가 설명된다. 본 발명은 기록 작동동안 재생/기록헤드의 유도성 부하에 걸리는 연속적인 댐핑저항을 도입하며, 재생 작동동안 자동적으로 댐핑저항을 제거한다.
본 발명에 따른 제1실시예에서, 댐핑회로는 기록 구동회로 내부에 설정된다. 각 헤드에 대한 구동회로는 인덕터의 각 끝을 통해 흐르는 전류를 감소하거나 공급하기 위해 헤드 인덕터코일의 각 끝에 출력단자를 제공한다. 구동회로는 각 출력단자들에 연결되는 전류 드레인 트랜지스터와 전류원 트랜지스터를 포한한다. 기록 작동동안 언제나, 한 출력단자의 전류 드레인 트랜지스터는 제2출력단자의 전류원 트랜지스터가 작동하는 동안 작동한다.
댐핑은 전류원 트랜지스터들의 각각에 제2에미터를 제공하고, 재2에미터들의 각각을 댐핑저항을 통해 반대편 출력단자에 연결함에 의해 이루어진다. 각 트랜지스터는 전류원 트랜지스터가 작동할 때, 출력단자들에 걸리는 AC 신호들은 출력단자들에 직접 연결되는 작동 전류원 트랜지스터와 관련된 댐핑저항을 만나며, 이리하여, 링잉 신호들을 감쇠한다. 기록구동회로를 갖는 댐핑회로의 적분때문에, 헤드가 재생작동을 수행할 때, 기록 구동회로는 턴-오프되며 출력단자들 사이의 댐핑저항 경로는 자동적으로 개방회로가 된다. 본 발명에 따른 제2실시예에서, 베이스가 전류원 트랜지스터의 베이스에 연결되며, 에미터가 댐핑저항에 연결된 트랜지스터가 전류원 트렌지스터들의 제2에미터 대신 이용된다.
본 발명에 따른 회로는 또한 재생모드 감쇠에 적합한 댐핑저항이 출력단자들에 걸쳐 직접 위치되도록 한다. 그 다음, 기록모드 동안 등가 댐핑저항은 전류원 트랜지스터들의 에미터들에서의 저항들 중의 한 저항과 병렬인 재생 댐핑저항의 저항이다.
반응하는 부하(reactive load)에 걸리는 링잉 효과를 댐핑하기 위한 장치가 설명된다. 다음의 설명에 있어서, 수많은 상세한 항목들이 본 발명의 보다 철저한 설명을 제공하기 위해 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백하다. 다른 경우에 있어서, 공지의 특징들은 본 발명을 모호하게 하지 않도록 하기 위해서 상세하게 설명되지 않는다. 본 발명은 헤드 구동시스템에 사용하는 것으로 제한되지 않고, 다른 반응부하 시스템에서 이용될 수도 있다.
본 발명은 재생/기록헤드의 유도성 부하에 걸리는 댐핑저항을 제공하는 회로이다. 본 발명의 설계는 댐핑저항이 재생 작동동안 무한대일 수 있도록 댐핑회로의 자동 스위칭을 제공한다. 기록 구동회로는 헤드의 유도성 코일을 통해 흐르는 전류를 스위칭하기 위해 이용된다. 전류 구동회로로의 부하가 회로 및 표유 캐패시턴스들과 병렬로 헤드 인덕턴스를 이루기 때문에, 인덕터를 통해 흐르는 전류는 계단 전류입력들이 주어질 때 링잉 조건들에 영향을 받기 쉽다.
출력단자들에 걸리는 댐핑저항의 추가로, 전류 링잉신호 요소가 지수함수적으로 댐핑되며, 기록회로에 작은 안정화 시간과 상응하는 작동주파수의 증가를 제공한다.
댐핑회로를 기록 구동회로에 합침으로서, 기록회로가 차단될 때 댐핑저항이 회로로부터 자동적으로 스위칭되도록 하는 능력이 제공된다. 이러한 것은 댐핑저항이 아날로그 재생신호의 과도감쇠로 인하여 재생회로의 검출력을 저하시키는 것을 막는다.
재생신호의 일부 감쇠가 링잉조건들을 감소시키는데 요망되는 경우에, 재생 댐핑저항은 헤드 I/O 노드들에 연결된다. 이러한 재생 댐핑저항은 진짜 아날로그 재생신호의 검출에 저하없이 링잉신호의 감쇠를 제공하기 위해 기록 댐핑저항보다 훨씬 큰 저항이다. 보다 작은 기록 댐핑저항이 기록작동동안 회로로 단지 스위칭되는 기록 댐핑저항과 병렬인 재생 댐핑저항을 이룬다.
본 발명에 따른 제1실시예가 제8도에 도시된다. 단자 HX와 HY는 각각 헤드인덕터의 한 끝에 연결된다. 에미터 접속된 NPN 트랜지스터 Q3과 Q4는 각각 단자 HY와 HX에 연결된 컬렉터들을 갖는다. 트랜지스터 Q3과 Q4의 에미터들은 기록전류 (도시되지 않음)의 값의 안정역할을 하는 전류감소회로에 연결된다. 트랜지스터 Q3의 베이스는 신호 WD에 연결되며, 따라서 신호 WD가 하이일 때 단자 HY로부터의 전류를 감소시킨다. 트랜지스터 Q4의 베이스는 신호 WD*에 연결되며, 따라서 신호 WD*가 하이일 때 단자 HX로부터의 전류를 감소시킨다. NPN트랜지스터 Q1과 Q2는 양의 전압공급 (VCC)에 연결된 컬렉터들과 각각 단자 HY와 HX에 연결된 에미터들을 갖는다. 트랜지스터 Q1과 Q2의 베이스들은 각각 바이어스 저항 R1과 R2에 연결된다. NPN 트랜지스터 Q5과 Q6는 VCC에 연결된 컬렉터들과 각각 트랜지스터 Q1과 Q2의 베이스들에 연결된 베이스들을 갖는다. 트랜지스터 Q5의 에미터는 Rd1을 통해 단자 HX에 연결된다. 트랜지스터 Q6의 에미터는 저항 Rd2을 통해 단자 HY에 연결된다. 트랜지스터 Q31과 Q32의 컬렉터들은 트랜지스터 Q1과 Q2의 베이스들에 각각 연결된다. 트랜지스터 Q31과 Q32의 베이스들은 각각 WD와 WD*에 연결되며, 트랜지스터 Q31과 Q32의 에미터들은 각 전류원들에 연결된다.
제3도의 구동회로의 작동에서 설명된 바와 같이, 트랜지스터 Q3은 신호 WD가 하이일 때 트랜지스터 Q2로부터의 전류를 감소한다. 트랜지스터 Q4은 신호WD*가 하이일 때 트랜지스터 Q1으로부터의 전류를 감소한다. 회로가 재생모드나 아이들(idle)모드에 있을 때, 기록전류는 차단되며, 전류감소가 제공되지 않으며, Q1과 Q2의 베이스들이 로우로 되며, 그 결과 기록회로가 차단된다. 기록모드에서, 신호 WD가 하이일 때, 트랜지스터 Q2의 베이스에서의 전압은 단자HX에서의 전압보다 큰 대략 0.7볼트이다. 또한, 트랜지스터 Q6의 에미터에서의 전압은 트랜지스터 Q2와 Q6의 베이스에서의 전압보다 낮은 약 0.7볼트이다. 그러므로, 트랜지스터 Q6의 에미터에서의 전압은 단자 HX에서의 전압과 등가이며, 저항 Rd2에 걸리는 전압은 VHX-HY이다. 그러므로, Rd2의 저항이 단자 HX와 HY사이에 직접 연결되는 것으로 나타난다. 이 때, 트랜지스터 Q5과 Q1의 베이스는 Q5와 Q1의 베이스-에미터 전압들이 역바이어스되며, 자동적으로 회로로부터 저항 Rd1을 얻도록 트랜지스터 Q31에 의해 로우가 된다. 신호 WD*가 하이인 경우에, 정 반대의 상황이 사실로되며, 저항 Rd1은 단자 HX와 HY사이에 효과적으로 연결되며, 저항 Rd2는 회로로부터 효과적으로 얻어진다. 이리하여, Rd1이나 Rd2가 그들의 각 기록모드들 즉, WD*와 WD동안 회로의 댐핑계수를 발생한다.
재생모드동안 링잉효과들이 감쇠되는 것이 요망될 때, 저항 Rd3은 제8도의 회로에서 단자 HX와 HY에 직접 연결된다. 이것은 재생회로가 재생모드에서 단자 HX와 HY에 걸리는 댐핑저항 Rd3을 만나도록 하며, 그 반면 기록모드에서, 회로는 Rd3과 병렬인 댐핑저항 Rd1이나 Rd3과 병렬인 Rd2를 만난다. 기록댐핑 목적들에 있어서, 가능한 가장 큰 댐핑을 이루기 위해 작은 저항을 갖는 것이 요망된다. 이것은 빠른 안정율을 발생하며, 그리하여 높은 최대 작동율을 발생한다. 재생댐핑 목적들에 있어서, 아날로그 재생신호가 또한 감쇠되기 쉽기 때문에 댐핑이 작아야 한다. 따라서, 적절한 저항값이 재생댐핑을 제공하기 위해 Rd3에 대해 선택된다. 그 때, Rd1과 Rd2의 저항값은 병렬저항들 Rd｜ Rd3와 Rd2｜Rd3이 소정의 기록댐핑 저항값이도록 선택된다.
본 발명에 따른 제2실시예가 제9도에 도시된다. 제9도에서, 다른 구동회로가 본 발명에 대한 한 가능한 구동환경을 설명하기 위해 개시된다. 그러나, 본 발명은 구동회로와 전류감소회로의 다른 형태들을 사용하여 실시될 수 있다. 본 회로는 회로 구성요소들의 극성들을 전환함에 의해 PNP 트랜지스터들을 사용하여 실시될 수 있다.
제9도에서, 토글 플립-플롭 900은 토글(toggle) 입력(T)로서 기록데이타 입력신호(WDI)를 수신하며 출력 Q와 Q*를 발생한다. Q와 Q*는 WDI의 각 하이-로우 전이에서 토글된다. 토글출력 Q*는 NPN 트랜지스터 Q13의 베이스에 연결되며, 토글출력 Q는 NPN 트랜지스터 Q14의 베이스에 연결된다. 트랜지스터 Q13과 Q14의 컬렉터들은 에미터 플로워들을 형성하기 위해 VCC 전압공급에 연결된다. 트랜지스터 Q13의 에미터는 NPN 쇼트키 트랜지스터 Q9와 Q11의 베이스들에 연결되며, 저항 R3을 통해 접지에 연결된다. 트랜지스터 Q14의 에미터는 NPN쇼트키 트랜지스터 Q10와 Q12의 베이스들에 연결되며, 저항 R4을 통해 접지에 연결된다. 쇼트키 트랜지스터 Q11과 Q12의 에미터들은 전류원 I2의 한 단자에 함께 연결된다. 전류원 I2의 제2단자는 접지에 연결된다. 쇼트키 트랜지스터 Q11의 컬렉터는 쇼트키 트랜지스터 Q7의 베이스에 연결되며, 저항 R1을 통해 VW2 전압공급에 연결된다. 쇼트키 트랜지스터 Q12의 컬렉터는 쇼트키 트랜지스터 Q8의 베이스에 연결되며, 저항 R2을 통해 VW2 전압공급에 연결된다. 쇼트키 트랜지스터 Q7과 Q8의 컬렉터들은 VP 전압공급에 연결된다. 단일 전력공급 시스템에서, VP와 VW2는 VCC에 고정된다. 그러나, 적어도 두개의 전력공급들 (예를 들면, 5볼트와 12볼트)이 이용가능한 시스템에서, VP와 VW2는 헤드에 걸리는 보다 큰 전압스윙을 고려하여 보다 높은 전압공급에 연결된다.
쇼트키 트랜지스터 Q7과 Q8은 각각 E1과 E2, E3과 E4인 두 에미터들을 갖는다. 에미터 E1은 댐핑저항 Rd1을 통해 단자 HX에 연결되며, 에미터 E2은 단자 HY에 연결된다. 에미터 E3은 댐핑저항 Rd2를 통해 단자 HY에 연결되며, 에미터 E4는 단자 HX에 연결된다. 재생 댐핑저항 Rd3은 선택적으로 단자 HX와 HY사이에 연결된다. 헤드 인덕턴스를 나타내는 인턱터 L은 단자 HX와 HY에 연결되는 것으로 도시된다. 쇼트키 트랜지스터 Q9의 컬렉터는 단자 HY에 연결된다.
쇼트키 트랜지스터 Q10의 컬렉터는 단자 HX에 연결된다. 쇼트키 트랜지스터 Q9과 Q10의 에미터들은 전류원 IW의 한 단자에 함께 연결된다. 전류원 IW의 제2단자는 접지에 연결된다. 전류원 IW는 기록 전류값을 지정한다. 본 실시예에서, 쇼트키 트랜지스터들은 결정적인 트랜지스터들의 작동이 포화영역으로 들어가는 회로에서 사용되며, 그리하여 회로의 스위칭 속도를 줄인다.
트랜지스터 Q13과 Q14에 의해 형성된 에미터 플로워들은 토글 플립-플롭과 구동회로의 나머지 부분사이에서 버퍼들로서 작동한다. 이것은 플립-플롭의 부하를 감소한다. 플립-플롭 900의 Q출력이 하이를 토글하며, Q*가 로우를 토글할 때, 트랜지스터 Q12는 턴-온되며, 트랜지스터 Q8의 베이스가 로우가 되도록 하며, 트랜지스터 Q11이 턴-오프되며, 트랜지스터 Q7의 베이스가 하이가 되도록 한다. 이리하여, 트랜지스터 Q8이 스위칭-오프되며, 댐핑회로로부터 저항 Rd2를 스위칭하며, 트랜지스터 Q7이 스위칭-온되며, 저항 Rd1을 댐핑회로로 스위칭한다. 게다가, 트랜지스터 Q10이 스위칭-온되고, 트랜지스터 Q9이 스위칭-오프된다.
플립-플롭 900의 Q*출력이 하이를 토글하며, Q가 로우를 토글할 때, 트랜지스터 Q11는 턴-온되며, 트랜지스터 Q7의 베이스가 로우가 되도록 하며, 트랜지스터 Q12가 턴-오프되며, 트랜지스터 Q8의 베이스가 하이로 가도록 한다. 이리하여, 트랜지스터 Q7이 스위칭-오프되며, 댐핑회로로부터 저항 Rd1을 스위칭하며, 트랜지스터 Q8이 스위칭-온되며, 저항 Rd2을 댐핑회로로 스위칭한다. 트랜지스터 Q9가 스위칭-온되고, 트랜지스터 Q10이 스위칭-오프된다.
제9도의 댐핑회로는 스위칭 댐핑이 최소의 회로와 IC 레이아웃 면적의 사용으로 이루어지도록 한다. 이러한 댐핑회로는 그 기능을 달성하기 위해 단지 하나의 추가적인 저항 (Rd3이 사용되면 두개)과 이미 존재하는 두 트랜지스터들에 하나의 여분의 에미터의 추가를 필요로 한다. 반대로, 제5도의 종래기술회로는 IC 레이아웃에서 상대적으로 큰 면적을 취할 수 있는 적어도 두개의 추가적인 쇼트키 다이오드들을 필요로 한다. 또한, 제7도의 종래기술 회로는 추가적인 두 쇼트키 트랜지스터들과 전류 스위칭회로를 필요로 한다. 본 발명에 따른 제2실시예는 레이아웃의 면적과 여분의 회로의 구성요소들의 수를 최소화할 뿐만아니라, 선형의 전압-전류특성들과 재생 댐핑저항의 선택을 제공한다.
재생/기록 회로의 작동을 설명하는 흐름도가 제10도에 도시된다. 블록 101에서, 자기 저장시스템은 기록 혹은 재생작동을 실행하지 않으며, 따라서, 재생회로와 기록회로가 오프된다. 이러한 작동조건은 "아이들모드"라 불린다. 기록회로가 오프이기 때문에, 댐핑저항은 개방회로인 것으로 선택될 수 있는 재생 댐핑저항 Rd3과 등가이다. 결정블록 102에 의해 지시되는 바와 같이, 시스템은 재생 혹은 기록작동이 관련된 전자처리 시스템 (예를 들면, 퍼스널 컴퓨터)에 의해 요구될 때까지 아이들모드로 남아 있으며, 재생 혹은 기록작동이 요구될 때, 작동의 흐름은 결정블록 103으로 진행된다. 선택된 작동이 재생작동이면 흐름은 블록 104로 진행되며, 혹은 선택된 작동이 기록작동이면 흐름은 블록 108로 진행된다.
블록 104에서, 재생회로가 인에이블되며, 작동은 재생작동이 실행되는 블록 105로 진행된다. 결정블록 106은 재생작동이 완결될 때까지 블록 105로 피드백된다. 재생작동의 완결후에, 재생회로는 디세이블되며, 시스템은 블록 101의 아이들모드로 되돌아간다.
블록 108에서, 기록회로는 인에이블되며, 추가적인 댐핑회로가 자동적으로 시스템에 연결된다 (즉, 트랜지스터 Q7과 Q8을 턴-온함). 이리하여, 댐핑저항이 Rd3∥Rd1 혹은 Rd3∥Rd2와 같게 된다. 기록작동은 수반되는 블록 109에서 실행된다. 기록작동이 완결된 후에, 결정블록 110은 기록회로가 디세이블되고 댐핑저항 Rd1과 Rd2가 회로로부터 전기적으로 제거되는 (즉, 트랜지스터 Q7과 Q8을 턴-오프하는) 블록 111의 작동으로 간다. 그 다음, 작동은 블록 101의 아이들모드로 되돌아간다.
이상, 본 발명의 셀프-스위칭 헤드 댐핑구성이 설명되었다.

Claims (12)

  1. 댐핑회로에 있어서, 제1부하노드에 연결되는 에미터 단자, 전압공급에 연결되는 컬렉터 단자 및 상기 전압공급에 저항성으로 연결되는 베이스 단자를 구비하는 제1트랜지스터; 제2부하노드에 연결되는 에미터 단자, 상기 전압공급에 연결되는 컬렉터단자 및 상기 전압공급에 저항성으로 연결되는 베이스 단자를 구비하는 제2트랜지스터; 상기 제1 및 제2부하노드들에 연결되며, 상기 제1 및 제2부하노드들을 전류원에 교호적으로 연결하는 전류스위칭회로: 상기 제1트랜지스터의 상기 베이스 및 컬렉터 단자들에 각각 연결되는 베이스 및 컬렉터 단자들을 구비하며, 제1댐핑저항을 통해 상기 제2부하노드에 연결되는 에미터 단자를 구비하는 제3트랜지스터; 상기 제2트랜지스터의 상기 베이스 및 컬렉터 단자들에 각각 연결되는 베이스 및 컬렉터 단자들을 구비하며, 제2댐핑저항을 통해 상기 제1부하노드에 연결되는 에미터단자를 구비하는 재4트랜지스터; 및 상기 제1 및 제2부하노드들에 연결되는 실질적 반응부하를 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  2. 제1항에 있어서, 상기 제1 및 제2부하노드들 사이에 연결되는 제3댐핑저항을 더 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  3. 제1항에 있어서, 상기 회로가 자기 기록헤드를 위한 구동회로에 더 연결되며; 상기 실질적 반응부하가 상기 기록헤드에 의해 주어진 1차 유도성 부하와 결합하는 회로 캐패시턴스를 포함하며; 상기 전류스위칭회로가 기록입력 신호들에 응답하여 상기 제1 및 제2부하노드들 사이에서 전류극성을 스위칭하며; 상기 전류원이 상기 구동회로가 기록모드에 있지 않을 때 차단되어 이루어지는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  4. 제1항에 있어서, 상기 트랜지스터들이 NPN 트랜지스터들을 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  5. 제4항에 있어서, 상기 트랜지스터들이 쇼트키 트랜지스터들을 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  6. 제1항에 있어서, 상기 트랜지스터들이 PNP 트랜지스터들을 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  7. 댐핑회로에 있어서, 제1부하노드에 연결되는 제1에미터 단자, 제1댐핑저항을 통해 제2부하노드에 연결되는 제2에미터 단자, 전압공급에 연결되는 컬렉터 단자 및 상기 전압공급에 저항성으로 연결되는 베이스 단자를 구비하는 제1트랜지스터; 상기 제2부하노드에 연결되는 제1에미터 단자, 제2댐핑저항을 통해 상기 제1부하노드에 연결되는 제2에미터 단자, 상기 전압공급에 연결되는 컬렉터 단자 및 상기 전압공급에 저항성으로 연결되는 베이스 단자를 구비하는 제2트랜지스터; 상기 제1 및 제2부하노드들에 연결되며, 상기 제1 및 제2부하노드들을 전류원에 교호적으로 연결하는 전류스위칭회로; 및 상기 제1 및 제2부하노드들에 연결되는 실질적 반응부하를 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  8. 제7항에 있어서, 상기 제1 및 제2부하노드들 사이에 연결되는 제3댐핑저항을 더 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  9. 제7항에 있어서, 상기 회로가 자기 기록헤드를 위한 구동회로에 더 연결되며; 상기 실질적 반응부하가 상기 기록헤드에 의해 주어진 1차 유도성 부하와 결합하는 회로 캐패시턴스를 포함하며; 상기 전류스위칭회로가 기록입력 신호들에 응답하여 상기 제1 및 제2부하노드들 사이에서 전류극성을 스위칭하며; 상기 전류원이 상기 구동회로가 기록모드에 있지 않을 때 차단되어 이루어지는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로
  10. 제7항에 있어서, 상기 트랜지스터들이 NPN 트랜지스터들을 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  11. 제10항에 있어서, 상기 트랜지스터들이 쇼트키 트랜지스터들을 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
  12. 제7항에 있어서, 상기 트랜지스터들이 PNP 트랜지스터들을 포함하는 것을 특징으로 하는 셀프 스위칭 헤드 댐핑회로.
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