JP3147152B2 - バイポーラトランジスタ集積回路の製造方法 - Google Patents
バイポーラトランジスタ集積回路の製造方法Info
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- JP3147152B2 JP3147152B2 JP16607297A JP16607297A JP3147152B2 JP 3147152 B2 JP3147152 B2 JP 3147152B2 JP 16607297 A JP16607297 A JP 16607297A JP 16607297 A JP16607297 A JP 16607297A JP 3147152 B2 JP3147152 B2 JP 3147152B2
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Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタ集積回路およびバイポーラトランジスタ集積回路の
製造方法に関わるものである。
スタ集積回路およびバイポーラトランジスタ集積回路の
製造方法に関わるものである。
【０００２】
【従来の技術】化合物半導体ヘテロ接合バイポーラトラ
ンジスタ（以下ＨＢＴと略す）は、その優れた高周波特
性とバイポーラトランジスタが有する高電流駆動能力、
低雑音特性により、４０Ｇｂ／ｓ以上の光通信用回路や
マイクロ波・ミリ波アナログ回路への応用が期待され
る。
ンジスタ（以下ＨＢＴと略す）は、その優れた高周波特
性とバイポーラトランジスタが有する高電流駆動能力、
低雑音特性により、４０Ｇｂ／ｓ以上の光通信用回路や
マイクロ波・ミリ波アナログ回路への応用が期待され
る。
【０００３】ところで、ＨＢＴ集積回路では負荷抵抗と
して、成膜や加工が比較的容易であり、かつシート抵抗
値の制御が容易である高融点金属（Ｗ，Ｔａ，Ｍｏ等）
珪化物を窒化させた薄膜金属抵抗（ＷＳｉＮ，ＴａＳｉ
Ｎ，ＭｏＳｉＮ等）が広く用いられる。以下の説明で
は、薄膜金属抵抗体材料としてタングステン・シリコン
・ナイトライド（ＷＳｉＮ）を用いて説明する。ＷＳｉ
Ｎは、ＲＦもしくはＤＣスパッタ法で形成され、例えば
ＷＳｉをターゲットとした場合、スパッタガスとしてＡ
ｒガスにＮ2 ガスを混合することによりスパッタ成膜さ
れる。例えば、Ｎ 2 ガスの混合比率を０〜４０％程度の
範囲で制御することにより、比抵抗（ρ）の値として５
×１０2 〜１×１０5 μΩ・ｃｍ程度の範囲の値が得ら
れる。ＨＢＴ集積回路における負荷抵抗の形成工程は、
ＨＢＴ素子を形成した後、素子のパッシベーションのた
め絶縁膜を形成し、その絶縁膜上に形成される。絶縁膜
上にＷＳｉＮをスパッタ成膜し、ＳＦ6 系ガス等を用い
たリアクティブ・イオン・エッチング（ＲＩＥ）等のド
ライエッチングにより加工される。
して、成膜や加工が比較的容易であり、かつシート抵抗
値の制御が容易である高融点金属（Ｗ，Ｔａ，Ｍｏ等）
珪化物を窒化させた薄膜金属抵抗（ＷＳｉＮ，ＴａＳｉ
Ｎ，ＭｏＳｉＮ等）が広く用いられる。以下の説明で
は、薄膜金属抵抗体材料としてタングステン・シリコン
・ナイトライド（ＷＳｉＮ）を用いて説明する。ＷＳｉ
Ｎは、ＲＦもしくはＤＣスパッタ法で形成され、例えば
ＷＳｉをターゲットとした場合、スパッタガスとしてＡ
ｒガスにＮ2 ガスを混合することによりスパッタ成膜さ
れる。例えば、Ｎ 2 ガスの混合比率を０〜４０％程度の
範囲で制御することにより、比抵抗（ρ）の値として５
×１０2 〜１×１０5 μΩ・ｃｍ程度の範囲の値が得ら
れる。ＨＢＴ集積回路における負荷抵抗の形成工程は、
ＨＢＴ素子を形成した後、素子のパッシベーションのた
め絶縁膜を形成し、その絶縁膜上に形成される。絶縁膜
上にＷＳｉＮをスパッタ成膜し、ＳＦ6 系ガス等を用い
たリアクティブ・イオン・エッチング（ＲＩＥ）等のド
ライエッチングにより加工される。
【０００４】ＨＢＴ集積回路では、負荷抵抗として１０
Ω〜数ｋΩ程度の抵抗値の負荷抵抗が一般に用いられる
が、抵抗体工程の配線工程との整合性を考えた場合、厚
さ０．２μｍ、シート抵抗値１００Ω／□程度のＷＳｉ
Ｎ薄膜金属抵抗が用いられる。抵抗体サイズに関して
は、幅・長さを小さくすると負荷抵抗に流れる電流密度
や負荷抵抗にかかる電界強度が大きくなるため、信頼性
の観点から幅・長さとも１０μｍ以上のサイズの抵抗体
が用いられる。
Ω〜数ｋΩ程度の抵抗値の負荷抵抗が一般に用いられる
が、抵抗体工程の配線工程との整合性を考えた場合、厚
さ０．２μｍ、シート抵抗値１００Ω／□程度のＷＳｉ
Ｎ薄膜金属抵抗が用いられる。抵抗体サイズに関して
は、幅・長さを小さくすると負荷抵抗に流れる電流密度
や負荷抵抗にかかる電界強度が大きくなるため、信頼性
の観点から幅・長さとも１０μｍ以上のサイズの抵抗体
が用いられる。
【０００５】
【発明が解決しようとする課題】ＨＢＴアナログ、ディ
ジタル回路では、負荷抵抗として１０Ω〜数ｋΩ程度の
薄膜金属抵抗が用いられるが、例えばシート抵抗（Ｒ
ｓ）が１００Ω／□のＷＳｉＮ薄膜金属抵抗で考える
（図５）と、１０Ω程度の小さな抵抗値の抵抗では、図
５−ｂのように長さが１０μｍに対して幅が１００μｍ
程度になり、逆に１ｋΩ程度の大きな抵抗値の抵抗で
は、図５−ｃのように幅１０μｍに対して長さが１００
μｍとなり、ともに抵抗体のサイズが大きくなり、図６
のようにチップ内の抵抗体（３３）の占有面積が大きく
なるばかりでなく、配線長を長くしてしまい配線遅延に
よる信号の損失等回路の高速動作を損なってしまう。
ジタル回路では、負荷抵抗として１０Ω〜数ｋΩ程度の
薄膜金属抵抗が用いられるが、例えばシート抵抗（Ｒ
ｓ）が１００Ω／□のＷＳｉＮ薄膜金属抵抗で考える
（図５）と、１０Ω程度の小さな抵抗値の抵抗では、図
５−ｂのように長さが１０μｍに対して幅が１００μｍ
程度になり、逆に１ｋΩ程度の大きな抵抗値の抵抗で
は、図５−ｃのように幅１０μｍに対して長さが１００
μｍとなり、ともに抵抗体のサイズが大きくなり、図６
のようにチップ内の抵抗体（３３）の占有面積が大きく
なるばかりでなく、配線長を長くしてしまい配線遅延に
よる信号の損失等回路の高速動作を損なってしまう。
【０００６】一方、２種類のシート抵抗値をもつ抵抗体
金属を個別に形成すれば、上記の抵抗体の占有面積は低
減できるが、薄膜抵抗金属を形成後、フォトレジストを
形成、抵抗体金属を加工する工程数が２倍必要になり、
ＨＢＴ集積回路の製造工程数の大幅な増大を招いてしま
う。
金属を個別に形成すれば、上記の抵抗体の占有面積は低
減できるが、薄膜抵抗金属を形成後、フォトレジストを
形成、抵抗体金属を加工する工程数が２倍必要になり、
ＨＢＴ集積回路の製造工程数の大幅な増大を招いてしま
う。
【０００７】本発明は、ＨＢＴ集積回路の抵抗体形成工
程において、複数のシート抵抗をもつ薄膜抵抗金属を個
別に形成することなく、よって工程数の増加をすること
なく、集積回路内の小さな抵抗値や大きな抵抗値の抵抗
体の占有面積を低減する技術を提供することを目的とす
る。
程において、複数のシート抵抗をもつ薄膜抵抗金属を個
別に形成することなく、よって工程数の増加をすること
なく、集積回路内の小さな抵抗値や大きな抵抗値の抵抗
体の占有面積を低減する技術を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】前記の目的は以下の手段
によって達成される。
によって達成される。
【０００９】
【００１０】本発明は、半導体基板上に第１導電型のコ
レクタ層、第２導電型のベース層、第１導電型のエミッ
タ層およびエミッタ・コンタクト層を少なくとも含む半
導体層を形成する工程、エミッタ・コンタクト層上にオ
ーミック性エミッタ電極金属および抵抗体金属を形成す
る工程、半導体ウエハ上の一部のトランジスタのオーミ
ック性エミッタ電極金属上の抵抗体金属を選択的に除去
し、引き続き半導体ウエハ上の全てのトランジスタのオ
ーミック性エミッタ電極金属上の抵抗体金属およびオー
ミック性エミッタ電極金属ならびにエミッタ・コンタク
ト層およびエミッタ層を加工する工程を少なくとも含む
ことを特徴とするバイポーラトランジスタ集積回路の製
造方法を提案するものであり、前記オーミック性エミッ
タ電極金属がタングステンシリサイド（ＷＳｉ）、抵抗
体金属がタングステンシリコンナイトライド（ＷＳｉ
Ｎ）であることを含む。
レクタ層、第２導電型のベース層、第１導電型のエミッ
タ層およびエミッタ・コンタクト層を少なくとも含む半
導体層を形成する工程、エミッタ・コンタクト層上にオ
ーミック性エミッタ電極金属および抵抗体金属を形成す
る工程、半導体ウエハ上の一部のトランジスタのオーミ
ック性エミッタ電極金属上の抵抗体金属を選択的に除去
し、引き続き半導体ウエハ上の全てのトランジスタのオ
ーミック性エミッタ電極金属上の抵抗体金属およびオー
ミック性エミッタ電極金属ならびにエミッタ・コンタク
ト層およびエミッタ層を加工する工程を少なくとも含む
ことを特徴とするバイポーラトランジスタ集積回路の製
造方法を提案するものであり、前記オーミック性エミッ
タ電極金属がタングステンシリサイド（ＷＳｉ）、抵抗
体金属がタングステンシリコンナイトライド（ＷＳｉ
Ｎ）であることを含む。
【００１１】
【発明の実施の形態】以下、本発明をさらに詳細に説明
する。
する。
【００１２】本発明によるバイポーラトランジスタは、
図１のようにコレクタ層３、第２導電型のベース層４、
第１導電型のエミッタ層５およびエミッタ・コンタクト
層６を少なくとも有するバイポーラトランジスタにおい
て、エミッタ・コンタクト層６上のオーミック性エミッ
タ電極金属１０上に抵抗体金属１１を有することを特徴
とする。また本発明によるバイポーラトランジスタ集積
回路は、図１０のように同一ウエハ１上においてオーミ
ック性エミッタ電極金属１０上に抵抗体金属１１を有す
るトランジスタ４１と抵抗体金属１１を有しないトラン
ジスタ４２が共存することを特徴とする。
図１のようにコレクタ層３、第２導電型のベース層４、
第１導電型のエミッタ層５およびエミッタ・コンタクト
層６を少なくとも有するバイポーラトランジスタにおい
て、エミッタ・コンタクト層６上のオーミック性エミッ
タ電極金属１０上に抵抗体金属１１を有することを特徴
とする。また本発明によるバイポーラトランジスタ集積
回路は、図１０のように同一ウエハ１上においてオーミ
ック性エミッタ電極金属１０上に抵抗体金属１１を有す
るトランジスタ４１と抵抗体金属１１を有しないトラン
ジスタ４２が共存することを特徴とする。
【００１３】本発明によるバイポーラトランジスタの製
造方法は、図９のように半導体基板１上に第１導電型の
コレクタ層３、第２導電型のベース層４、第１導電型の
エミッタ層５およびエミッタ・コンタクト層６を少なく
とも含む半導体層を形成する工程、エミッタ・コンタク
ト層６上にオーミック性エミッタ電極金属１０および抵
抗体金属１１を形成する工程、引き続き抵抗体金属１１
およびオーミック性エミッタ電極金属１０ならびにエミ
ッタ・コンタクト層６およびエミッタ層５を加工する工
程を少なくとも含む構成とする。またバイポーラトラン
ジスタ集積回路の製造方法は、図１１のように半導体ウ
エハ１上のエミッタ電極１０上に抵抗体１１を必要とし
ないトランジスタ４２のエミッタ金属１０上の抵抗体金
属１１を選択的に除去し、引き続き半導体ウエハ上の全
てのトランジスタのエミッタ電極金属１０上の抵抗体金
属１１およびエミッタ電極金属１０を加工する構成とす
る。
造方法は、図９のように半導体基板１上に第１導電型の
コレクタ層３、第２導電型のベース層４、第１導電型の
エミッタ層５およびエミッタ・コンタクト層６を少なく
とも含む半導体層を形成する工程、エミッタ・コンタク
ト層６上にオーミック性エミッタ電極金属１０および抵
抗体金属１１を形成する工程、引き続き抵抗体金属１１
およびオーミック性エミッタ電極金属１０ならびにエミ
ッタ・コンタクト層６およびエミッタ層５を加工する工
程を少なくとも含む構成とする。またバイポーラトラン
ジスタ集積回路の製造方法は、図１１のように半導体ウ
エハ１上のエミッタ電極１０上に抵抗体１１を必要とし
ないトランジスタ４２のエミッタ金属１０上の抵抗体金
属１１を選択的に除去し、引き続き半導体ウエハ上の全
てのトランジスタのエミッタ電極金属１０上の抵抗体金
属１１およびエミッタ電極金属１０を加工する構成とす
る。
【００１４】さらに上記内容において、オーミック性エ
ミッタ電極金属としてＷＳｉ、抵抗体金属としてＷＳｉ
Ｎの例が考えられる。
ミッタ電極金属としてＷＳｉ、抵抗体金属としてＷＳｉ
Ｎの例が考えられる。
【００１５】本発明によれば、ＨＢＴ素子のエミッタ電
極ＷＳｉ形成時にＷＳｉ上に薄膜抵抗金属であるＷＳｉ
Ｎを連続して形成し、小さな抵抗値の抵抗体をエミッタ
電極金属上に形成する。小さな抵抗値の抵抗がトランジ
スタのエミッタに不必要なトランジスタでは、エミッタ
電極上の抵抗が素子の高周波特性を劣化させるため、エ
ミッタ電極金属の加工工程において、エミッタ電極上の
抵抗が必要となるトランジスタに対して選択的にＷＳｉ
Ｎ層を除去する。
極ＷＳｉ形成時にＷＳｉ上に薄膜抵抗金属であるＷＳｉ
Ｎを連続して形成し、小さな抵抗値の抵抗体をエミッタ
電極金属上に形成する。小さな抵抗値の抵抗がトランジ
スタのエミッタに不必要なトランジスタでは、エミッタ
電極上の抵抗が素子の高周波特性を劣化させるため、エ
ミッタ電極金属の加工工程において、エミッタ電極上の
抵抗が必要となるトランジスタに対して選択的にＷＳｉ
Ｎ層を除去する。
【００１６】小さな抵抗値の抵抗は、一部のトランジス
タのエミッタ電極金属上に形成されるため面積をとらな
くなり、さらに配線工程での抵抗体形成工程における薄
膜金属抵抗のシート抵抗を大きく設定することにより、
大きな抵抗値の抵抗体の占有面積を低減でき、よって集
積回路のサイズを低減でき、回路内の配線金属の引き回
し長を低減できることにより、集積回路の高速動作を可
能とする。
タのエミッタ電極金属上に形成されるため面積をとらな
くなり、さらに配線工程での抵抗体形成工程における薄
膜金属抵抗のシート抵抗を大きく設定することにより、
大きな抵抗値の抵抗体の占有面積を低減でき、よって集
積回路のサイズを低減でき、回路内の配線金属の引き回
し長を低減できることにより、集積回路の高速動作を可
能とする。
【００１７】
【実施例】以下、本発明を実施例によりさらに具体的に
説明する。
説明する。
【００１８】参考例１ 以下の参考例及び実施例では、バイポーラトランジスタ
としてＧａＡｓ系ＨＢＴ、オーミック性エミッタ電極金
属としてＷＳｉ、薄膜抵抗金属としてＷＳｉＮの場合を
例にとり説明する。
としてＧａＡｓ系ＨＢＴ、オーミック性エミッタ電極金
属としてＷＳｉ、薄膜抵抗金属としてＷＳｉＮの場合を
例にとり説明する。
【００１９】図１は本発明の基礎となるバイポーラトラ
ンジスタの第１の参考例である。エミッタ・コンタクト
層６上にＷＳｉエミッタ電極１０およびＷＳｉＮ抵抗金
属１１を設けたエミッタ電極構造にすることにより、図
２のようにトランジスタ１２のエミッタ端子１２３の負
荷抵抗１３が接続されたバイポラートランジスタの構造
を実現できる。バイポーラトランジスタのエミッタに接
続された負荷抵抗のうち抵抗値が１０〜２０Ω程度の小
さな値の抵抗は、例えば図３のベースバンド増幅器の差
動型増幅部のゲイン調整や線形性向上のために差動対ト
ランジスタ１２’のエミッタ抵抗として用いられる。
ンジスタの第１の参考例である。エミッタ・コンタクト
層６上にＷＳｉエミッタ電極１０およびＷＳｉＮ抵抗金
属１１を設けたエミッタ電極構造にすることにより、図
２のようにトランジスタ１２のエミッタ端子１２３の負
荷抵抗１３が接続されたバイポラートランジスタの構造
を実現できる。バイポーラトランジスタのエミッタに接
続された負荷抵抗のうち抵抗値が１０〜２０Ω程度の小
さな値の抵抗は、例えば図３のベースバンド増幅器の差
動型増幅部のゲイン調整や線形性向上のために差動対ト
ランジスタ１２’のエミッタ抵抗として用いられる。
【００２０】エミッタ・サイズが２μｍ×１０μｍのＨ
ＢＴ素子のエミッタ電極上のＷＳｉＮ抵抗値を求める
と、比抵抗ρが１×１０5 μΩ・ｃｍ、厚さ０．２μｍ
のＷＳｉＮ膜では、図４のエミッタ電極上の抵抗体１５
の垂直方向（矢印方向）の抵抗値は１０Ωである。また
エミッタ電極上のＷＳｉＮ抵抗の抵抗値は、ＷＳｉＮ成
膜時の窒化率制御やＷＳｉＮ膜の厚さにより制御するこ
とが可能であるから、抵抗値１０〜２０Ωの負荷抵抗を
エミッタ電極上のＷＳｉＮ抵抗により実現できる。
ＢＴ素子のエミッタ電極上のＷＳｉＮ抵抗値を求める
と、比抵抗ρが１×１０5 μΩ・ｃｍ、厚さ０．２μｍ
のＷＳｉＮ膜では、図４のエミッタ電極上の抵抗体１５
の垂直方向（矢印方向）の抵抗値は１０Ωである。また
エミッタ電極上のＷＳｉＮ抵抗の抵抗値は、ＷＳｉＮ成
膜時の窒化率制御やＷＳｉＮ膜の厚さにより制御するこ
とが可能であるから、抵抗値１０〜２０Ωの負荷抵抗を
エミッタ電極上のＷＳｉＮ抵抗により実現できる。
【００２１】図５はエミッタ電極上の抵抗を用いない場
合の従来例である。この場合は、１０Ω程度の小さな値
の抵抗は配線工程の抵抗体形成工程で形成される。シー
ト抵抗（Ｒｓ）１００Ω／□の薄膜金属抵抗では、図５
−ａのように１００Ωの値の負荷抵抗に対して、図５−
ｂの小さな値の抵抗（１０Ω）では極端に幅広な形状
に、図５−ｃの大きな値の抵抗（１ｋΩ）では極端に長
細い形状になる。図５−ｂの抵抗値１０Ωの負荷抵抗を
用いて、図６−ａのようなエミッタ負荷抵抗３１付き差
動増幅部のトランジスタ３０をレイアウトすると、図６
−ｂのように負荷抵抗３３の占有面積が大きくなり、配
線３４長の増大を招き回路の高速動作を損なってしま
う。なお抵抗体工程において形成される薄膜金属抵抗の
シート抵抗を小さく設定すると、数ｋΩの大きな値の抵
抗のサイズがさらに長細い形状になり、逆にシート抵抗
を大きく設定する場合は、数十Ωの小さな値の抵抗のサ
イズがさらに幅広の形状になり、結局は負荷抵抗の占有
面積の大幅増大を招くため、回路で使用する抵抗値を勘
案したシート抵抗の設定が必要である。
合の従来例である。この場合は、１０Ω程度の小さな値
の抵抗は配線工程の抵抗体形成工程で形成される。シー
ト抵抗（Ｒｓ）１００Ω／□の薄膜金属抵抗では、図５
−ａのように１００Ωの値の負荷抵抗に対して、図５−
ｂの小さな値の抵抗（１０Ω）では極端に幅広な形状
に、図５−ｃの大きな値の抵抗（１ｋΩ）では極端に長
細い形状になる。図５−ｂの抵抗値１０Ωの負荷抵抗を
用いて、図６−ａのようなエミッタ負荷抵抗３１付き差
動増幅部のトランジスタ３０をレイアウトすると、図６
−ｂのように負荷抵抗３３の占有面積が大きくなり、配
線３４長の増大を招き回路の高速動作を損なってしま
う。なお抵抗体工程において形成される薄膜金属抵抗の
シート抵抗を小さく設定すると、数ｋΩの大きな値の抵
抗のサイズがさらに長細い形状になり、逆にシート抵抗
を大きく設定する場合は、数十Ωの小さな値の抵抗のサ
イズがさらに幅広の形状になり、結局は負荷抵抗の占有
面積の大幅増大を招くため、回路で使用する抵抗値を勘
案したシート抵抗の設定が必要である。
【００２２】本発明の基礎となるこの技術を適用するこ
とにより、数十Ωの小さな値の抵抗は、エミッタ電極上
にエミッタ電極と同サイズで形成できるため、絶縁膜上
の幅広サイズの負荷抵抗を用いる必要がない。図７−ａ
のようなエミッタ抵抗付き差動対は、２つのバイポーラ
トランジスタのエミッタ電極上の抵抗体同士を配線で接
続することにより接続できるため、一々配線で引き出し
て配線工程で形成される幅広な薄膜金属抵抗とつなぐ必
要がなくなり、レイアウト面積の低減と素子間での配線
短縮が図られる（図７−ｂ）。さらに配線工程で形成さ
れる薄膜金属抵抗のシート抵抗値を例えば一桁程度大き
く設計できるため、例えばシート抵抗３００Ω／□とし
た場合、図８のように抵抗値１００Ωの負荷抵抗（図８
−ａ）と大きな値（１ｋΩ）の負荷抵抗（この絵の場合
は正確には抵抗値９９９Ωである。）（図８−ｂ）をコ
ンパクトにレイアウトできるため、負荷抵抗の専有面積
を抑えられ、チップサイズの低減と配線長の低減による
回路の高速化が図られる。
とにより、数十Ωの小さな値の抵抗は、エミッタ電極上
にエミッタ電極と同サイズで形成できるため、絶縁膜上
の幅広サイズの負荷抵抗を用いる必要がない。図７−ａ
のようなエミッタ抵抗付き差動対は、２つのバイポーラ
トランジスタのエミッタ電極上の抵抗体同士を配線で接
続することにより接続できるため、一々配線で引き出し
て配線工程で形成される幅広な薄膜金属抵抗とつなぐ必
要がなくなり、レイアウト面積の低減と素子間での配線
短縮が図られる（図７−ｂ）。さらに配線工程で形成さ
れる薄膜金属抵抗のシート抵抗値を例えば一桁程度大き
く設計できるため、例えばシート抵抗３００Ω／□とし
た場合、図８のように抵抗値１００Ωの負荷抵抗（図８
−ａ）と大きな値（１ｋΩ）の負荷抵抗（この絵の場合
は正確には抵抗値９９９Ωである。）（図８−ｂ）をコ
ンパクトにレイアウトできるため、負荷抵抗の専有面積
を抑えられ、チップサイズの低減と配線長の低減による
回路の高速化が図られる。
【００２３】参考例２ 図９は本発明の基礎となるバイポーラトランジスタ製造
方法の参考例である。
方法の参考例である。
【００２４】半導体基板上１に第１導電型のコレクタ・
コンタクト層２およびコレクタ層３、第２導電型のベー
ス層４、第１導電型のエミッタ層５およびエミッタ・コ
ンタクト層６の半導体層を形成し、エミッタ・コンタク
ト層６上にオーミック性エミッタ電極金属としてＷＳｉ
１０と抵抗体金属となるＷＳｉＮ１１をスパッタ法で形
成する。ＷＳｉ１０膜はＷＳｉをターゲットとしてＡｒ
ガス中でスパッタ成膜される、またＷＳｉＮ１１はＡｒ
ガスにＮ2 ガスを添加することによりスパッタ成膜でき
るので、ＷＳｉと同時の成膜工程において連続して成膜
することが可能である。続いてフォトレジスト２０によ
りパターニングを行い、ＳＦ6 系ガスによるＲＩＥによ
りＷＳｉＮ１１およびＷＳｉ１０を加工する。ＳＦ6 系
ガスによるエッチングでＷＳｉＮ１１、ＷＳｉ１０とも
エッチング可能である。引き続き、フォトレジスト２０
と加工されたＷＳｉＮ１１、ＷＳｉ１０をマスクとし
て、エミッタ・コンタクト層６およびエミッタ層５を塩
素系ガスによるリアクティブ・イオン・ビーム・エッチ
ング（ＲＩＢＥ）により加工し、エミッタ層をベース界
面から数十ｎｍ残す。その後絶縁膜を全面に形成し、Ｃ
Ｆ4 系ガスによるＲＩＥ異方性エッチングにより、形成
されたエミッタ領域のメサ構造に絶縁膜側壁９を形成す
る。その後、リン酸系のウェットエッチングによりベー
ス層４を表出して、例えばＰｔ−Ｔｉ−Ｐｔ−Ａｕのベ
ース電極８をフォトレジストによるリフト・オフ法によ
り蒸着・加工する。コレクタ領域の加工も同様に、フォ
トレジストによるリフト・オフ法により、リン酸系のウ
ェットエッチングによりコレクタ・コンタクト層２を表
出し、例えばＡｕＧｅ−Ｎｉ−Ａｕのコレクタ電極７を
蒸着・加工する工程により、ＨＢＴ素子は形成される。
コンタクト層２およびコレクタ層３、第２導電型のベー
ス層４、第１導電型のエミッタ層５およびエミッタ・コ
ンタクト層６の半導体層を形成し、エミッタ・コンタク
ト層６上にオーミック性エミッタ電極金属としてＷＳｉ
１０と抵抗体金属となるＷＳｉＮ１１をスパッタ法で形
成する。ＷＳｉ１０膜はＷＳｉをターゲットとしてＡｒ
ガス中でスパッタ成膜される、またＷＳｉＮ１１はＡｒ
ガスにＮ2 ガスを添加することによりスパッタ成膜でき
るので、ＷＳｉと同時の成膜工程において連続して成膜
することが可能である。続いてフォトレジスト２０によ
りパターニングを行い、ＳＦ6 系ガスによるＲＩＥによ
りＷＳｉＮ１１およびＷＳｉ１０を加工する。ＳＦ6 系
ガスによるエッチングでＷＳｉＮ１１、ＷＳｉ１０とも
エッチング可能である。引き続き、フォトレジスト２０
と加工されたＷＳｉＮ１１、ＷＳｉ１０をマスクとし
て、エミッタ・コンタクト層６およびエミッタ層５を塩
素系ガスによるリアクティブ・イオン・ビーム・エッチ
ング（ＲＩＢＥ）により加工し、エミッタ層をベース界
面から数十ｎｍ残す。その後絶縁膜を全面に形成し、Ｃ
Ｆ4 系ガスによるＲＩＥ異方性エッチングにより、形成
されたエミッタ領域のメサ構造に絶縁膜側壁９を形成す
る。その後、リン酸系のウェットエッチングによりベー
ス層４を表出して、例えばＰｔ−Ｔｉ−Ｐｔ−Ａｕのベ
ース電極８をフォトレジストによるリフト・オフ法によ
り蒸着・加工する。コレクタ領域の加工も同様に、フォ
トレジストによるリフト・オフ法により、リン酸系のウ
ェットエッチングによりコレクタ・コンタクト層２を表
出し、例えばＡｕＧｅ−Ｎｉ−Ａｕのコレクタ電極７を
蒸着・加工する工程により、ＨＢＴ素子は形成される。
【００２５】実施例１ 図１０は、本発明によるエミッタ電極上に抵抗付きのト
ランジスタ素子と抵抗なしのトランジスタ素子を同一ウ
エハ上にもつ構造の実施例である。実施例１で説明した
ように、エミッタ電極１０上のＷＳｉＮ抵抗１１は、数
十Ωの小さな値の負荷抵抗をエミッタ電極上にコンパク
トに作り込むことができるが、一方エミッタに小さな値
の負荷抵抗を必要としないトランジスタ素子にとってど
のような影響を与えるかを考える。バイポーラトランジ
スタの高周波特性を示す一指標として、電流利得遮断周
波数ｆTが知られている。ｆTは、素子の結晶構造固有の
パラメータと素子の構造固有の抵抗値および容量値によ
り以下の式で記述される。
ランジスタ素子と抵抗なしのトランジスタ素子を同一ウ
エハ上にもつ構造の実施例である。実施例１で説明した
ように、エミッタ電極１０上のＷＳｉＮ抵抗１１は、数
十Ωの小さな値の負荷抵抗をエミッタ電極上にコンパク
トに作り込むことができるが、一方エミッタに小さな値
の負荷抵抗を必要としないトランジスタ素子にとってど
のような影響を与えるかを考える。バイポーラトランジ
スタの高周波特性を示す一指標として、電流利得遮断周
波数ｆTが知られている。ｆTは、素子の結晶構造固有の
パラメータと素子の構造固有の抵抗値および容量値によ
り以下の式で記述される。
【００２６】
【数１】 （ここで、ＩC はコレクタ電流、ＣBEはベース・エミッ
タ間容量、ＣBCはベース・コレクタ間容量、τB はベー
ス領域での少数キャリアのベース走行時間、τCはコレ
クタ領域での多数キャリアのコレクタ走行時間、ＲE は
エミッタ抵抗、Ｒ B はベース抵抗、ＲC はコレクタ抵抗
を表す。） ２μｍ×１０μｍのエミッタ・サイズのＨＢＴ素子で
は、そのエミッタ抵抗Ｒ E は５〜１０Ω程度であるが、
エミッタ電極上に数十Ωの抵抗がさらに加わると、ＲE
の値が２〜３倍になることと等価であり、ベース・コレ
クタ界面の空乏層容量の充電時間を大きくしてしまい、
よってｆT が低下する。
タ間容量、ＣBCはベース・コレクタ間容量、τB はベー
ス領域での少数キャリアのベース走行時間、τCはコレ
クタ領域での多数キャリアのコレクタ走行時間、ＲE は
エミッタ抵抗、Ｒ B はベース抵抗、ＲC はコレクタ抵抗
を表す。） ２μｍ×１０μｍのエミッタ・サイズのＨＢＴ素子で
は、そのエミッタ抵抗Ｒ E は５〜１０Ω程度であるが、
エミッタ電極上に数十Ωの抵抗がさらに加わると、ＲE
の値が２〜３倍になることと等価であり、ベース・コレ
クタ界面の空乏層容量の充電時間を大きくしてしまい、
よってｆT が低下する。
【００２７】本発明によるバイポーラトランジスタで構
成した回路の高速動作を確保するために、エミッタ電極
１０上の負荷抵抗１１が必要なトランジスタ素子４１に
対して、エミッタ電極１０上の負荷抵抗１１が不必要な
トランジスタ素子４２のみ選択的に抵抗１１を除去した
構造となっている。
成した回路の高速動作を確保するために、エミッタ電極
１０上の負荷抵抗１１が必要なトランジスタ素子４１に
対して、エミッタ電極１０上の負荷抵抗１１が不必要な
トランジスタ素子４２のみ選択的に抵抗１１を除去した
構造となっている。
【００２８】実施例２ 図１１は、エミッタ電極１０上に抵抗１１付きのトラン
ジスタ素子４１と抵抗なしのトランジスタ素子４２を同
一ウエハ上に、かつ大幅な工程数を増大することなく、
製造する本発明による実施例である。実施例２と同様な
バイポーラトランジスタの製造方法において、ＷＳｉエ
ミッタ電極金属１０およびＷＳｉＮ抵抗体金属１１を連
続スパッタ成膜した後、エミッタ電極１０上の負荷抵抗
１１が必要なトランジスタ素子４１の領域のみフォトレ
ジスト４３により保護して、ＷＳｉＮ抵抗体金属１１の
みＳＦ6系ガスによるＲＩＥによりエッチングして、エ
ミッタ電極上の抵抗体金属を選択的に除去し、引き続き
半導体ウエハ上の全トランジスタのオーミック性エミッ
タ電極金属１０上の抵抗体金属１１およびエミッタ電極
金属１０を、実施例２と同様な工程により製造する。エ
ミッタ電極上の負荷抵抗が必要なトランジスタ素子４１
ではＷＳｉ １０上にＷＳｉＮ １１が、不必要なトラ
ンジスタ４２ではＷＳｉエミッタ電極１０のみが形成さ
れる。
ジスタ素子４１と抵抗なしのトランジスタ素子４２を同
一ウエハ上に、かつ大幅な工程数を増大することなく、
製造する本発明による実施例である。実施例２と同様な
バイポーラトランジスタの製造方法において、ＷＳｉエ
ミッタ電極金属１０およびＷＳｉＮ抵抗体金属１１を連
続スパッタ成膜した後、エミッタ電極１０上の負荷抵抗
１１が必要なトランジスタ素子４１の領域のみフォトレ
ジスト４３により保護して、ＷＳｉＮ抵抗体金属１１の
みＳＦ6系ガスによるＲＩＥによりエッチングして、エ
ミッタ電極上の抵抗体金属を選択的に除去し、引き続き
半導体ウエハ上の全トランジスタのオーミック性エミッ
タ電極金属１０上の抵抗体金属１１およびエミッタ電極
金属１０を、実施例２と同様な工程により製造する。エ
ミッタ電極上の負荷抵抗が必要なトランジスタ素子４１
ではＷＳｉ １０上にＷＳｉＮ １１が、不必要なトラ
ンジスタ４２ではＷＳｉエミッタ電極１０のみが形成さ
れる。
【００２９】図１２はエミッタ電極となるＷＳｉ層１０
を残してＷＳｉＮ層１１を簡単に選択的に除去する方法
の実施例である。
を残してＷＳｉＮ層１１を簡単に選択的に除去する方法
の実施例である。
【００３０】ＷＳｉＮ抵抗１１およびエミッタ電極１０
を、ＳＦ6 ガスによるＲＩＥによりエッチングする際
に、ＷＳｉＮのエッチングレートよりエッチング時間を
制御することにより実現できるが、もっと容易にかつ確
実にエッチングをＷＳｉ層１０上部で止める方法とし
て、エッチング停止層４４をＷＳｉ１０とＷＳｉＮ１１
の界面に設ける。例えば、ＷＳｉ層１０とＷＳｉＮ層１
１の間に停止層４４として金属（Ｔｉ，Ｔｉ−Ｐｔ−Ａ
ｕ，Ｗ等）層を設けることにより、金属層４４はＳＦ6
ガス系によりＲＩＥでのエッチングレートがＷＳｉＮに
対して小さいことを利用して、ＷＳｉＮがエッチング除
去された後、停止層４４はほとんどエッチングされず、
したがってＷＳｉ１０層は全くエッチングされない方法
である。Ｔｉ，Ｗ，Ｔｉ−Ｐｔ−Ａｕ等の金属層は、別
装置でスパッタ成膜することもできるが、複数のターゲ
ットをもつマルチ形式のスパッタ装置では、ＷＳｉおよ
びＷＳｉＮと連続して形成することが可能であるため、
工程数を増加する必要がない。
を、ＳＦ6 ガスによるＲＩＥによりエッチングする際
に、ＷＳｉＮのエッチングレートよりエッチング時間を
制御することにより実現できるが、もっと容易にかつ確
実にエッチングをＷＳｉ層１０上部で止める方法とし
て、エッチング停止層４４をＷＳｉ１０とＷＳｉＮ１１
の界面に設ける。例えば、ＷＳｉ層１０とＷＳｉＮ層１
１の間に停止層４４として金属（Ｔｉ，Ｔｉ−Ｐｔ−Ａ
ｕ，Ｗ等）層を設けることにより、金属層４４はＳＦ6
ガス系によりＲＩＥでのエッチングレートがＷＳｉＮに
対して小さいことを利用して、ＷＳｉＮがエッチング除
去された後、停止層４４はほとんどエッチングされず、
したがってＷＳｉ１０層は全くエッチングされない方法
である。Ｔｉ，Ｗ，Ｔｉ−Ｐｔ−Ａｕ等の金属層は、別
装置でスパッタ成膜することもできるが、複数のターゲ
ットをもつマルチ形式のスパッタ装置では、ＷＳｉおよ
びＷＳｉＮと連続して形成することが可能であるため、
工程数を増加する必要がない。
【００３１】なお本実施例の説明では、ＧａＡｓ系ＨＢ
Ｔ、エミッタ電極にＷＳｉ、抵抗体材料としてＷＳｉＮ
を例にとっているが、ＩｎＰ系、ＩｎＧａＡｓ系等の化
合物トランジスタ、エミッタ電極および抵抗体金属とし
て、Ｗ，Ｔａ，Ｍｏ等の高融点金属単体やその珪化物、
窒化物等でも本発明の効果は同様であることは言うまで
もない。
Ｔ、エミッタ電極にＷＳｉ、抵抗体材料としてＷＳｉＮ
を例にとっているが、ＩｎＰ系、ＩｎＧａＡｓ系等の化
合物トランジスタ、エミッタ電極および抵抗体金属とし
て、Ｗ，Ｔａ，Ｍｏ等の高融点金属単体やその珪化物、
窒化物等でも本発明の効果は同様であることは言うまで
もない。
【００３２】
【発明の効果】エミッタ・コンタクト層上にＷＳｉエミ
ッタ電極およびＷＳｉＮ抵抗金属を設けたエミッタ電極
構造にすることにより、１０Ω程度の小さな値の抵抗に
幅広なサイズの負荷抵抗を用いることなく、エミッタ電
極上に同サイズの抵抗を形成でき、レイアウト面積の低
減と素子間での配線短縮が図られる。また配線工程で形
成される薄膜金属抵抗のシート抵抗値を大きく設計でき
るため、回路全体での負荷抵抗の占有面積を抑えられ、
チップサイズの低減と配線長の低減による回路の高速化
が図られる。
ッタ電極およびＷＳｉＮ抵抗金属を設けたエミッタ電極
構造にすることにより、１０Ω程度の小さな値の抵抗に
幅広なサイズの負荷抵抗を用いることなく、エミッタ電
極上に同サイズの抵抗を形成でき、レイアウト面積の低
減と素子間での配線短縮が図られる。また配線工程で形
成される薄膜金属抵抗のシート抵抗値を大きく設計でき
るため、回路全体での負荷抵抗の占有面積を抑えられ、
チップサイズの低減と配線長の低減による回路の高速化
が図られる。
【００３３】またＷＳｉエミッタ電極上のＷＳｉＮ抵抗
体金属を選択的に除去することにより、エミッタ電極上
の負荷抵抗が不必要なトランジスタは素子の高周波特性
が低下しないようにでき、さらに２種類のトランジスタ
のエミッタ電極および抵抗金属を別々に成膜・加工する
ことなく、一つのスパッタ装置で形成できる等、工程数
を増加する必要がない。
体金属を選択的に除去することにより、エミッタ電極上
の負荷抵抗が不必要なトランジスタは素子の高周波特性
が低下しないようにでき、さらに２種類のトランジスタ
のエミッタ電極および抵抗金属を別々に成膜・加工する
ことなく、一つのスパッタ装置で形成できる等、工程数
を増加する必要がない。
【図１】本発明の基礎となるトランジスタの構造図であ
る。
る。
【図２】エミッタ端子に負荷抵抗が付いたバイポーラト
ランジスタの回路図である。
ランジスタの回路図である。
【図３】ベースバンド増幅器の差動型増幅部の回路図で
ある。
ある。
【図４】本発明におけるエミッタ電極上の抵抗体の概略
図である。
図である。
【図５】配線工程で形成される抵抗体レイアウト図であ
り、図５−ａは上面図、図５−ｂは正面図、図５−ｃは
側面図である。
り、図５−ａは上面図、図５−ｂは正面図、図５−ｃは
側面図である。
【図６】従来型のエミッタ負荷抵抗付き差動対トランジ
スタ図であり、図６（ａ）はトランジスタの回路図であ
り、図６（ｂ）はトランジスタの構成図である。
スタ図であり、図６（ａ）はトランジスタの回路図であ
り、図６（ｂ）はトランジスタの構成図である。
【図７】本発明に関するエミッタ負荷抵抗付き差動型ト
ランジスタ図であり、図７（ａ）はトランジスタの回路
図であり、図７（ｂ）はトランジスタの構成図である。
ランジスタ図であり、図７（ａ）はトランジスタの回路
図であり、図７（ｂ）はトランジスタの構成図である。
【図８】配線工程で形成される対抗体レイアウト図であ
り、（ａ）は対抗体の正面図、図８（ｂ）は上面図であ
る。
り、（ａ）は対抗体の正面図、図８（ｂ）は上面図であ
る。
【図９】図９（ａ）〜（ｅ）は本発明の基礎となるトラ
ンジスタの製造方法の工程を示す断面図である。
ンジスタの製造方法の工程を示す断面図である。
【図１０】本発明によるトランジスタの構造図である。
【図１１】図１１（ａ）〜（ｅ）は本発明によるトラン
ジスタの製造方法の工程を示す断面図である。
ジスタの製造方法の工程を示す断面図である。
【図１２】本発明によるトランジスタの構造図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/205 29/43 29/73 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/33 - 21/331 H01L 21/822 H01L 27/04 H01L 27/06 H01L 29/205 H01L 29/43 H01L 29/68 - 29/737 H01L 27/08
Claims (2)
- 【請求項１】 半導体基板上に第１導電型のコレクタ
層、第２導電型のベース層、第１導電型のエミッタ層お
よびエミッタ・コンタクト層を少なくとも含む半導体層
を形成する工程、エミッタ・コンタクト層上にオーミッ
ク性エミッタ電極金属および抵抗体金属を形成する工
程、半導体ウエハ上の一部のトランジスタのオーミック
性エミッタ電極金属上の抵抗体金属を選択的に除去し、
引き続き半導体ウエハ上の全てのトランジスタのオーミ
ック性エミッタ電極金属上の抵抗体金属およびオーミッ
ク性エミッタ電極金属ならびにエミッタ・コンタクト層
およびエミッタ層を加工する工程を少なくとも含むこと
を特徴とするバイポーラトランジスタ集積回路の製造方
法。 - 【請求項２】 オーミック性エミッタ電極金属がタング
ステンシリサイド（ＷＳｉ）、抵抗体金属がタングステ
ンシリコンナイトライド（ＷＳｉＮ）である請求項１に
記載のバイポーラトランジスタ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16607297A JP3147152B2 (ja) | 1997-06-23 | 1997-06-23 | バイポーラトランジスタ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16607297A JP3147152B2 (ja) | 1997-06-23 | 1997-06-23 | バイポーラトランジスタ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117021A JPH1117021A (ja) | 1999-01-22 |
| JP3147152B2 true JP3147152B2 (ja) | 2001-03-19 |
Family
ID=15824469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16607297A Expired - Fee Related JP3147152B2 (ja) | 1997-06-23 | 1997-06-23 | バイポーラトランジスタ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147152B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989917B2 (en) * | 2002-01-31 | 2011-08-02 | Nxp B.V. | Integrated circuit device including a resistor having a narrow-tolerance resistance value coupled to an active component |
-
1997
- 1997-06-23 JP JP16607297A patent/JP3147152B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117021A (ja) | 1999-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |