JP3143434B2 - Ｈブリッジ回路 - Google Patents
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型電界効果
トランジスタを用いたＨブリッジ回路に関する。
トランジスタを用いたＨブリッジ回路に関する。
【０００２】
【従来の技術】Ｈブリッジ回路の構成には、ＮＭＯＳ−
ＮＭＯＳ回路型とＰＭＯＳ−ＮＭＯＳ回路型の２種類が
ある。図１に従来のＮＭＯＳ−ＮＭＯＳ回路型のＨブリ
ッジ回路の構成を示す。図１において、このＨブリッジ
回路には、トランジスタＱ１１のソースとトランジスタ
Ｑ１２のドレインとが接続された直列回路と、トランジ
スタＱ１３のソースとトランジスタＱ１４のドレインと
が接続された直列回路とが設けられている。トランジス
タＱ１１及びＱ１３のドレイン同士は接続され、トラン
ジスタＱ１２及びＱ１４のソース同士も接続されてお
り、トランジスタＱ１１のソース及びトランジスタＱ１
２のドレインの接続点と、トランジスタＱ１３のソース
及びトランジスタＱ１４のドレインの接続点とには、そ
れぞれ負荷に接続される出力端子Ｔ１、Ｔ２が接続され
ている。そして、トランジスタＱ１１及びＱ１３のドレ
イン共通接続点には電源電圧ＶＭが印加され、トランジ
スタＱ１２及びＱ１４のソース共通接続点は、接地点Ｇ
ＮＤに接続され基準電圧が設定されている。
ＮＭＯＳ回路型とＰＭＯＳ−ＮＭＯＳ回路型の２種類が
ある。図１に従来のＮＭＯＳ−ＮＭＯＳ回路型のＨブリ
ッジ回路の構成を示す。図１において、このＨブリッジ
回路には、トランジスタＱ１１のソースとトランジスタ
Ｑ１２のドレインとが接続された直列回路と、トランジ
スタＱ１３のソースとトランジスタＱ１４のドレインと
が接続された直列回路とが設けられている。トランジス
タＱ１１及びＱ１３のドレイン同士は接続され、トラン
ジスタＱ１２及びＱ１４のソース同士も接続されてお
り、トランジスタＱ１１のソース及びトランジスタＱ１
２のドレインの接続点と、トランジスタＱ１３のソース
及びトランジスタＱ１４のドレインの接続点とには、そ
れぞれ負荷に接続される出力端子Ｔ１、Ｔ２が接続され
ている。そして、トランジスタＱ１１及びＱ１３のドレ
イン共通接続点には電源電圧ＶＭが印加され、トランジ
スタＱ１２及びＱ１４のソース共通接続点は、接地点Ｇ
ＮＤに接続され基準電圧が設定されている。
【０００３】このようなＮＭＯＳ−ＮＭＯＳ回路型のＨ
ブリッジ回路においては、通常、オン抵抗を下げて効率
の良いスイッチを実現するために、昇圧回路（図示せ
ず）によって電源電圧ＶＭよりも高い電圧ＶＧを生成し
て各ＮＭＯＳトランジスタのゲートに印加している。図
２に従来のＰＭＯＳ−ＮＭＯＳ回路型のＨブリッジ回路
の構成を示す。
ブリッジ回路においては、通常、オン抵抗を下げて効率
の良いスイッチを実現するために、昇圧回路（図示せ
ず）によって電源電圧ＶＭよりも高い電圧ＶＧを生成し
て各ＮＭＯＳトランジスタのゲートに印加している。図
２に従来のＰＭＯＳ−ＮＭＯＳ回路型のＨブリッジ回路
の構成を示す。
【０００４】図２において、このＨブリッジ回路には、
トランジスタＱ２１のドレインとトランジスタＱ２２の
ドレインとが接続された直列回路と、トランジスタＱ２
３のドレインとトランジスタＱ２４のドレインとが接続
された直列回路とが設けられている。トランジスタＱ２
１及びＱ２３のソース同士は接続され、トランジスタＱ
２２及びＱ２４のソース同士も接続されており、トラン
ジスタＱ２１のドレイン及びトランジスタＱ２２のドレ
インの接続点と、トランジスタＱ２３のドレイン及びト
ランジスタＱ２４のドレインの接続点とには、それぞれ
出力端子Ｔ１、Ｔ２が接続されている。そして、トラン
ジスタＱ２１及びＱ２３のソース共通接続点には電源電
圧ＶＭが印加され、トランジスタＱ２２及びＱ２４のソ
ース同士の接続点は接地点ＧＮＤに接続されている。
トランジスタＱ２１のドレインとトランジスタＱ２２の
ドレインとが接続された直列回路と、トランジスタＱ２
３のドレインとトランジスタＱ２４のドレインとが接続
された直列回路とが設けられている。トランジスタＱ２
１及びＱ２３のソース同士は接続され、トランジスタＱ
２２及びＱ２４のソース同士も接続されており、トラン
ジスタＱ２１のドレイン及びトランジスタＱ２２のドレ
インの接続点と、トランジスタＱ２３のドレイン及びト
ランジスタＱ２４のドレインの接続点とには、それぞれ
出力端子Ｔ１、Ｔ２が接続されている。そして、トラン
ジスタＱ２１及びＱ２３のソース共通接続点には電源電
圧ＶＭが印加され、トランジスタＱ２２及びＱ２４のソ
ース同士の接続点は接地点ＧＮＤに接続されている。
【０００５】このようなＰＭＯＳ−ＮＭＯＳ回路型のＨ
ブリッジ回路においては、ＣＭＯＳ（相補型ＭＯＳ）構
成になるため、各ＮＭＯＳトランジスタのゲートには電
源電圧ＶＭを印加すればよいので、昇圧回路を不要とし
ている。しかしながら、上述のような従来の各Ｈブリッ
ジ回路には以下のような問題点があった。
ブリッジ回路においては、ＣＭＯＳ（相補型ＭＯＳ）構
成になるため、各ＮＭＯＳトランジスタのゲートには電
源電圧ＶＭを印加すればよいので、昇圧回路を不要とし
ている。しかしながら、上述のような従来の各Ｈブリッ
ジ回路には以下のような問題点があった。
【０００６】従来のＮＭＯＳ−ＮＭＯＳ回路型のＨブリ
ッジ回路においては、例えば、回路の最大電圧（最大定
格電圧）を１５Ｖとした場合、電源電圧ＶＭより５Ｖ〜
１０Ｖ以上高いゲート電圧ＶＧを必要とするために、電
源電圧ＶＭが高くなるにしたがって、さらに高いゲート
電圧ＶＧを印加しなければならず、昇圧回路が大きくか
つ複雑になってしまう。その一方、素子の耐圧を超えな
いようにするためには、ゲートの保護回路が必要となる
ため、あまり高いゲート電圧ＶＧを印加することはでき
ない。このような条件により、ＮＭＯＳ−ＮＭＯＳ回路
型のＨブリッジ回路は、電源電圧ＶＭが低い範囲（２Ｖ
〜８Ｖ）でしか有効に使用することがでないという問題
があった。
ッジ回路においては、例えば、回路の最大電圧（最大定
格電圧）を１５Ｖとした場合、電源電圧ＶＭより５Ｖ〜
１０Ｖ以上高いゲート電圧ＶＧを必要とするために、電
源電圧ＶＭが高くなるにしたがって、さらに高いゲート
電圧ＶＧを印加しなければならず、昇圧回路が大きくか
つ複雑になってしまう。その一方、素子の耐圧を超えな
いようにするためには、ゲートの保護回路が必要となる
ため、あまり高いゲート電圧ＶＧを印加することはでき
ない。このような条件により、ＮＭＯＳ−ＮＭＯＳ回路
型のＨブリッジ回路は、電源電圧ＶＭが低い範囲（２Ｖ
〜８Ｖ）でしか有効に使用することがでないという問題
があった。
【０００７】また、従来のＰＭＯＳ−ＮＭＯＳ回路型の
Ｈブリッジ回路においては、ＰＭＯＳトランジスタを用
いるため、ＮＭＯＳトランジスタと比較してオン抵抗の
面積効率がよくない。したがって、電源電圧ＶＭが高い
場合には十分なゲートドライブ電圧が得られるが、電源
電圧ＶＭが低い場合にはオン抵抗が大きくなるため、電
源電圧ＶＭが高い範囲（８Ｖ〜１５Ｖ）でしか有効に使
用することがでないという問題があった。
Ｈブリッジ回路においては、ＰＭＯＳトランジスタを用
いるため、ＮＭＯＳトランジスタと比較してオン抵抗の
面積効率がよくない。したがって、電源電圧ＶＭが高い
場合には十分なゲートドライブ電圧が得られるが、電源
電圧ＶＭが低い場合にはオン抵抗が大きくなるため、電
源電圧ＶＭが高い範囲（８Ｖ〜１５Ｖ）でしか有効に使
用することがでないという問題があった。
【０００８】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、電源電圧の広い範囲で有効に使用することができる
Ｈブリッジ回路を提供することにある。
に鑑みてなされたものであり、その目的とするところ
は、電源電圧の広い範囲で有効に使用することができる
Ｈブリッジ回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるＨブリッジ
回路は、電源電圧が所定の低い範囲にある場合に電流路
を形成するＮＭＯＳ型の第１の電界効果トランジスタと
電源電圧が所定の高い範囲にある場合に電流路を形成す
るＰＭＯＳ型の第２の電界効果トランジスタとが並列接
続された第１の並列回路と、前記第１の並列回路に直列
接続されたＮＭＯＳ型の第３の電界効果トランジスタ
と、電源電圧が所定の低い範囲にある場合に電流路を形
成するＮＭＯＳ型の第４の電界効果トランジスタと電源
電圧が所定の高い範囲にある場合に電流路を形成するＰ
ＭＯＳ型の第５の電界効果トランジスタとが並列接続さ
れた第２の並列回路と、前記第２の並列回路に直列接続
されたＮＭＯＳ型の第６の電界効果トランジスタと、前
記第１の並列回路及び前記第３の電界効果トランジスタ
の共通接続点と、前記第２の並列回路及び前記第６の電
界効果トランジスタの共通接続点とにそれぞれ接続され
た第１及び第２の出力端子と、前記第１の並列回路及び
前記第３の電界効果トランジスタによる直列回路と、前
記第２の並列回路及び前記第６の電界効果トランジスタ
による直列回路とを並列接続して第３の並列回路を形成
し、当該第３の並列回路の一方の端部を前記電源電圧を
供給するための電源電圧供給ラインに接続し他方の端部
を基準電圧ラインに接続する接続手段と、を有すること
を特徴としている。
回路は、電源電圧が所定の低い範囲にある場合に電流路
を形成するＮＭＯＳ型の第１の電界効果トランジスタと
電源電圧が所定の高い範囲にある場合に電流路を形成す
るＰＭＯＳ型の第２の電界効果トランジスタとが並列接
続された第１の並列回路と、前記第１の並列回路に直列
接続されたＮＭＯＳ型の第３の電界効果トランジスタ
と、電源電圧が所定の低い範囲にある場合に電流路を形
成するＮＭＯＳ型の第４の電界効果トランジスタと電源
電圧が所定の高い範囲にある場合に電流路を形成するＰ
ＭＯＳ型の第５の電界効果トランジスタとが並列接続さ
れた第２の並列回路と、前記第２の並列回路に直列接続
されたＮＭＯＳ型の第６の電界効果トランジスタと、前
記第１の並列回路及び前記第３の電界効果トランジスタ
の共通接続点と、前記第２の並列回路及び前記第６の電
界効果トランジスタの共通接続点とにそれぞれ接続され
た第１及び第２の出力端子と、前記第１の並列回路及び
前記第３の電界効果トランジスタによる直列回路と、前
記第２の並列回路及び前記第６の電界効果トランジスタ
による直列回路とを並列接続して第３の並列回路を形成
し、当該第３の並列回路の一方の端部を前記電源電圧を
供給するための電源電圧供給ラインに接続し他方の端部
を基準電圧ラインに接続する接続手段と、を有すること
を特徴としている。
【００１０】本発明によれば、第１及び第２の並列回路
において、電源電圧が低い場合には、ＮＭＯＳ型の電界
効果トランジスタのソース・ドレイン間の小さいオン抵
抗で電流路が形成され、電源電圧が高い場合には、ＰＭ
ＯＳ型の電界効果トランジスタのソース・ドレイン間の
小さいオン抵抗で電流路が形成される。
において、電源電圧が低い場合には、ＮＭＯＳ型の電界
効果トランジスタのソース・ドレイン間の小さいオン抵
抗で電流路が形成され、電源電圧が高い場合には、ＰＭ
ＯＳ型の電界効果トランジスタのソース・ドレイン間の
小さいオン抵抗で電流路が形成される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。図３は、一実施例によるＨ
ブリッジ回路の構成を示している。図３において、ＮＭ
ＯＳ型の第１の電界効果トランジスタＱ１及びＰＭＯＳ
型の第２の電界効果トランジスタＱ２は並列接続されて
いる。すなわち、トランジスタＱ１のドレインとトラン
ジスタＱ２のソースとが接続され、トランジスタＱ１の
ソースとトランジスタＱ２のドレインとが接続されてい
る。さらに、トランジスタＱ１及びＱ２のこの並列回路
は、ＮＭＯＳトランジスタＱ３と直列接続されている。
すなわち、トランジスタＱ１のソース及びトランジスタ
Ｑ２のドレインが、ＮＭＯＳ型の第３の電界効果トラン
ジスタＱ３のドレインに接続されている。
を参照して詳しく説明する。図３は、一実施例によるＨ
ブリッジ回路の構成を示している。図３において、ＮＭ
ＯＳ型の第１の電界効果トランジスタＱ１及びＰＭＯＳ
型の第２の電界効果トランジスタＱ２は並列接続されて
いる。すなわち、トランジスタＱ１のドレインとトラン
ジスタＱ２のソースとが接続され、トランジスタＱ１の
ソースとトランジスタＱ２のドレインとが接続されてい
る。さらに、トランジスタＱ１及びＱ２のこの並列回路
は、ＮＭＯＳトランジスタＱ３と直列接続されている。
すなわち、トランジスタＱ１のソース及びトランジスタ
Ｑ２のドレインが、ＮＭＯＳ型の第３の電界効果トラン
ジスタＱ３のドレインに接続されている。
【００１２】同様に、ＮＭＯＳ型の第４の電界効果トラ
ンジスタＱ４及びＰＭＯＳ型の第５の電界効果トランジ
スタＱ５は並列接続され、トランジスタＱ４ドレインと
トランジスタＱ５のソースとが接続され、トランジスタ
Ｑ４のソースとトランジスタＱ５のドレインとが接続さ
れている。さらに、トランジスタＱ４びＱ５のこの並列
回路は、ＮＭＯＳ型の第６のトランジスタＱ６と直列接
続され、トランジスタＱ４のソース及びＱ５のドレイン
が、ＮＭＯＳトランジスタＱ６のドレインに接続されて
いる。
ンジスタＱ４及びＰＭＯＳ型の第５の電界効果トランジ
スタＱ５は並列接続され、トランジスタＱ４ドレインと
トランジスタＱ５のソースとが接続され、トランジスタ
Ｑ４のソースとトランジスタＱ５のドレインとが接続さ
れている。さらに、トランジスタＱ４びＱ５のこの並列
回路は、ＮＭＯＳ型の第６のトランジスタＱ６と直列接
続され、トランジスタＱ４のソース及びＱ５のドレイン
が、ＮＭＯＳトランジスタＱ６のドレインに接続されて
いる。
【００１３】そして、トランジスタＱ１及びＱ２の並列
回路とトランジスタＱ３とが直列接続された接続点、す
なわち、トランジスタＱ１のソース、トランジスタＱ２
のドレイン及びトランジスタＱ３のドレインの共通接続
点には、負荷を接続する第１の出力端子Ｔ１が接続され
ている。また、トランジスタＱ４及びＱ５の並列回路と
Ｑ６とが直列接続された接続点、すなわち、トランジス
タＱ４のソース、トランジスタＱ５のドレイン及びトラ
ンジスタＱ６のドレインの共通接続点には、負荷を接続
する第２の出力端子Ｔ２が接続されている。
回路とトランジスタＱ３とが直列接続された接続点、す
なわち、トランジスタＱ１のソース、トランジスタＱ２
のドレイン及びトランジスタＱ３のドレインの共通接続
点には、負荷を接続する第１の出力端子Ｔ１が接続され
ている。また、トランジスタＱ４及びＱ５の並列回路と
Ｑ６とが直列接続された接続点、すなわち、トランジス
タＱ４のソース、トランジスタＱ５のドレイン及びトラ
ンジスタＱ６のドレインの共通接続点には、負荷を接続
する第２の出力端子Ｔ２が接続されている。
【００１４】そして、トランジスタＱ１及びＱ２の並列
回路（第１の並列回路）とトランジスタＱ３とによる直
列回路と、トランジスタＱ４及びＱ５の並列回路（第２
の並列回路）とトランジスタＱ６とによる直列回路と
が、接続手段によって並列接続されている。すなわち、
トランジスタＱ１のドレイン及びトランジスタＱ２のソ
ースと、トランジスタＱ４のドレイン及びトランジスタ
Ｑ５のソースとが接続され、この接続点が電源ラインに
接続され電源電圧ＶＭが印加される。また、トランジス
タＱ３のソースとトランジスタＱ６のソースとが接続さ
れ、この接続点がＧＮＤラインに接続され基準電圧が設
定される。
回路（第１の並列回路）とトランジスタＱ３とによる直
列回路と、トランジスタＱ４及びＱ５の並列回路（第２
の並列回路）とトランジスタＱ６とによる直列回路と
が、接続手段によって並列接続されている。すなわち、
トランジスタＱ１のドレイン及びトランジスタＱ２のソ
ースと、トランジスタＱ４のドレイン及びトランジスタ
Ｑ５のソースとが接続され、この接続点が電源ラインに
接続され電源電圧ＶＭが印加される。また、トランジス
タＱ３のソースとトランジスタＱ６のソースとが接続さ
れ、この接続点がＧＮＤラインに接続され基準電圧が設
定される。
【００１５】次に、このＨブリッジ回路の動作について
説明する。トランジスタＱ１、Ｑ２、Ｑ４及びＱ５の共
通接続点に電圧ＶＭを印加し、トランジスタＱ３及びＱ
６の共通接続点を接地する状態に設定する。この状態
で、トランジスタＱ１及びＱ６の各ゲートに電圧ＶＧを
印加し、トランジスタＱ２、Ｑ３、Ｑ４のゲートにＧＲ
Ｄを印加し、Ｑ５のゲートに電圧ＶＭを印加すると、ト
ランジスタＱ１、Ｑ２及びＱ６がオンとなる。これによ
り、電圧ＶＭの電源と、トランジスタＱ１及びＱ２の並
列回路と、出力端子Ｔ１と、図示しない負荷と、出力端
子Ｔ２と、トランジスタＱ６と、ＧＮＤとによる閉回路
が形成され、出力端子Ｔ１から負荷に対して電流が流れ
る。
説明する。トランジスタＱ１、Ｑ２、Ｑ４及びＱ５の共
通接続点に電圧ＶＭを印加し、トランジスタＱ３及びＱ
６の共通接続点を接地する状態に設定する。この状態
で、トランジスタＱ１及びＱ６の各ゲートに電圧ＶＧを
印加し、トランジスタＱ２、Ｑ３、Ｑ４のゲートにＧＲ
Ｄを印加し、Ｑ５のゲートに電圧ＶＭを印加すると、ト
ランジスタＱ１、Ｑ２及びＱ６がオンとなる。これによ
り、電圧ＶＭの電源と、トランジスタＱ１及びＱ２の並
列回路と、出力端子Ｔ１と、図示しない負荷と、出力端
子Ｔ２と、トランジスタＱ６と、ＧＮＤとによる閉回路
が形成され、出力端子Ｔ１から負荷に対して電流が流れ
る。
【００１６】一方、トランジスタＱ４及びＱ３の各ゲー
トに電圧ＶＧを印加し、トランジスタＱ１、Ｑ５、Ｑ６
のゲートにＧＲＤを印加し、Ｑ２のゲートに電圧ＶＭを
印加すると、トランジスタＱ４、Ｑ５及びＱ３がオンと
なる。これにより、電圧ＶＭの電源と、トランジスタＱ
４及びＱ５の並列回路と、出力端子Ｔ２と、図示しない
負荷と、出力端子Ｔ１と、トランジスタＱ３と、ＧＮＤ
とによる閉回路が形成され、出力端子Ｔ２から負荷に対
して電流が流れる。
トに電圧ＶＧを印加し、トランジスタＱ１、Ｑ５、Ｑ６
のゲートにＧＲＤを印加し、Ｑ２のゲートに電圧ＶＭを
印加すると、トランジスタＱ４、Ｑ５及びＱ３がオンと
なる。これにより、電圧ＶＭの電源と、トランジスタＱ
４及びＱ５の並列回路と、出力端子Ｔ２と、図示しない
負荷と、出力端子Ｔ１と、トランジスタＱ３と、ＧＮＤ
とによる閉回路が形成され、出力端子Ｔ２から負荷に対
して電流が流れる。
【００１７】したがって、例えば負荷として直流モータ
を接続した場合には、ゲート電圧の選択的な印加に応じ
て、モータの回転方向を自在に制御することができる。
また、電源電圧ＶＭを変化させることにより、モータの
回転速度を自在に制御することができる。図４は、例え
ば回路の最大上限電圧を１５Ｖとして電圧ＶＭを１Ｖ〜
１５Ｖの範囲で変化させた場合のソース・ドレイン間の
オン抵抗の測定結果を示すものである。
を接続した場合には、ゲート電圧の選択的な印加に応じ
て、モータの回転方向を自在に制御することができる。
また、電源電圧ＶＭを変化させることにより、モータの
回転速度を自在に制御することができる。図４は、例え
ば回路の最大上限電圧を１５Ｖとして電圧ＶＭを１Ｖ〜
１５Ｖの範囲で変化させた場合のソース・ドレイン間の
オン抵抗の測定結果を示すものである。
【００１８】この図において、特性曲線Ａは、ＶＭ側の
ＮＭＯＳ型の電界効果トランジスタのソース・ドレイン
間のオン抵抗の変化を表わし、特性曲線Ｂは、ＰＭＯＳ
型の電界効果トランジスタのソース・ドレイン間のオン
抵抗の変化を表わしている。そして、ＮＭＯＳ型及びＰ
ＭＯＳ型の電界効果トランジスタのソース・ドレイン間
接続による並列回路のオン抵抗は、特性曲線Ｃで表わさ
れる。なお、点線Ｄは、ＧＮＤ側の単独のＮＭＯＳ型の
電界効果トランジスタ（すなわち、図３のトランジスタ
Ｑ３及びＱ６）のソース・ドレイン間のオン抵抗であ
り、電圧ＶＭに依存することなく十分に小さいオン抵抗
になっている。
ＮＭＯＳ型の電界効果トランジスタのソース・ドレイン
間のオン抵抗の変化を表わし、特性曲線Ｂは、ＰＭＯＳ
型の電界効果トランジスタのソース・ドレイン間のオン
抵抗の変化を表わしている。そして、ＮＭＯＳ型及びＰ
ＭＯＳ型の電界効果トランジスタのソース・ドレイン間
接続による並列回路のオン抵抗は、特性曲線Ｃで表わさ
れる。なお、点線Ｄは、ＧＮＤ側の単独のＮＭＯＳ型の
電界効果トランジスタ（すなわち、図３のトランジスタ
Ｑ３及びＱ６）のソース・ドレイン間のオン抵抗であ
り、電圧ＶＭに依存することなく十分に小さいオン抵抗
になっている。
【００１９】図４から明らかなように、電圧ＶＭが１Ｖ
〜８Ｖの低い範囲では、ＮＭＯＳ型の電界効果トランジ
スタのソース・ドレイン間のオン抵抗が小さくなり、電
圧ＶＭが８Ｖ〜１５Ｖの高い範囲では、ＰＭＯＳ型の電
界効果トランジスタのソース・ドレイン間のオン抵抗が
小さくなる。したがって、電圧ＶＭが１Ｖ〜１５Ｖの広
い範囲で変化した場合でも、ＮＭＯＳ型及びＰＭＯＳ型
の電界効果トランジスタの並列回路のオン抵抗は小さく
なる。特に、電圧ＶＭが４Ｖ〜１２Ｖの範囲では、並列
回路のオン抵抗は極めて小さい値になっている。
〜８Ｖの低い範囲では、ＮＭＯＳ型の電界効果トランジ
スタのソース・ドレイン間のオン抵抗が小さくなり、電
圧ＶＭが８Ｖ〜１５Ｖの高い範囲では、ＰＭＯＳ型の電
界効果トランジスタのソース・ドレイン間のオン抵抗が
小さくなる。したがって、電圧ＶＭが１Ｖ〜１５Ｖの広
い範囲で変化した場合でも、ＮＭＯＳ型及びＰＭＯＳ型
の電界効果トランジスタの並列回路のオン抵抗は小さく
なる。特に、電圧ＶＭが４Ｖ〜１２Ｖの範囲では、並列
回路のオン抵抗は極めて小さい値になっている。
【００２０】したがって、トランジスタＱ１及びＱ２に
よって形成される第１の並列回路においては、電源電圧
ＶＭが低い場合には、ＮＭＯＳ型の電界効果トランジス
タＱ１のソース・ドレイン間の小さいオン抵抗で電流路
が形成され、電源電圧ＶＭが高い場合には、ＰＭＯＳ型
の電界効果トランジスタＱ２のソース・ドレイン間の小
さいオン抵抗で電流路が形成される。
よって形成される第１の並列回路においては、電源電圧
ＶＭが低い場合には、ＮＭＯＳ型の電界効果トランジス
タＱ１のソース・ドレイン間の小さいオン抵抗で電流路
が形成され、電源電圧ＶＭが高い場合には、ＰＭＯＳ型
の電界効果トランジスタＱ２のソース・ドレイン間の小
さいオン抵抗で電流路が形成される。
【００２１】同様に、トランジスタＱ４及びＱ５によっ
て形成される第２の並列回路においては、電源電圧ＶＭ
が低い場合には、ＮＭＯＳ型の電界効果トランジスタＱ
４のソース・ドレイン間の小さいオン抵抗で電流路が形
成され、電源電圧ＶＭが高い場合には、ＰＭＯＳ型の電
界効果トランジスタＱ５のソース・ドレイン間の小さい
オン抵抗で電流路が形成される。
て形成される第２の並列回路においては、電源電圧ＶＭ
が低い場合には、ＮＭＯＳ型の電界効果トランジスタＱ
４のソース・ドレイン間の小さいオン抵抗で電流路が形
成され、電源電圧ＶＭが高い場合には、ＰＭＯＳ型の電
界効果トランジスタＱ５のソース・ドレイン間の小さい
オン抵抗で電流路が形成される。
【００２２】この結果、規模が大きく複雑な昇圧回路を
必要とせず、電界効果トランジスタの耐圧を超えるおそ
れもない。また、特に電源電圧ＶＭの変動が激しい場合
でも、小さいオン抵抗を維持できるとともに、大電流で
駆動できるＨブリッジ回路を実現できるので、様々なア
プリケーション回路を構成することが可能になる。
必要とせず、電界効果トランジスタの耐圧を超えるおそ
れもない。また、特に電源電圧ＶＭの変動が激しい場合
でも、小さいオン抵抗を維持できるとともに、大電流で
駆動できるＨブリッジ回路を実現できるので、様々なア
プリケーション回路を構成することが可能になる。
【００２３】
【発明の効果】以上詳述したように、本発明によれば、
電源電圧の広い範囲で有効に使用することができるＨブ
リッジ回路を提供できる。
電源電圧の広い範囲で有効に使用することができるＨブ
リッジ回路を提供できる。
【図１】従来のＮＭＯＳ−ＮＭＯＳ回路型のＨブリッジ
回路の回路図である。
回路の回路図である。
【図２】従来のＰＭＯＳ−ＮＭＯＳ回路型のＨブリッジ
回路の回路図である。
回路の回路図である。
【図３】本発明による一実施例のＨブリッジ回路の回路
図である。
図である。
【図４】電源電圧を変化させたときの並列接続された電
界効果トランジスタのオン抵抗を示すための特性図であ
る。
界効果トランジスタのオン抵抗を示すための特性図であ
る。
Ｑ１、Ｑ３、Ｑ４、Ｑ６ ＮＭＯＳ型の電界効果トラン
ジスタ Ｑ２、Ｑ５ ＰＭＯＳ型の電界効果トランジスタ Ｔ１、Ｔ２ 出力端子 ＶＭ 電源電圧
ジスタ Ｑ２、Ｑ５ ＰＭＯＳ型の電界効果トランジスタ Ｔ１、Ｔ２ 出力端子 ＶＭ 電源電圧
Claims (1)
- 【請求項１】 電源電圧が所定の低い範囲にある場合に
電流路を形成するＮＭＯＳ型の第１の電界効果トランジ
スタと電源電圧が所定の高い範囲にある場合に電流路を
形成するＰＭＯＳ型の第２の電界効果トランジスタとが
並列接続された第１の並列回路と、 前記第１の並列回路に直列接続されたＮＭＯＳ型の第３
の電界効果トランジスタと、電源電圧が所定の低い範囲にある場合に電流路を形成す
る ＮＭＯＳ型の第４の電界効果トランジスタと電源電圧
が所定の高い範囲にある場合に電流路を形成するＰＭＯ
Ｓ型の第５の電界効果トランジスタとが並列接続された
第２の並列回路と、 前記第２の並列回路に直列接続されたＮＭＯＳ型の第６
の電界効果トランジスタと、 前記第１の並列回路及び前記第３の電界効果トランジス
タの共通接続点と、前記第２の並列回路及び前記第６の
電界効果トランジスタの共通接続点とにそれぞれ接続さ
れた第１及び第２の出力端子と、 前記第１の並列回路及び前記第３の電界効果トランジス
タによる直列回路と、前記第２の並列回路及び前記第６
の電界効果トランジスタによる直列回路とを並列接続し
て第３の並列回路を形成し、当該第３の並列回路の一方
の端部を前記電源電圧を供給するための電源電圧供給ラ
インに接続し他方の端部を基準電圧ラインに接続する接
続手段と、 を有することを特徴とするＨブリッジ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250977A JP3143434B2 (ja) | 1998-09-04 | 1998-09-04 | Ｈブリッジ回路 |
| EP99116038A EP0986167A3 (en) | 1998-09-04 | 1999-08-16 | H Bridge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250977A JP3143434B2 (ja) | 1998-09-04 | 1998-09-04 | Ｈブリッジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082946A JP2000082946A (ja) | 2000-03-21 |
| JP3143434B2 true JP3143434B2 (ja) | 2001-03-07 |
Family
ID=17215849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10250977A Expired - Fee Related JP3143434B2 (ja) | 1998-09-04 | 1998-09-04 | Ｈブリッジ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0986167A3 (ja) |
| JP (1) | JP3143434B2 (ja) |
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| JP2005354586A (ja) | 2004-06-14 | 2005-12-22 | Freescale Semiconductor Inc | プリドライバ回路 |
| CN101047356B (zh) * | 2006-03-31 | 2012-07-04 | 深圳赛意法微电子有限公司 | 用于电机驱动器的过电流检测电路 |
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| EP2485028B1 (de) | 2011-02-07 | 2015-04-01 | ELMOS Semiconductor AG | Druckempfindliche Verstärkerstufe |
| CN103344811B (zh) * | 2013-06-27 | 2016-06-08 | 浙江联宜电机股份有限公司 | 一种直流电机电流检测电路 |
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| US5631527A (en) * | 1994-09-06 | 1997-05-20 | Sgs-Thomson Microelectronics, Inc. | Voice coil motor feedback control circuit |
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-
1998
- 1998-09-04 JP JP10250977A patent/JP3143434B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-16 EP EP99116038A patent/EP0986167A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000082946A (ja) | 2000-03-21 |
| EP0986167A2 (en) | 2000-03-15 |
| EP0986167A3 (en) | 2002-01-23 |
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