JP3097570B2 - Ii−vi族化合物半導体およびその製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は、II−VI族化合物半
導体およびその製造方法に関する。
導体およびその製造方法に関する。
【0002】
【従来の技術】Al、Ga、In等のIII族元素とA
s、P、Sb等のV族元素からなるIII−V族化合物半
導体により、赤外から赤色領域までの波長の半導体レー
ザや黄緑領域までの発光ダイオード等が実用化されてい
る。しかしこれ以上短い波長で発光させるには、より広
い禁制帯幅が必要であり、上記III−V族化合物半導体
では実現が困難である。
s、P、Sb等のV族元素からなるIII−V族化合物半
導体により、赤外から赤色領域までの波長の半導体レー
ザや黄緑領域までの発光ダイオード等が実用化されてい
る。しかしこれ以上短い波長で発光させるには、より広
い禁制帯幅が必要であり、上記III−V族化合物半導体
では実現が困難である。
【0003】これに対して、Be、Zn、Cd、Mg等
のII族元素とS、Se、Te等のVI族元素からなるII−
VI族化合物半導体は、比較的大きな禁制帯幅を持ち可視
域のほぼ全ての波長での発光が可能である。このため、
特に緑色域から紫外域での発光デバイス材料として期待
され、現在盛んに研究開発が行われている。
のII族元素とS、Se、Te等のVI族元素からなるII−
VI族化合物半導体は、比較的大きな禁制帯幅を持ち可視
域のほぼ全ての波長での発光が可能である。このため、
特に緑色域から紫外域での発光デバイス材料として期待
され、現在盛んに研究開発が行われている。
【0004】このII−VI族化合物半導体の作製において
は、良質なII−VI族化合物のバルク基板結晶の入手が困
難であるため、一般的には高品質で入手が容易なIII−
V族化合物のバルク基板結晶を基板として用いている。
その中でもGaAs基板は、II−VI族化合物半導体の一
つであるZnSeと格子定数が近く、ZnSSe、Mg
ZnSSeといった混晶を用いれば、格子整合条件下で
ダブルヘテロ構造が作製できるため、II−VI族化合物半
導体作製用基板としてもっとも広く用いられている。
は、良質なII−VI族化合物のバルク基板結晶の入手が困
難であるため、一般的には高品質で入手が容易なIII−
V族化合物のバルク基板結晶を基板として用いている。
その中でもGaAs基板は、II−VI族化合物半導体の一
つであるZnSeと格子定数が近く、ZnSSe、Mg
ZnSSeといった混晶を用いれば、格子整合条件下で
ダブルヘテロ構造が作製できるため、II−VI族化合物半
導体作製用基板としてもっとも広く用いられている。
【0005】
【発明が解決しようとする課題】しかしながら、上記G
aAs基板上に作製されたII−VI族化合物発光半導体レ
ーザーにおいては、II−VI族化合物半導体層中に存在す
る欠陥が原因となって、通電中に急速に劣化が進み、長
寿命化・高出力化の大きな妨げとなっている(例えば、
アプライド フィジックス レター(Appl. Phys. Let
t.)、65巻、1331ページ、1994年)。
aAs基板上に作製されたII−VI族化合物発光半導体レ
ーザーにおいては、II−VI族化合物半導体層中に存在す
る欠陥が原因となって、通電中に急速に劣化が進み、長
寿命化・高出力化の大きな妨げとなっている(例えば、
アプライド フィジックス レター(Appl. Phys. Let
t.)、65巻、1331ページ、1994年)。
【0006】II−VI族化合物とIII−V族化合物との界
面(以下「II−VI/III−V界面」という。)での欠陥
は、GaとSe又はGaとSが結合すると3次元成長を
起こしやすく、II−VI族化合物薄膜中に欠陥を発生させ
る原因となることが分かっており、高品質なII−VI族化
合物層を成長させるには、II−VI/III−V界面の制御
が重要である。
面(以下「II−VI/III−V界面」という。)での欠陥
は、GaとSe又はGaとSが結合すると3次元成長を
起こしやすく、II−VI族化合物薄膜中に欠陥を発生させ
る原因となることが分かっており、高品質なII−VI族化
合物層を成長させるには、II−VI/III−V界面の制御
が重要である。
【0007】MBE法でGaAs基板上に形成された従
来のII−VI族化合物半導体の層構造を図6に示す。Ga
As基板1上にMBE法でII−VI族化合物層を成長させ
る場合、まず初めに、真空搬送機構を介してII−VI族化
合物半導体成長室と接続されたIII−V族化合物半導体
成長室内において、GaAs基板表面の自然酸化膜をA
s分子線下で除去し、次いで該基板表面の平坦性を回復
させるために、GaAsバッファ層4を成長させ、最表
面をAsで終端させる。次に、GaAsバッファ層4を
成長させた該基板をII−VI族化合物半導体成長室に搬送
し、表面のAsの再配列構造を高速電子線回折等で観察
しながら基板温度を昇温し、Asの被覆率が75%程度
となる(2×4)の再配列構造を形成する。続いて、II
族ビームを照射しながら基板温度をII−VI族化合物半導
体薄膜の成長温度280℃程度に安定させ、ZnSeバ
ッファ層6の形成を開始する。その際、はじめの数原子
層はII族過剰条件下で成長を行なうなどして、GaとS
e、GaとSができるだけ結合しないようにしていた
(例えばアプライド フィジックス レター (Appl.Ph
ys. Lett.)、68巻、2828ページ、1996年)。
来のII−VI族化合物半導体の層構造を図6に示す。Ga
As基板1上にMBE法でII−VI族化合物層を成長させ
る場合、まず初めに、真空搬送機構を介してII−VI族化
合物半導体成長室と接続されたIII−V族化合物半導体
成長室内において、GaAs基板表面の自然酸化膜をA
s分子線下で除去し、次いで該基板表面の平坦性を回復
させるために、GaAsバッファ層4を成長させ、最表
面をAsで終端させる。次に、GaAsバッファ層4を
成長させた該基板をII−VI族化合物半導体成長室に搬送
し、表面のAsの再配列構造を高速電子線回折等で観察
しながら基板温度を昇温し、Asの被覆率が75%程度
となる(2×4)の再配列構造を形成する。続いて、II
族ビームを照射しながら基板温度をII−VI族化合物半導
体薄膜の成長温度280℃程度に安定させ、ZnSeバ
ッファ層6の形成を開始する。その際、はじめの数原子
層はII族過剰条件下で成長を行なうなどして、GaとS
e、GaとSができるだけ結合しないようにしていた
(例えばアプライド フィジックス レター (Appl.Ph
ys. Lett.)、68巻、2828ページ、1996年)。
【0008】しかし、このような方法では完全にGaと
Se、GaとSが結合するのを防ぐことは難しく、たと
えば、II−VI族化合物半導体成長室内に残留しているS
やSeによってGaAs基板の表面が汚染されたり(例
えばアプライド フィジックス レター(Appl. Phys. L
ett.)、68巻、2828ページ、1996年)、As
の被覆率の基板面内でのバラツキのためにII−VI族化合
物層の欠陥密度のウエハ面内での均一性や再現性に問題
があるなど、II−VI族化合物光デバイスの高効率化およ
び長寿命化に対して大きな障害を有していた。
Se、GaとSが結合するのを防ぐことは難しく、たと
えば、II−VI族化合物半導体成長室内に残留しているS
やSeによってGaAs基板の表面が汚染されたり(例
えばアプライド フィジックス レター(Appl. Phys. L
ett.)、68巻、2828ページ、1996年)、As
の被覆率の基板面内でのバラツキのためにII−VI族化合
物層の欠陥密度のウエハ面内での均一性や再現性に問題
があるなど、II−VI族化合物光デバイスの高効率化およ
び長寿命化に対して大きな障害を有していた。
【0009】そこで本発明の目的は、II−VI/III−V
界面での結晶欠陥の発生を抑制し、III−V族化合物基
板上に再現性良く均一で高品質なII−VI族化合物半導体
を作製する方法を提供することである。また、長寿命で
高出力の光デバイスが作製可能な均一で高品質なII−VI
族化合物半導体を提供することである。
界面での結晶欠陥の発生を抑制し、III−V族化合物基
板上に再現性良く均一で高品質なII−VI族化合物半導体
を作製する方法を提供することである。また、長寿命で
高出力の光デバイスが作製可能な均一で高品質なII−VI
族化合物半導体を提供することである。
【0010】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【0011】本発明は、GaAs基板上にII−VI族化合
物半導体層を成長させるII−VI族化合物半導体の製造方
法であって、GaAsとInAsと間の格子不整合量を
小さくする超格子層を形成し、その上にInAs層を臨
界膜厚以下の厚さに成長させた後に、VI族元素としてS
又はSeを少なくとも含有するII−VI族化合物半導体層
を成長させることを特徴とするII−VI族化合物半導体の
製造方法に関する。
物半導体層を成長させるII−VI族化合物半導体の製造方
法であって、GaAsとInAsと間の格子不整合量を
小さくする超格子層を形成し、その上にInAs層を臨
界膜厚以下の厚さに成長させた後に、VI族元素としてS
又はSeを少なくとも含有するII−VI族化合物半導体層
を成長させることを特徴とするII−VI族化合物半導体の
製造方法に関する。
【0012】また本発明は、前記発明において、前記超
格子層が、GaPとInPとInAsがこの順で積層さ
れた超格子層であるII−VI族化合物半導体の製造方法に
関する。
格子層が、GaPとInPとInAsがこの順で積層さ
れた超格子層であるII−VI族化合物半導体の製造方法に
関する。
【0013】また本発明は、前記発明において、前記超
格子層の厚さを臨界膜厚以下にするII−VI族化合物半導
体の製造方法に関する。
格子層の厚さを臨界膜厚以下にするII−VI族化合物半導
体の製造方法に関する。
【0014】また本発明は、前記発明において、前記超
格子層全体の平均の格子定数が前記GaAs基板の格子
定数とほぼ一致するように前記超格子層を形成するII−
VI族化合物半導体の製造方法に関する。
格子層全体の平均の格子定数が前記GaAs基板の格子
定数とほぼ一致するように前記超格子層を形成するII−
VI族化合物半導体の製造方法に関する。
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】また本発明は、GaAs基板上に形成され
たII−VI族化合物半導体であって、GaAsとInAs
と間の格子不整合量を小さくする超格子層の上にInA
s層が臨界膜厚以下の厚さに形成され、その上にVI族元
素としてS又はSeを少なくとも含有するII−VI族化合
物半導体層が形成されて成ることを特徴とするII−VI族
化合物半導体に関する。
たII−VI族化合物半導体であって、GaAsとInAs
と間の格子不整合量を小さくする超格子層の上にInA
s層が臨界膜厚以下の厚さに形成され、その上にVI族元
素としてS又はSeを少なくとも含有するII−VI族化合
物半導体層が形成されて成ることを特徴とするII−VI族
化合物半導体に関する。
【0021】また本発明は、前記発明において、前記超
格子層が、GaPとInPとInAsがこの順で積層さ
れた超格子層であるII−VI族化合物半導体に関する。
格子層が、GaPとInPとInAsがこの順で積層さ
れた超格子層であるII−VI族化合物半導体に関する。
【0022】また本発明は、前記発明において、前記超
格子層の厚さが臨界膜厚以下であるII−VI族化合物半導
体に関する。
格子層の厚さが臨界膜厚以下であるII−VI族化合物半導
体に関する。
【0023】また本発明は、前記発明において、前記超
格子層全体の平均の格子定数が前記GaAs基板の格子
定数とほぼ一致するII−VI族化合物半導体に関する。
格子層全体の平均の格子定数が前記GaAs基板の格子
定数とほぼ一致するII−VI族化合物半導体に関する。
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。なお、本実施の形態では、n
型GaAs基板の例を挙げて説明する。
を用いて詳細に説明する。なお、本実施の形態では、n
型GaAs基板の例を挙げて説明する。
【0030】参考例1 図1に、本参考例におけるII−VI族化合物半導体の基本
的な層構造を示す。本参考例の半導体は、III−V族化
合物半導体成長室においてGaAs基板1上に、Inを
含むIII−V族化合物半導体層2としてInGaAsP
層を堆積させ、この基板を真空搬送機構を介してII−VI
族化合物半導体成長室に移送し、II−VI族化合物半導体
層3を積層することにより得られる。
的な層構造を示す。本参考例の半導体は、III−V族化
合物半導体成長室においてGaAs基板1上に、Inを
含むIII−V族化合物半導体層2としてInGaAsP
層を堆積させ、この基板を真空搬送機構を介してII−VI
族化合物半導体成長室に移送し、II−VI族化合物半導体
層3を積層することにより得られる。
【0031】上記構成にすることにより、GaAs基板
上に直接成長した場合と比べて、結晶欠陥が非常に少な
く、また実際の発光デバイスに応用した場合も通電中の
劣化が少ない、極めて優れたII−VI族化合物半導体が得
られる。
上に直接成長した場合と比べて、結晶欠陥が非常に少な
く、また実際の発光デバイスに応用した場合も通電中の
劣化が少ない、極めて優れたII−VI族化合物半導体が得
られる。
【0032】参考例2 図2に、本参考例のII−VI族化合物半導体の層構造を示
す。まず、III−V族半導体成長室においてGaAs基
板1表面の自然酸化膜除去を行い、続いてGaAsバッ
ファ層を堆積させた。次いで、任意の組成のInGaA
sP層5を積層した。このInGaAsP層5の膜厚
を、GaAs基板1との間の格子不整合による結晶欠陥
が発生しないように臨界膜厚以下とした。本参考例では
GaAs基板1とInGaAsP層5との間には0.1
%の格子不整合があり、InGaAsP層5の膜厚はこ
の場合の臨界膜厚である0.15μm以下の0.1μm
程度とした。
す。まず、III−V族半導体成長室においてGaAs基
板1表面の自然酸化膜除去を行い、続いてGaAsバッ
ファ層を堆積させた。次いで、任意の組成のInGaA
sP層5を積層した。このInGaAsP層5の膜厚
を、GaAs基板1との間の格子不整合による結晶欠陥
が発生しないように臨界膜厚以下とした。本参考例では
GaAs基板1とInGaAsP層5との間には0.1
%の格子不整合があり、InGaAsP層5の膜厚はこ
の場合の臨界膜厚である0.15μm以下の0.1μm
程度とした。
【0033】InGaAsP層5の臨界膜厚は、GaA
s基板1とInGaAsP層5との格子不整合の大きさ
により変化し、例えばMatthewsとBlakesleeにより検討
されたジャーナル オブ クリスタル グロウス(J. Cr
yst. Growth)、27巻、118ページ、1974年に掲
載の力学的平衡理論により計算できる。
s基板1とInGaAsP層5との格子不整合の大きさ
により変化し、例えばMatthewsとBlakesleeにより検討
されたジャーナル オブ クリスタル グロウス(J. Cr
yst. Growth)、27巻、118ページ、1974年に掲
載の力学的平衡理論により計算できる。
【0034】この基板を真空搬送機構を介してII−VI族
化合物半導体成長室に移送し、厚さ約10nmのZnS
eバッファ層6を堆積させてから、厚さ約1μmのMg
ZnSSe層7を堆積させた。
化合物半導体成長室に移送し、厚さ約10nmのZnS
eバッファ層6を堆積させてから、厚さ約1μmのMg
ZnSSe層7を堆積させた。
【0035】SeとSを比較するとSの方がよりGaと
の結合が強く三次元成長を起こしやすいため、ZnSe
バッファ層の形成は、II−VI/III−V界面からSを遠
ざける意味で、その形成は効果的である。また、ZnS
eはGaAsとの格子不整合量が0.27%と比較的小
さいため、GaAs上にII−VI族化合物を成長させる場
合、II−VI族化合物層側のバッファ層として効果的であ
る。
の結合が強く三次元成長を起こしやすいため、ZnSe
バッファ層の形成は、II−VI/III−V界面からSを遠
ざける意味で、その形成は効果的である。また、ZnS
eはGaAsとの格子不整合量が0.27%と比較的小
さいため、GaAs上にII−VI族化合物を成長させる場
合、II−VI族化合物層側のバッファ層として効果的であ
る。
【0036】これにより、II−VI/III−V界面でのG
aとSe又はGaとSの結合が抑制され、GaAsバッ
ファ層上に直接成長した場合と比べて、結晶欠陥が非常
に少なく、また実際の発光デバイスに応用した場合も通
電中の劣化が少ない、極めて優れたII−VI族化合物半導
体が得られた。
aとSe又はGaとSの結合が抑制され、GaAsバッ
ファ層上に直接成長した場合と比べて、結晶欠陥が非常
に少なく、また実際の発光デバイスに応用した場合も通
電中の劣化が少ない、極めて優れたII−VI族化合物半導
体が得られた。
【0037】参考例3 本参考例では、参考例2におけるInGaAsP層5と
して、GaAs基板1とほぼ格子整合する組成のIn
0.4Ga0.6As0.17P0.83を厚さ約0.2μmで積層
し、この上に厚さ約10nmのZnSeバッファ層6
と、厚さ約1μmのMgZnSSe層7を堆積させ、高
品質な半導体を得た。
して、GaAs基板1とほぼ格子整合する組成のIn
0.4Ga0.6As0.17P0.83を厚さ約0.2μmで積層
し、この上に厚さ約10nmのZnSeバッファ層6
と、厚さ約1μmのMgZnSSe層7を堆積させ、高
品質な半導体を得た。
【0038】参考例4 図3に、本参考例のII−VI族化合物半導体の層構造を示
す。まず、III−V族化合物半導体成長室においてGa
As基板1表面の自然酸化膜除去を行い、続いてGaA
sバッファ層4を堆積させた。次いでInAs層8を積
層した。その後、この基板を真空搬送機構を介してII−
VI族化合物半導体成長室に移送し、厚さ約10nmのZ
nSeバッファ層6を堆積させてから、厚さ約1μmの
MgZnSSe層7を堆積させた。また、本参考例では
InAs層8の膜厚を臨界膜厚以下の1原子層程度に薄
くして、GaAs基板1との間の約7%の格子不整合に
よる結晶欠陥が発生しないようにした。
す。まず、III−V族化合物半導体成長室においてGa
As基板1表面の自然酸化膜除去を行い、続いてGaA
sバッファ層4を堆積させた。次いでInAs層8を積
層した。その後、この基板を真空搬送機構を介してII−
VI族化合物半導体成長室に移送し、厚さ約10nmのZ
nSeバッファ層6を堆積させてから、厚さ約1μmの
MgZnSSe層7を堆積させた。また、本参考例では
InAs層8の膜厚を臨界膜厚以下の1原子層程度に薄
くして、GaAs基板1との間の約7%の格子不整合に
よる結晶欠陥が発生しないようにした。
【0039】これにより、II−VI/III−V界面のIII族
原子がInAsのInのみであるため、Se又はSと反
応を起こし難く、3次元成長が抑制され、GaAsバッ
ファ層4上に直接成長した場合と比べて、結晶欠陥が非
常に少なく、また実際の発光デバイスに応用した場合も
通電中の劣化が少ない、極めて優れた特性のII−VI族化
合物半導体が得られた。
原子がInAsのInのみであるため、Se又はSと反
応を起こし難く、3次元成長が抑制され、GaAsバッ
ファ層4上に直接成長した場合と比べて、結晶欠陥が非
常に少なく、また実際の発光デバイスに応用した場合も
通電中の劣化が少ない、極めて優れた特性のII−VI族化
合物半導体が得られた。
【0040】実施形態1 図4に、本実施形態のII−VI族化合物半導体の層構造を
示す。本実施形態は、実施形態4におけるInAs層8
の下にInAsとGaAsとの間の格子不整合量を補償
するためのIII−V族化合物半導体層9が挿入されてい
る点に特徴がある。この半導体層9は原子層オーダーの
厚さを有する層から構成される。この半導体層9全体の
膜厚は臨界膜厚以下であることが好ましい。また、In
As層8も臨界膜厚以下であることが好ましい。
示す。本実施形態は、実施形態4におけるInAs層8
の下にInAsとGaAsとの間の格子不整合量を補償
するためのIII−V族化合物半導体層9が挿入されてい
る点に特徴がある。この半導体層9は原子層オーダーの
厚さを有する層から構成される。この半導体層9全体の
膜厚は臨界膜厚以下であることが好ましい。また、In
As層8も臨界膜厚以下であることが好ましい。
【0041】上記実施形態4と同様の手順でGaAs基
板1上にGaAsバッファ層4を堆積させた後、本実施
形態では、まず3/2原子層分のGaP層、次いで1/
2原子層分のInP層を積層した。そしてその上に1/
2原子層分のInAs層を形成した。その際、各層とG
aAs層との間の格子不整合量は、GaPが−3.58
%、InPが3.81%、InAsが7.17%であ
り、上記構造の場合、平均0.048%程度となり、最
表面はInAsであるにもかかわらず格子不整合量をか
なり小さくできた。その後、この基板を真空搬送機構を
介してII−VI族化合物半導体用成長室に移送し、厚さ約
10nmのZnSeバッファ層6を堆積させてから、厚
さ約1μmのMgZnSSe層7を堆積させた。
板1上にGaAsバッファ層4を堆積させた後、本実施
形態では、まず3/2原子層分のGaP層、次いで1/
2原子層分のInP層を積層した。そしてその上に1/
2原子層分のInAs層を形成した。その際、各層とG
aAs層との間の格子不整合量は、GaPが−3.58
%、InPが3.81%、InAsが7.17%であ
り、上記構造の場合、平均0.048%程度となり、最
表面はInAsであるにもかかわらず格子不整合量をか
なり小さくできた。その後、この基板を真空搬送機構を
介してII−VI族化合物半導体用成長室に移送し、厚さ約
10nmのZnSeバッファ層6を堆積させてから、厚
さ約1μmのMgZnSSe層7を堆積させた。
【0042】これにより、II−VI/III−V界面のIII族
原子がInAsのInのみであるため、Se又はSと反
応を起こし難く、3次元成長が抑制され、さらにInA
s/InP/GaP層全体の平均の格子定数がGaAs
と近いため、新たな超格子層での新たな結晶欠陥の発生
がなく、結晶欠陥の非常に少ない、また実際の発光デバ
イスに応用した場合も通電中の劣化が少ない、極めて優
れたII−VI族化合物半導体が得られた。
原子がInAsのInのみであるため、Se又はSと反
応を起こし難く、3次元成長が抑制され、さらにInA
s/InP/GaP層全体の平均の格子定数がGaAs
と近いため、新たな超格子層での新たな結晶欠陥の発生
がなく、結晶欠陥の非常に少ない、また実際の発光デバ
イスに応用した場合も通電中の劣化が少ない、極めて優
れたII−VI族化合物半導体が得られた。
【0043】参考例5 図5に、本参考例のII−VI族化合物半導体薄膜の層構造
を示す。まず、III−V族化合物半導体成長室において
GaAs基板1表面の自然酸化膜除去を行い、続いてG
aAsバッファ層4を堆積させた。次いで、任意の組成
のInGaAs層と任意の組成のInGaP層を交互に
積層し超格子層10を形成した。その後、この基板を真
空搬送機構を介してII−VI族化合物半導体成長室に移送
し、厚さ約10nmのZnSeバッファ層6を堆積させ
てから、厚さ約1μmのMgZnSSe層7を堆積させ
た。
を示す。まず、III−V族化合物半導体成長室において
GaAs基板1表面の自然酸化膜除去を行い、続いてG
aAsバッファ層4を堆積させた。次いで、任意の組成
のInGaAs層と任意の組成のInGaP層を交互に
積層し超格子層10を形成した。その後、この基板を真
空搬送機構を介してII−VI族化合物半導体成長室に移送
し、厚さ約10nmのZnSeバッファ層6を堆積させ
てから、厚さ約1μmのMgZnSSe層7を堆積させ
た。
【0044】これにより、II−VI/III−V界面でのG
a−Se結合又はGa−S結合の形成が抑制され、Ga
Asバッファ層4上に直接成長した場合と比べて、結晶
欠陥が非常に少なく、また実際の発光デバイスに応用し
た場合も通電中の劣化が少ない、極めて優れたII−VI族
化合物半導体が得られた。
a−Se結合又はGa−S結合の形成が抑制され、Ga
Asバッファ層4上に直接成長した場合と比べて、結晶
欠陥が非常に少なく、また実際の発光デバイスに応用し
た場合も通電中の劣化が少ない、極めて優れたII−VI族
化合物半導体が得られた。
【0045】前記超格子層を設けた場合は、界面でのI
n組成を大きくしても、該III−V族化合物半導体層全
体の平均歪みがあまり大きくならないため、GaAs基
盤と格子整合をとりながら欠陥発生の抑制が可能とな
る。
n組成を大きくしても、該III−V族化合物半導体層全
体の平均歪みがあまり大きくならないため、GaAs基
盤と格子整合をとりながら欠陥発生の抑制が可能とな
る。
【0046】超格子層の厚さは臨界膜厚以下である方
が、新たな結晶欠陥の発生を無くす意味で望ましい。ま
た、超格子層は、全体で基盤と格子整合しているこが好
ましく、格子整合すれば、その上に積層するII−VI族化
合物半導体層の臨界膜厚に影響を与えない。
が、新たな結晶欠陥の発生を無くす意味で望ましい。ま
た、超格子層は、全体で基盤と格子整合しているこが好
ましく、格子整合すれば、その上に積層するII−VI族化
合物半導体層の臨界膜厚に影響を与えない。
【0047】参考例6 本参考例では、InGaAs/InGaP超格子層10
とGaAs基板1との間の格子不整合により結晶欠陥が
発生しないように、超格子層全体の層厚を臨界膜厚以下
とした。本参考例では、厚さ3nmのIn0.4Ga0.6A
s層と厚さ11.5nmのIn0.4Ga0.6P層を10周
期積層した超格子層を形成した。この場合、In0.4G
a0.6As層とGaAs層との間には約2.87%、I
n0.4Ga0.6P層とGaAs層との間には−0.62%
の格子不整合があり、超格子層とGaAs層との間には
平均で約0.1%の格子不整合があった。そこで、超格
子層全体の層厚が、この場合の臨界膜厚である0.15
μm以下となるよう、10周期で合計約0.145μm
とした。
とGaAs基板1との間の格子不整合により結晶欠陥が
発生しないように、超格子層全体の層厚を臨界膜厚以下
とした。本参考例では、厚さ3nmのIn0.4Ga0.6A
s層と厚さ11.5nmのIn0.4Ga0.6P層を10周
期積層した超格子層を形成した。この場合、In0.4G
a0.6As層とGaAs層との間には約2.87%、I
n0.4Ga0.6P層とGaAs層との間には−0.62%
の格子不整合があり、超格子層とGaAs層との間には
平均で約0.1%の格子不整合があった。そこで、超格
子層全体の層厚が、この場合の臨界膜厚である0.15
μm以下となるよう、10周期で合計約0.145μm
とした。
【0048】超格子層の臨界膜厚は、GaAs基板と超
格子層との格子不整合の大きさにより変化し、例えばMa
tthewsとBlakesleeにより検討されたジャーナル オブ
クリスタル グロウス(J. Cryst. Growth)、27巻、
118ページ、1974年に掲載の力学的平衡理論によ
り計算できる。
格子層との格子不整合の大きさにより変化し、例えばMa
tthewsとBlakesleeにより検討されたジャーナル オブ
クリスタル グロウス(J. Cryst. Growth)、27巻、
118ページ、1974年に掲載の力学的平衡理論によ
り計算できる。
【0049】この超格子上に厚さ約10nmのZnSe
バッファ層と、厚さ約1μmのMgZnSSe層を堆積
させた。
バッファ層と、厚さ約1μmのMgZnSSe層を堆積
させた。
【0050】これにより、II−VI/III−V界面でのG
a−Se結合又はGa−S結合の形成が抑制され、さら
にInGaAs/InGaP超格子層での新たな結晶欠
陥の発生も抑制され、結晶欠陥が非常に少なく、また実
際の発光デバイスに応用した場合も通電中の劣化が少な
い、極めて優れたII−VI族化合物半導体が得られた。
a−Se結合又はGa−S結合の形成が抑制され、さら
にInGaAs/InGaP超格子層での新たな結晶欠
陥の発生も抑制され、結晶欠陥が非常に少なく、また実
際の発光デバイスに応用した場合も通電中の劣化が少な
い、極めて優れたII−VI族化合物半導体が得られた。
【0051】参考例7 本参考例では、参考例5におけるInGaAs/InG
aP超格子層10として、その平均の格子定数がGaA
s基板1とほぼ一致するように、厚さ5nmのIn0.24
Ga0.76As層と厚さ5nmのIn0.24Ga0.76P層を
20周期積層した超格子層を形成した。この上に厚さ約
10nmのZnSeバッファ層6と、厚さ約1μmのM
gZnSSe層7を堆積させた。
aP超格子層10として、その平均の格子定数がGaA
s基板1とほぼ一致するように、厚さ5nmのIn0.24
Ga0.76As層と厚さ5nmのIn0.24Ga0.76P層を
20周期積層した超格子層を形成した。この上に厚さ約
10nmのZnSeバッファ層6と、厚さ約1μmのM
gZnSSe層7を堆積させた。
【0052】これにより、II−VI/III−V界面でのG
a−Se結合又はGa−S結合の形成が抑制され、さら
にInGaAs/InGaP超格子層10の平均の格子
定数がGaAsとほぼ一致しているため、超格子層10
での新たな結晶欠陥の発生がなく、結晶欠陥の非常に少
ない、また実際の発光デバイスに応用した場合も通電中
の劣化が少ない、極めて優れたII−VI族化合物半導体が
得られた。
a−Se結合又はGa−S結合の形成が抑制され、さら
にInGaAs/InGaP超格子層10の平均の格子
定数がGaAsとほぼ一致しているため、超格子層10
での新たな結晶欠陥の発生がなく、結晶欠陥の非常に少
ない、また実際の発光デバイスに応用した場合も通電中
の劣化が少ない、極めて優れたII−VI族化合物半導体が
得られた。
【0053】なお、以上の実施形態は、GaAs基板上
のMgZnSSe層の作製方法について説明したが、Z
nSSeやZnCdSSe、BeMgZnSeなど他の
II−VI族化合物半導体の作製にも適用可能であり、Ga
As基板上のIII−V族化合物半導体層の伝導型や添加
不純物の種類によらず効果がある。また、構成元素とし
てInを含むIII−V族化合物半導体層に、III族原子と
してAlやV族原子としてSbを含む混晶を用いても、
適当なInの組成を選べば同様の効果が得られる。
のMgZnSSe層の作製方法について説明したが、Z
nSSeやZnCdSSe、BeMgZnSeなど他の
II−VI族化合物半導体の作製にも適用可能であり、Ga
As基板上のIII−V族化合物半導体層の伝導型や添加
不純物の種類によらず効果がある。また、構成元素とし
てInを含むIII−V族化合物半導体層に、III族原子と
してAlやV族原子としてSbを含む混晶を用いても、
適当なInの組成を選べば同様の効果が得られる。
【0054】以上の本発明においては、GaAs基板
上、又はGaAs基板上のGaAsバッファ層上に、構
成元素としてInを含むIII−V族化合物半導体層を積
層し、その上にII−VI族化合物半導体層を形成する。I
nは、Gaと比べてSeやSと結合しにくいため、該II
I−V族化合物半導体層表面において、II−VI族化合物
半導体層の成長開始前に成長室内に残留しているSeや
Sによる汚染や、II−VI族化合物半導体層の成長開始後
のGa−Se結合又はGa−S結合の形成が抑制され
る。これにより、II−VI/III−V界面から発生する欠
陥の密度が低減され、GaAs基板上に非常に高品質な
II−VI族化合物半導体層を形成でき、長寿命・高出力な
II−VI族化合物発光半導体レーザー等の作製が可能とな
る。
上、又はGaAs基板上のGaAsバッファ層上に、構
成元素としてInを含むIII−V族化合物半導体層を積
層し、その上にII−VI族化合物半導体層を形成する。I
nは、Gaと比べてSeやSと結合しにくいため、該II
I−V族化合物半導体層表面において、II−VI族化合物
半導体層の成長開始前に成長室内に残留しているSeや
Sによる汚染や、II−VI族化合物半導体層の成長開始後
のGa−Se結合又はGa−S結合の形成が抑制され
る。これにより、II−VI/III−V界面から発生する欠
陥の密度が低減され、GaAs基板上に非常に高品質な
II−VI族化合物半導体層を形成でき、長寿命・高出力な
II−VI族化合物発光半導体レーザー等の作製が可能とな
る。
【0055】また、Ga−Se結合又はGa−S結合に
起因する界面での欠陥発生を抑制する効果は、該III−
V族化合物半導体層中の構成元素であるIn組成が大き
いほど効果が大きい。特に、前記超格子層を設けた場合
は、界面でのIn組成を大きくしても、該III−V族化
合物半導体層全体の平均歪みがあまり大きくならないた
め、GaAs基盤と格子整合をとりながら欠陥発生の抑
制が可能となる。また、前記の格子不整合補償用III−
V族化合物半導体層を設けた場合は、II−VI/III−V
界面のIII族原子がInのみであるため、Se又はSと
反応を起こし難く、3次元成長が抑制され、欠陥の発生
を抑制できる。
起因する界面での欠陥発生を抑制する効果は、該III−
V族化合物半導体層中の構成元素であるIn組成が大き
いほど効果が大きい。特に、前記超格子層を設けた場合
は、界面でのIn組成を大きくしても、該III−V族化
合物半導体層全体の平均歪みがあまり大きくならないた
め、GaAs基盤と格子整合をとりながら欠陥発生の抑
制が可能となる。また、前記の格子不整合補償用III−
V族化合物半導体層を設けた場合は、II−VI/III−V
界面のIII族原子がInのみであるため、Se又はSと
反応を起こし難く、3次元成長が抑制され、欠陥の発生
を抑制できる。
【0056】Inの欠陥発生抑制効果は、表面上のIn
量が成長に影響を与えることから、該III−V族化合物
半導体層の厚さにはよらないが、その上に堆積させるII
−VI族化合物半導体層の品質を考えると、該III−V族
化合物半導体層全体の厚さは、新たな結晶欠陥の発生を
無くす意味で臨界膜厚以下であることが望ましい。さら
には、該III−V族化合物半導体層全体の平均の格子定
数がGaAs基板とほぼ一致(基板と格子整合)してい
ることが最も望ましい。
量が成長に影響を与えることから、該III−V族化合物
半導体層の厚さにはよらないが、その上に堆積させるII
−VI族化合物半導体層の品質を考えると、該III−V族
化合物半導体層全体の厚さは、新たな結晶欠陥の発生を
無くす意味で臨界膜厚以下であることが望ましい。さら
には、該III−V族化合物半導体層全体の平均の格子定
数がGaAs基板とほぼ一致(基板と格子整合)してい
ることが最も望ましい。
【0057】該III−V族化合物半導体層は、GaAs
基板上に堆積させたGaAsバッファ層上に積層する
と、該III−V族化合物半導体層の平坦性がよくなりさ
らに効果的である。
基板上に堆積させたGaAsバッファ層上に積層する
と、該III−V族化合物半導体層の平坦性がよくなりさ
らに効果的である。
【0058】
【発明の効果】以上の説明から明らかなように本発明の
ように、GaAs基板上、又はGaAs基板上のGaA
sバッファ層上に、構成元素としてInを含むIII−V
族化合物半導体層を積層し、その上にII−VI族化合物半
導体層を形成することによって、II−VI/III−V界面
から発生する欠陥密度が低減され、非常に高品質なII−
VI族化合物半導体を得ることができた。この半導体を用
いることによって、長寿命で高出力の光デバイスを作製
することが可能になった。
ように、GaAs基板上、又はGaAs基板上のGaA
sバッファ層上に、構成元素としてInを含むIII−V
族化合物半導体層を積層し、その上にII−VI族化合物半
導体層を形成することによって、II−VI/III−V界面
から発生する欠陥密度が低減され、非常に高品質なII−
VI族化合物半導体を得ることができた。この半導体を用
いることによって、長寿命で高出力の光デバイスを作製
することが可能になった。
【図1】参考例のII−VI族化合物半導体の層構造を示す
図である。
図である。
【図2】参考例のII−VI族化合物半導体の層構造を示す
図である。
図である。
【図3】参考例のII−VI族化合物半導体の層構造を示す
図である。
図である。
【図4】本発明のII−VI族化合物半導体の層構造を示す
図である。
図である。
【図5】参考例のII−VI族化合物半導体の層構造を示す
図である。
図である。
【図6】従来のII−VI族化合物半導体の層構造を示す図
である。
である。
1 GaAs基板 2 Inを含むIII−V族化合物半導体層 3 II−VI族化合物半導体層 4 GaAsバッファ層 5 InGaAsP層 6 ZnSeバッファ層 7 MgZnSSe層 8 InAs層 9 格子不整合補償用III−V族化合物半導体層 10 InGaAs/InGaP超格子層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/203,21/205 H01L 21/363,21/365
Claims (8)
- 【請求項1】 GaAs基板上にII−VI族化合物半導体
層を成長させるII−VI族化合物半導体の製造方法であっ
て、GaAsとInAsと間の格子不整合量を小さくす
る超格子層を形成し、その上にInAs層を臨界膜厚以
下の厚さに成長させた後に、VI族元素としてS又はSe
を少なくとも含有するII−VI族化合物半導体層を成長さ
せることを特徴とするII−VI族化合物半導体の製造方
法。 - 【請求項2】 前記超格子層が、GaPとInPとIn
Asがこの順で積層された超格子層である請求項1記載
のII−VI族化合物半導体の製造方法。 - 【請求項3】 前記超格子層の厚さを臨界膜厚以下にす
る請求項1又は2記載のII−VI族化合物半導体の製造方
法。 - 【請求項4】 前記超格子層全体の平均の格子定数が前
記GaAs基板の格子定数とほぼ一致するように前記超
格子層を形成する請求項1、2又は3記載のII−VI族化
合物半導体の製造方法。 - 【請求項5】 GaAs基板上に形成されたII−VI族化
合物半導体であって、GaAsとInAsと間の格子不
整合量を小さくする超格子層の上にInAs層が臨界膜
厚以下の厚さに形成され、その上にVI族元素としてS又
はSeを少なくとも含有するII−VI族化合物半導体層が
形成されて成ることを特徴とするII−VI族化合物半導
体。 - 【請求項6】 前記超格子層が、GaPとInPとIn
Asがこの順で積層された超格子層である請求項5記載
のII−VI族化合物半導体。 - 【請求項7】 前記超格子層の厚さが臨界膜厚以下であ
る請求項5又は6記載のII−VI族化合物半導体。 - 【請求項8】 前記超格子層全体の平均の格子定数が前
記GaAs基板の格子定数とほぼ一致する請求項5、6
又は7記載のII−VI族化合物半導体。
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JP25462296A JP3097570B2 (ja) | 1996-09-26 | 1996-09-26 | Ii−vi族化合物半導体およびその製造方法 |
US08/936,272 US6072202A (en) | 1996-09-26 | 1997-09-24 | II-VI compound semiconductor device with III-V buffer layer |
US09/272,737 US6320208B1 (en) | 1996-09-26 | 1999-03-08 | II-VI compound semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH10107045A JPH10107045A (ja) | 1998-04-24 |
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Family
ID=17267594
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---|---|
US (2) | US6072202A (ja) |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101493927B1 (ko) * | 2013-12-26 | 2015-03-02 | 김재용 | 미끄럼 방지 매트 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US6372356B1 (en) * | 1998-06-04 | 2002-04-16 | Xerox Corporation | Compliant substrates for growing lattice mismatched films |
US7979714B2 (en) * | 2006-06-02 | 2011-07-12 | Harris Corporation | Authentication and access control device |
JP6241939B2 (ja) * | 2014-02-27 | 2017-12-06 | 国立研究開発法人物質・材料研究機構 | デバイス作製用基板、その製造方法及び近赤外線発光デバイス |
Family Cites Families (9)
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JPH06104533A (ja) * | 1992-09-22 | 1994-04-15 | Matsushita Electric Ind Co Ltd | 青色発光素子およびその製造方法 |
WO1994015369A1 (en) * | 1992-12-22 | 1994-07-07 | Research Corporation Technologies, Inc. | Group ii-vi compound semiconductor light emitting devices and an ohmic contact therefor |
US5488233A (en) * | 1993-03-11 | 1996-01-30 | Kabushiki Kaisha Toshiba | Semiconductor light-emitting device with compound semiconductor layer |
JPH06291032A (ja) * | 1993-04-06 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 化合物半導体成長用基板 |
JPH06302859A (ja) * | 1993-04-12 | 1994-10-28 | Matsushita Electric Ind Co Ltd | 発光素子 |
JPH077218A (ja) * | 1993-06-15 | 1995-01-10 | Sony Corp | 半導体レーザ |
JPH07231142A (ja) * | 1994-02-18 | 1995-08-29 | Mitsubishi Electric Corp | 半導体発光素子 |
JPH08288544A (ja) * | 1995-04-14 | 1996-11-01 | Toshiba Corp | 半導体発光素子 |
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- 1996-09-26 JP JP25462296A patent/JP3097570B2/ja not_active Expired - Fee Related
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1997
- 1997-09-24 US US08/936,272 patent/US6072202A/en not_active Expired - Fee Related
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1999
- 1999-03-08 US US09/272,737 patent/US6320208B1/en not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
Inst.Phys.Conf.ser.No96,p205−210(1989) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101493927B1 (ko) * | 2013-12-26 | 2015-03-02 | 김재용 | 미끄럼 방지 매트 |
Also Published As
Publication number | Publication date |
---|---|
US6072202A (en) | 2000-06-06 |
US6320208B1 (en) | 2001-11-20 |
JPH10107045A (ja) | 1998-04-24 |
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