JP3061321B2 - 結晶改善された化合物半導体デバイスの製造方法 - Google Patents
結晶改善された化合物半導体デバイスの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、急峻で平坦な化合物半
導体ヘテロ界面、特に２枚の平坦な化合物半導体ヘテロ
界面からなる量子井戸構造をもつ半導体デバイスの製造
方法、基板あるいは基板上に積層形成された結晶積層膜
のうちにＧａＡｓ、ＡｌＧａＡｓ、Ｓｉ、ＺｎＳｅなど
の層が含まれている半導体デバイスを、例えば、基板温
度（結晶成長温度）が５００°Ｃ以下の温度で作製する
方法等の、結晶改善された化合物半導体デバイスの製造
方法に関する。
導体ヘテロ界面、特に２枚の平坦な化合物半導体ヘテロ
界面からなる量子井戸構造をもつ半導体デバイスの製造
方法、基板あるいは基板上に積層形成された結晶積層膜
のうちにＧａＡｓ、ＡｌＧａＡｓ、Ｓｉ、ＺｎＳｅなど
の層が含まれている半導体デバイスを、例えば、基板温
度（結晶成長温度）が５００°Ｃ以下の温度で作製する
方法等の、結晶改善された化合物半導体デバイスの製造
方法に関する。
【０００２】
【従来の技術】従来、分子線エピタキシャル成長法（Ｍ
ＢＥ：Molecular Beam Epitaxy）により、異種のＩＩＩ
−Ｖ族化合物半導体（例えば、ＧａＡｓとＡｌＧａＡ
ｓ）のヘテロ接合を作製する際、ＩＩＩ族（例えば、Ａ
ｌ）分子の供給を制御することで、基板面に対して垂直
方向に急峻な組成プロフィールをもつ界面を容易に形成
できるということが、広く知られている。
ＢＥ：Molecular Beam Epitaxy）により、異種のＩＩＩ
−Ｖ族化合物半導体（例えば、ＧａＡｓとＡｌＧａＡ
ｓ）のヘテロ接合を作製する際、ＩＩＩ族（例えば、Ａ
ｌ）分子の供給を制御することで、基板面に対して垂直
方向に急峻な組成プロフィールをもつ界面を容易に形成
できるということが、広く知られている。
【０００３】この種のＩＩＩ−Ｖ族化合物半導体のＭＢ
Ｅ法による結晶成長は、一般に、成長核からの２次元あ
るいは３次元の成長であり、ヘテロ界面は、ＩＩＩ族分
子の供給を制御するシャッタの開閉によって任意のタイ
ミングで形成される。このヘテロ界面では、基板面と平
行な面内に少なくとも１原子層のステップがある。周知
のように、そのステップの存在は、ＡｌＧａＡｓ／Ｇａ
Ａｓの量子井戸構造及びＧａＡｓ／ＡｌＡｓの量子井戸
構造からのフォトルミネセンスに複数のピークが現れる
が、これらピークのエネルギ間隔が量子井戸の厚さを１
原子層だけ変えたときの量子井戸内の束縛エネルギの差
と同じであることにより、知られる。例えば、Jpn. J.
Appl. Phys. 24, l417(1985)には、ヘテロ界面での結晶
成長の一時的な中断によって、界面が平坦になるという
報告がある。
Ｅ法による結晶成長は、一般に、成長核からの２次元あ
るいは３次元の成長であり、ヘテロ界面は、ＩＩＩ族分
子の供給を制御するシャッタの開閉によって任意のタイ
ミングで形成される。このヘテロ界面では、基板面と平
行な面内に少なくとも１原子層のステップがある。周知
のように、そのステップの存在は、ＡｌＧａＡｓ／Ｇａ
Ａｓの量子井戸構造及びＧａＡｓ／ＡｌＡｓの量子井戸
構造からのフォトルミネセンスに複数のピークが現れる
が、これらピークのエネルギ間隔が量子井戸の厚さを１
原子層だけ変えたときの量子井戸内の束縛エネルギの差
と同じであることにより、知られる。例えば、Jpn. J.
Appl. Phys. 24, l417(1985)には、ヘテロ界面での結晶
成長の一時的な中断によって、界面が平坦になるという
報告がある。
【０００４】又、ＭＥＥ（Migration Enhanced Epitax
y）法による結晶成長も知られている。例えば、Jpn. J.
Appl. Phys. 25, 868(1986) には、ＧａとＡｓとを交
互に１原子層ずつ成長させるＭＥＥ法によって、結晶性
及び界面平坦性に優れた結晶が得られるという報告があ
る。
y）法による結晶成長も知られている。例えば、Jpn. J.
Appl. Phys. 25, 868(1986) には、ＧａとＡｓとを交
互に１原子層ずつ成長させるＭＥＥ法によって、結晶性
及び界面平坦性に優れた結晶が得られるという報告があ
る。
【０００５】また、以下の如き技術も知られている。ま
ず第１に、従来より分子線エピタキシャシ成長法（ＭＢ
Ｅ）により作製される半導体レーザの閾電流密度は、結
晶成長温度（基板温度）が比較的低い領域のときには上
昇することが知られている（例えば、Appl.Phys.Lett.V
ol.36,p118,1980,W.T.Tsang et al. ）。上記半導体レ
ーザの一例を図１３に示す。
ず第１に、従来より分子線エピタキシャシ成長法（ＭＢ
Ｅ）により作製される半導体レーザの閾電流密度は、結
晶成長温度（基板温度）が比較的低い領域のときには上
昇することが知られている（例えば、Appl.Phys.Lett.V
ol.36,p118,1980,W.T.Tsang et al. ）。上記半導体レ
ーザの一例を図１３に示す。
【０００６】図１３において、２０１は基板であるｎ−
ＧａＡｓ、２０２はバッファ層である０．５μｍ厚のＳ
ｉドープＧａＡｓ層、２０３は１．５μｍ厚のＳｉドー
プＡｌ0.3Ｇａ0.7Ａｓ層、２０４は０．１μｍ厚のアン
ドープＧａＡｓからなる活性層、２０５は１．５μｍ厚
のＢｅドープＡｌ0.3Ｇａ0.7Ａｓ層、２０６は０．５μ
ｍ厚のコンタクト層であるＢｅドープＧａＡｓ層、２０
７はコンタクト層２０６上に蒸着されたＣｒ／Ａｕ合金
電極、２０８は基板２０１を１００μｍ程度まで薄くし
た後に基板２０１裏面に蒸着されたＡｕＧｅ／Ｎｉ／Ａ
ｕ電極である。図１４に示すように、上記積層構造の半
導体レーザでは、閾電流密度Ｊth（ｋＡ／ｃｍ2）が基
板温度（°Ｃ）に依存する。例えば、ストライプ幅１０
０μｍで３００μｍキャビティ長のレーザでは、基板温
度６５０°Ｃ付近で閾電流密度Ｊthが小さくなる、つま
りレーザとしての特性が向上する。一方、基板温度３０
０°Ｃ付近では、閾電流密度Ｊthが１４ｋＡ／ｃｍ2以
上に上昇し、半導体レーザとして使える限界値約３ｋＡ
／ｃｍ2を遥かに越える。つまり、低温領域ではレーザ
としての特性が劣化することが判る。
ＧａＡｓ、２０２はバッファ層である０．５μｍ厚のＳ
ｉドープＧａＡｓ層、２０３は１．５μｍ厚のＳｉドー
プＡｌ0.3Ｇａ0.7Ａｓ層、２０４は０．１μｍ厚のアン
ドープＧａＡｓからなる活性層、２０５は１．５μｍ厚
のＢｅドープＡｌ0.3Ｇａ0.7Ａｓ層、２０６は０．５μ
ｍ厚のコンタクト層であるＢｅドープＧａＡｓ層、２０
７はコンタクト層２０６上に蒸着されたＣｒ／Ａｕ合金
電極、２０８は基板２０１を１００μｍ程度まで薄くし
た後に基板２０１裏面に蒸着されたＡｕＧｅ／Ｎｉ／Ａ
ｕ電極である。図１４に示すように、上記積層構造の半
導体レーザでは、閾電流密度Ｊth（ｋＡ／ｃｍ2）が基
板温度（°Ｃ）に依存する。例えば、ストライプ幅１０
０μｍで３００μｍキャビティ長のレーザでは、基板温
度６５０°Ｃ付近で閾電流密度Ｊthが小さくなる、つま
りレーザとしての特性が向上する。一方、基板温度３０
０°Ｃ付近では、閾電流密度Ｊthが１４ｋＡ／ｃｍ2以
上に上昇し、半導体レーザとして使える限界値約３ｋＡ
／ｃｍ2を遥かに越える。つまり、低温領域ではレーザ
としての特性が劣化することが判る。
【０００７】ところで、近年、光デバイスと電気・電子
デバイスとの集積回路（ＯＥＩＣ）が、信頼性向上、作
製コスト低減、小型化などの実現にとって重要な技術と
して注目されている（例えば、J.Vac.Sci.Technol.B2
(2),259,1984;Very low threshold current GaAs-AlGaA
s GRIN-SCH lasers grown by MBE for OEIC applicatio
ns）。このＯＥＩＣの作製については、光デバイスと電
気・電子デバイスとの結晶成長温度（基板温度）の違い
に伴う問題がある。例えば、基板温度が適正温度より高
いと、電子デバイスの構成元素及び不純物の相互拡散が
生じて、理想的ドーピングプロファイル（分布）や理想
構造の作製が困難なのである。詳言すれば、光デバイス
は通常６００°Ｃ以上で作製される（今日では７００°
Ｃ程度でも作製される）が、電子デバイスでは５００°
Ｃ前後で作製されるので、ＯＥＩＣの作製に際しては、
光デバイスと電子デバイスとの適正基板温度の差が２０
０°Ｃにもなるという問題があった。そのために光デバ
イスの作製後に電子デバイスを作製しなければならず、
構造の異なる複数のエピタキシャル成長を行う場合、作
製工程の順調な進行にとって大きな障害となっていた。
デバイスとの集積回路（ＯＥＩＣ）が、信頼性向上、作
製コスト低減、小型化などの実現にとって重要な技術と
して注目されている（例えば、J.Vac.Sci.Technol.B2
(2),259,1984;Very low threshold current GaAs-AlGaA
s GRIN-SCH lasers grown by MBE for OEIC applicatio
ns）。このＯＥＩＣの作製については、光デバイスと電
気・電子デバイスとの結晶成長温度（基板温度）の違い
に伴う問題がある。例えば、基板温度が適正温度より高
いと、電子デバイスの構成元素及び不純物の相互拡散が
生じて、理想的ドーピングプロファイル（分布）や理想
構造の作製が困難なのである。詳言すれば、光デバイス
は通常６００°Ｃ以上で作製される（今日では７００°
Ｃ程度でも作製される）が、電子デバイスでは５００°
Ｃ前後で作製されるので、ＯＥＩＣの作製に際しては、
光デバイスと電子デバイスとの適正基板温度の差が２０
０°Ｃにもなるという問題があった。そのために光デバ
イスの作製後に電子デバイスを作製しなければならず、
構造の異なる複数のエピタキシャル成長を行う場合、作
製工程の順調な進行にとって大きな障害となっていた。
【０００８】図１５に、上記のように構造の異なる複数
のデバイスを集積化するときのエピタキシャル成長の一
例として、ＳｎドープＧａＡｓの拡散を示す。この拡散
例では、既に成長温度が５５０°Ｃのときの拡散層深さ
と不純物濃度との相関特性（図に一点鎖線１８３で示し
た）が、理想的ドーピング形状（図に実線１８２で示し
た）から大きくかい離している。
のデバイスを集積化するときのエピタキシャル成長の一
例として、ＳｎドープＧａＡｓの拡散を示す。この拡散
例では、既に成長温度が５５０°Ｃのときの拡散層深さ
と不純物濃度との相関特性（図に一点鎖線１８３で示し
た）が、理想的ドーピング形状（図に実線１８２で示し
た）から大きくかい離している。
【０００９】以上の様に、低温成長は半導体プロセスの
中で非常に重要な技術であり、特に、光デバイスの中心
となる半導体レーザの低温成長は光デバイス、電気デバ
イスの集積化にとって重要となる。
中で非常に重要な技術であり、特に、光デバイスの中心
となる半導体レーザの低温成長は光デバイス、電気デバ
イスの集積化にとって重要となる。
【００１０】第２に、従来より、格子不整合のあるヘテ
ロ接合の関連で最近特に注目を集めているものとして、
基板とは異なる物質を成長させるヘテロエピタキシャル
成長が知られている。例えば、Ｓｉ基板上にＧａＡｓな
どＩＩＩ−Ｖ族化合物半導体の薄膜を成長させてヘテロ
接合を作製することが知られている。Ｓｉ基板上にＧａ
Ａｓなどの薄膜を成長させることができるならば、大面
積で安価な基板が得られる。従って、例えば、高効率太
陽電池の作製、ＳｉとＧａＡｓとのモノシリック化によ
るＯＥＩＣの実現、大面積基板上に高速のＧａＡｓ・Ｉ
ＣやＨＥＭＴ（High Electron Mobility Transistor）
・ＩＣの作製、パワーデバイスや半導体レーザの放熱改
善（ＳｉはＧａＡｓより熱伝導率が大きいので放熱が促
進される）など、技術発展の道が開ける。
ロ接合の関連で最近特に注目を集めているものとして、
基板とは異なる物質を成長させるヘテロエピタキシャル
成長が知られている。例えば、Ｓｉ基板上にＧａＡｓな
どＩＩＩ−Ｖ族化合物半導体の薄膜を成長させてヘテロ
接合を作製することが知られている。Ｓｉ基板上にＧａ
Ａｓなどの薄膜を成長させることができるならば、大面
積で安価な基板が得られる。従って、例えば、高効率太
陽電池の作製、ＳｉとＧａＡｓとのモノシリック化によ
るＯＥＩＣの実現、大面積基板上に高速のＧａＡｓ・Ｉ
ＣやＨＥＭＴ（High Electron Mobility Transistor）
・ＩＣの作製、パワーデバイスや半導体レーザの放熱改
善（ＳｉはＧａＡｓより熱伝導率が大きいので放熱が促
進される）など、技術発展の道が開ける。
【００１１】ところで、ＳｉとＧａＡｓとでは４％の格
子不整合があり且つ熱膨張係数が異なるために、従来の
結晶成長法では上記ヘテロ接合の作製は困難であった。
そのため、上記の格子不整合を緩和する方法が提案され
ている。例えば、Ｇｅを中間層としてＧａＡｓ／Ｇｅ／
Ｓｉの構造を作製する方法、Ｓｉ基板を高温で清浄化し
た後に低温でアモルファス状の薄いＧａＡｓを成長さ
せ、続いて成長温度を通常温度に上げてＧａＡｓを成長
させる二段階成長法（ＧａＡｓ／ＧａＡｓ−ＡｌＧａＡ
ｓ超格子／Ｓｉの構造を作製）、中間層に歪超格子を用
いる方法（ＡｌＧａＡｓ／超格子／Ｓｉの構造を作製）
などが知られている。これらの方法では、結晶成長法と
してはＭＢＥ又は有機金属気相成長法（ＭＯＣＶＤ）を
採用しており、何れもＧａＡｓの単結晶が得られてい
る。このようにして作製されたＳｉ基板上のＧａＡｓを
用いて、電界効果トランジスタ（ＦＥＴ）、太陽電池、
半導体レーザなど各種デバイスが試作されている。又、
ＧａＡｓ基板上に作製されたものに比して特性は劣るも
のの、Ｓｉ基板上にＧａＡｓ／ＡｌＧａＡｓダブルヘテ
ロ接合のレーザを作製し、室温で発振させることができ
たとの報告もされている。
子不整合があり且つ熱膨張係数が異なるために、従来の
結晶成長法では上記ヘテロ接合の作製は困難であった。
そのため、上記の格子不整合を緩和する方法が提案され
ている。例えば、Ｇｅを中間層としてＧａＡｓ／Ｇｅ／
Ｓｉの構造を作製する方法、Ｓｉ基板を高温で清浄化し
た後に低温でアモルファス状の薄いＧａＡｓを成長さ
せ、続いて成長温度を通常温度に上げてＧａＡｓを成長
させる二段階成長法（ＧａＡｓ／ＧａＡｓ−ＡｌＧａＡ
ｓ超格子／Ｓｉの構造を作製）、中間層に歪超格子を用
いる方法（ＡｌＧａＡｓ／超格子／Ｓｉの構造を作製）
などが知られている。これらの方法では、結晶成長法と
してはＭＢＥ又は有機金属気相成長法（ＭＯＣＶＤ）を
採用しており、何れもＧａＡｓの単結晶が得られてい
る。このようにして作製されたＳｉ基板上のＧａＡｓを
用いて、電界効果トランジスタ（ＦＥＴ）、太陽電池、
半導体レーザなど各種デバイスが試作されている。又、
ＧａＡｓ基板上に作製されたものに比して特性は劣るも
のの、Ｓｉ基板上にＧａＡｓ／ＡｌＧａＡｓダブルヘテ
ロ接合のレーザを作製し、室温で発振させることができ
たとの報告もされている。
【００１２】その一例を、図１６に示す。図示するよう
に、常圧ＭＯＣＶＤ装置が用いられ、（１００）２度ｏ
ｆｆのｎ形Ｓｉ基板１７１を使い、Ｓｉ基板１７１上に
ＧａＰ層１７２を９００°Ｃで０．１μｍだけ形成し、
ＧａＰ／ＧａＡｓＰ歪超格子（２０ｎｍ／２０ｎｍ×
５）１７３を７５０°Ｃで形成し、更にＧａＡｓＰ／Ｇ
ａＡｓ歪超格子（２０ｎｍ／２０ｎｍ×５）１７３を形
成する。この超格子（ＳＬＳ）１７３の上に、ｎ−Ｇａ
Ａｓ１７４（厚さ２μｍ、不純物濃度２×１０18ｃ
ｍ-3）、下部クラッド層であるｎ−ＡｌxＧａ1-xＡｓ１
７５（厚さ０．０８μｍ）、活性層であるアンドープＧ
ａＡｓ１７６（厚さ０．０８μｍ）、上部クラッド層で
あるｐ−ＡｌxＧａ1-xＡｓ１７７（厚さ０．６５μｍ，
不純物濃度１．３×１０18ｃｍ-3）、ｐ−ＧａＡｓ１７
８（厚さ０．６５μｍ，１．３×１０18ｃｍ-3）の順に
成長させる。この積層構造の最上層（ｐ側）に電極とし
てＡｕＺｎ／Ａｕ１８０、最下層（ｎ側）にＡｕＧｅ／
Ａｕ１８１を夫々蒸着し、ストライプ幅１０μｍでキャ
ビティ長が約３００μｍの半導体レーザを作製した。
に、常圧ＭＯＣＶＤ装置が用いられ、（１００）２度ｏ
ｆｆのｎ形Ｓｉ基板１７１を使い、Ｓｉ基板１７１上に
ＧａＰ層１７２を９００°Ｃで０．１μｍだけ形成し、
ＧａＰ／ＧａＡｓＰ歪超格子（２０ｎｍ／２０ｎｍ×
５）１７３を７５０°Ｃで形成し、更にＧａＡｓＰ／Ｇ
ａＡｓ歪超格子（２０ｎｍ／２０ｎｍ×５）１７３を形
成する。この超格子（ＳＬＳ）１７３の上に、ｎ−Ｇａ
Ａｓ１７４（厚さ２μｍ、不純物濃度２×１０18ｃ
ｍ-3）、下部クラッド層であるｎ−ＡｌxＧａ1-xＡｓ１
７５（厚さ０．０８μｍ）、活性層であるアンドープＧ
ａＡｓ１７６（厚さ０．０８μｍ）、上部クラッド層で
あるｐ−ＡｌxＧａ1-xＡｓ１７７（厚さ０．６５μｍ，
不純物濃度１．３×１０18ｃｍ-3）、ｐ−ＧａＡｓ１７
８（厚さ０．６５μｍ，１．３×１０18ｃｍ-3）の順に
成長させる。この積層構造の最上層（ｐ側）に電極とし
てＡｕＺｎ／Ａｕ１８０、最下層（ｎ側）にＡｕＧｅ／
Ａｕ１８１を夫々蒸着し、ストライプ幅１０μｍでキャ
ビティ長が約３００μｍの半導体レーザを作製した。
【００１３】図１７に、上記のようにして作製された半
導体レーザの特性を示す。図１７（ａ）には従来のＧａ
Ａｓ基板上に作製されたレーザの特性を示し、図１７
（ｂ）には上記のＳｉ基板上に作製されたレーザの特性
を示す。
導体レーザの特性を示す。図１７（ａ）には従来のＧａ
Ａｓ基板上に作製されたレーザの特性を示し、図１７
（ｂ）には上記のＳｉ基板上に作製されたレーザの特性
を示す。
【００１４】図示された特性曲線から判るように、Ｇａ
Ａｓ基板上のダブルヘテロ接合（ＤＨ）レーザは、ＴＥ
モードのみで発振するが、Ｓｉ基板上のレーザではＴＥ
＋ＴＭモード及びＴＭモードで発振する。この発振モー
ド違いは、ＳｉとＧａＡｓとでは熱膨張係数が異なるた
めに、Ｓｉ基板上に成長したＧａＡｓ層が応力（約１０
9ｄｙｎ／ｃｍ2）を受け、軽い正孔準位と重い正孔準位
とが分離したことからくると考えられる。
Ａｓ基板上のダブルヘテロ接合（ＤＨ）レーザは、ＴＥ
モードのみで発振するが、Ｓｉ基板上のレーザではＴＥ
＋ＴＭモード及びＴＭモードで発振する。この発振モー
ド違いは、ＳｉとＧａＡｓとでは熱膨張係数が異なるた
めに、Ｓｉ基板上に成長したＧａＡｓ層が応力（約１０
9ｄｙｎ／ｃｍ2）を受け、軽い正孔準位と重い正孔準位
とが分離したことからくると考えられる。
【００１５】このように、Ｓｉ基板上のレーザには優れ
た特性があるものの、Ｓｉ基板上に成長したＧａＡｓ層
は１×１０6／ｃｍ2のエッチピット（etch pit）をも
ち、レーザの寿命の観点から望ましいエッチピット値
（１×１０3／ｃｍ2）よりかなり大きいといった問題
や、ＧａＡｓレーザは７００℃の高温成長で作製される
のでＳｉとＧａＡｓとの熱膨張係数の違いから大きなス
トレスを生じてＴＭモード発振などのレーザ特性に悪影
響を与えるといった問題がある。
た特性があるものの、Ｓｉ基板上に成長したＧａＡｓ層
は１×１０6／ｃｍ2のエッチピット（etch pit）をも
ち、レーザの寿命の観点から望ましいエッチピット値
（１×１０3／ｃｍ2）よりかなり大きいといった問題
や、ＧａＡｓレーザは７００℃の高温成長で作製される
のでＳｉとＧａＡｓとの熱膨張係数の違いから大きなス
トレスを生じてＴＭモード発振などのレーザ特性に悪影
響を与えるといった問題がある。
【００１６】この様に、ＳｉとＧａＡｓの格子定数の違
いによるストレスや熱膨張係数の違いによるストレスな
どがいまだ完全には改善されておらず、レーザの寿命に
も大きな影響を及ぼす上記問題点を解決せずには、Ｓｉ
基板上に作製される半導体レーザの実用化は困難と考え
られる。
いによるストレスや熱膨張係数の違いによるストレスな
どがいまだ完全には改善されておらず、レーザの寿命に
も大きな影響を及ぼす上記問題点を解決せずには、Ｓｉ
基板上に作製される半導体レーザの実用化は困難と考え
られる。
【００１７】第３に、従来より、半導体材料の複合化の
ための技術が開発されている。例えば、フラットパネル
・カラーディスプレイの開発のために、同一基板上に光
の三原色に対応した半導体材料を集積化して発光デバイ
スを作製する技術の検討が行われている。この半導体材
料としては、赤色用にＡｌＧａＡｓ、黄色用にＧａＰ、
青色用にＺｎＳｅがあり、基板としては一般にＧａＡｓ
がある。
ための技術が開発されている。例えば、フラットパネル
・カラーディスプレイの開発のために、同一基板上に光
の三原色に対応した半導体材料を集積化して発光デバイ
スを作製する技術の検討が行われている。この半導体材
料としては、赤色用にＡｌＧａＡｓ、黄色用にＧａＰ、
青色用にＺｎＳｅがあり、基板としては一般にＧａＡｓ
がある。
【００１８】しかし、ＡｌＧａＡｓやＧａＰはＧａＡｓ
と格子定数が一致しており、これら半導体材料を用いた
発光ダイオードや半導体レーザは実用化されているもの
の、ＺｎＳｅを用いたデバイスは未だ実用化されていな
い。その技術的理由は、ＺｎＳｅのドーピングが困難で
あること、ＺｎＳｅとＧａＡｓとでは成長温度が大きく
異なることにある。一般に、最適の成長温度は、ＺｎＳ
ｅで２５０°Ｃ〜３５０°ＣではありＧａＡｓでは５０
０°Ｃ以上である。例えば、ＺｎＳｅ膜の上に良質のＧ
ａＡｓ膜を成長させようとすると、Ｇａ，Ａｓ，Ｚｎ，
Ｓｅの相互拡散が生じてＧａＡｓとＺｎＳｅとの界面に
電流を妨げるｎ接合及びｐ接合が形成されてしまう。そ
のため、従来の結晶成長法では、通常ＧａＡｓ基板上に
２５０°Ｃ〜３５０°ＣでＺｎＳｅを成長させる。
と格子定数が一致しており、これら半導体材料を用いた
発光ダイオードや半導体レーザは実用化されているもの
の、ＺｎＳｅを用いたデバイスは未だ実用化されていな
い。その技術的理由は、ＺｎＳｅのドーピングが困難で
あること、ＺｎＳｅとＧａＡｓとでは成長温度が大きく
異なることにある。一般に、最適の成長温度は、ＺｎＳ
ｅで２５０°Ｃ〜３５０°ＣではありＧａＡｓでは５０
０°Ｃ以上である。例えば、ＺｎＳｅ膜の上に良質のＧ
ａＡｓ膜を成長させようとすると、Ｇａ，Ａｓ，Ｚｎ，
Ｓｅの相互拡散が生じてＧａＡｓとＺｎＳｅとの界面に
電流を妨げるｎ接合及びｐ接合が形成されてしまう。そ
のため、従来の結晶成長法では、通常ＧａＡｓ基板上に
２５０°Ｃ〜３５０°ＣでＺｎＳｅを成長させる。
【００１９】図１８及び図１９に、ＧａＡｓ基板上にＺ
ｎＳｅを成長させる従来の成長法の一例を示す。図１８
に示すように、ｎ−ＧａＡｓ基板１５１の上にｎ−Ｚｎ
Ｓｅ１５２を成長させる。このときの成長温度は３００
°Ｃであり順調に結晶成長が進む。ところが、図１８に
示すように、成長温度を５００°Ｃに上げｎ−ＺｎＳｅ
１５２の上にｎ−ＧａＡｓ１５３を成長させようとする
と、ＺｎＳｅ層１５２からｎ−ＧａＡｓ１５３の中へＺ
ｎが拡散してしまう。その結果、ＧａＡｓ１５３の一部
がｐ形ＧａＡｓ領域となる。それと同様に、ＧａＡｓ層
１５３からＺｎＳｅ１５２中にＧａが拡散しＺｎＳｅ１
５２中へＧａが拡散しＺｎＳｅ１５２中にｎ領域が形成
されてしまう。つまり、ＧａＡｓ基板とＧａＡｓ層１５
３との間にｎｐｎ接合ができてしまう。
ｎＳｅを成長させる従来の成長法の一例を示す。図１８
に示すように、ｎ−ＧａＡｓ基板１５１の上にｎ−Ｚｎ
Ｓｅ１５２を成長させる。このときの成長温度は３００
°Ｃであり順調に結晶成長が進む。ところが、図１８に
示すように、成長温度を５００°Ｃに上げｎ−ＺｎＳｅ
１５２の上にｎ−ＧａＡｓ１５３を成長させようとする
と、ＺｎＳｅ層１５２からｎ−ＧａＡｓ１５３の中へＺ
ｎが拡散してしまう。その結果、ＧａＡｓ１５３の一部
がｐ形ＧａＡｓ領域となる。それと同様に、ＧａＡｓ層
１５３からＺｎＳｅ１５２中にＧａが拡散しＺｎＳｅ１
５２中へＧａが拡散しＺｎＳｅ１５２中にｎ領域が形成
されてしまう。つまり、ＧａＡｓ基板とＧａＡｓ層１５
３との間にｎｐｎ接合ができてしまう。
【００２０】この様に、ＧａＡｓ基板上にＺｎＳｅ及び
ＧａＡｓを成長させようとすると、ＺｎＳｅとＧａＡｓ
との成長温度の差が大きいためにダイオード特性をもつ
デバイスができてしまうという難題があって、ＺｎＳｅ
デバイスの実現にとって大きな障害となっている。或い
は、成長温度を上げずに低温でＧａＡｓを成長させよう
とすると、結晶欠陥が多くなってしまう。
ＧａＡｓを成長させようとすると、ＺｎＳｅとＧａＡｓ
との成長温度の差が大きいためにダイオード特性をもつ
デバイスができてしまうという難題があって、ＺｎＳｅ
デバイスの実現にとって大きな障害となっている。或い
は、成長温度を上げずに低温でＧａＡｓを成長させよう
とすると、結晶欠陥が多くなってしまう。
【００２１】又、効率の良い発光デバイスを作製するた
めには、ＺｎＳｅとバンドギャップが異なる材料が必要
となる。その材料として、格子定数の一致するＧａＡｓ
やＡｌＧａＡｓ系を採用するのが最適である。従って、
ＺｎＳｅ層の上に低温成長温度でＧａＡｓなどを成長さ
せる技術の開発が必須である。その技術はＺｎＳｅ層を
含む発光デバイスやＧａ，ＺｎＳｅ，ＧａＰなどの集積
化、更に一般的に成長温度の低いＩＩ−Ｖ族系の結晶成
長の重要技術となるものである。
めには、ＺｎＳｅとバンドギャップが異なる材料が必要
となる。その材料として、格子定数の一致するＧａＡｓ
やＡｌＧａＡｓ系を採用するのが最適である。従って、
ＺｎＳｅ層の上に低温成長温度でＧａＡｓなどを成長さ
せる技術の開発が必須である。その技術はＺｎＳｅ層を
含む発光デバイスやＧａ，ＺｎＳｅ，ＧａＰなどの集積
化、更に一般的に成長温度の低いＩＩ−Ｖ族系の結晶成
長の重要技術となるものである。
【００２２】
【発明が解決しようとしている課題】しかし、界面平坦
化のための前記成長中断法には、１原子層を形成するだ
けのＩＩＩ族原子が供給されたと同時に結晶成長を中断
する必要があり、中断のタイミングがわずかでもずれる
と、１原子層のステップ差をもつ島の径をエキシトン半
径以上に大きくすることはできるものの、島は必ず残る
といった問題があった。その一例を、実施例との比較で
示す図２（ｂ）に示す。
化のための前記成長中断法には、１原子層を形成するだ
けのＩＩＩ族原子が供給されたと同時に結晶成長を中断
する必要があり、中断のタイミングがわずかでもずれる
と、１原子層のステップ差をもつ島の径をエキシトン半
径以上に大きくすることはできるものの、島は必ず残る
といった問題があった。その一例を、実施例との比較で
示す図２（ｂ）に示す。
【００２３】また、結晶性及び界面平坦性に優れた結晶
を得る前記ＭＥＥ法には、結晶成長の速度がきわめて遅
いために大量生産には適さないという問題があった。
を得る前記ＭＥＥ法には、結晶成長の速度がきわめて遅
いために大量生産には適さないという問題があった。
【００２４】また、上で述べた低温成長した半導体膜は
結晶欠陥が比較的多く、通常の成長温度において成長し
た膜に比べて劣ることも問題である。
結晶欠陥が比較的多く、通常の成長温度において成長し
た膜に比べて劣ることも問題である。
【００２５】そこで、本発明は、低温成長で、基板材料
と異なる材料の結晶積層膜を、相互拡散をなくし熱膨張
係数の違いによるストレスを抑える様に高品質で作製す
るための結晶改善された化合物半導体デバイスの製造方
法を提供することを目的とする。
と異なる材料の結晶積層膜を、相互拡散をなくし熱膨張
係数の違いによるストレスを抑える様に高品質で作製す
るための結晶改善された化合物半導体デバイスの製造方
法を提供することを目的とする。
【００２６】また、本発明は、結晶性及び界面平坦性に
優れた半導体デバイスを低温成長下で製造する方法を提
供することを目的とする。
優れた半導体デバイスを低温成長下で製造する方法を提
供することを目的とする。
【００２７】本発明の背景としては、まず第１に、低温
成長は半導体プロセスのなかで重要な技術であり、特に
光デバイスの中心である半導体レーザを低温成長で作製
する技術は重要であって、その技術開発は光デバイスと
電子デバイスとを集積化する上で極めて重要な課題であ
る。第２に、格子不整合や熱膨張係数の違いによるスト
レスを改善して、Ｓｉ基板上に高品質の化合物半導体を
作製するための結晶改善法の開発も重要な課題である。
この本発明の結晶改善法により、良質な半導体レーザの
実現が展望されるのである。第３に、発光デバイスの分
野ではＺｎＳｅを用いたデバイスの開発が求められてお
り、又効率の良い発光デバイスの作製には、格子定数の
一致するＧａＡｓやＡｌＧａＡｓ系が最適であることか
ら、ＺｎＳｅ層の上に低温成長でＧａＡｓなどを成長さ
せる技術の開発が求められている。更に、結晶性及び界
面平坦性に優れたエピタキシャル膜を含む半導体デバイ
スの製造も求められている。本発明はこれらの課題を解
決するものである。
成長は半導体プロセスのなかで重要な技術であり、特に
光デバイスの中心である半導体レーザを低温成長で作製
する技術は重要であって、その技術開発は光デバイスと
電子デバイスとを集積化する上で極めて重要な課題であ
る。第２に、格子不整合や熱膨張係数の違いによるスト
レスを改善して、Ｓｉ基板上に高品質の化合物半導体を
作製するための結晶改善法の開発も重要な課題である。
この本発明の結晶改善法により、良質な半導体レーザの
実現が展望されるのである。第３に、発光デバイスの分
野ではＺｎＳｅを用いたデバイスの開発が求められてお
り、又効率の良い発光デバイスの作製には、格子定数の
一致するＧａＡｓやＡｌＧａＡｓ系が最適であることか
ら、ＺｎＳｅ層の上に低温成長でＧａＡｓなどを成長さ
せる技術の開発が求められている。更に、結晶性及び界
面平坦性に優れたエピタキシャル膜を含む半導体デバイ
スの製造も求められている。本発明はこれらの課題を解
決するものである。
【００２８】
【課題を解決するための手段】上記目的を達成する本発
明の要旨は、例えば、少なくともＩＩＩ族とＶ族とを含
む化合物半導体を、基板温度を５００°Ｃ以下で真空蒸
着により成長させて形成した半導体膜を含む半導体デバ
イスを、水素などを含む還元雰囲気中で熱処理する工程
を含む化合物半導体デバイスの製造方法にある。
明の要旨は、例えば、少なくともＩＩＩ族とＶ族とを含
む化合物半導体を、基板温度を５００°Ｃ以下で真空蒸
着により成長させて形成した半導体膜を含む半導体デバ
イスを、水素などを含む還元雰囲気中で熱処理する工程
を含む化合物半導体デバイスの製造方法にある。
【００２９】上記目的を達成する本発明の要旨は、基板
上に形成される結晶積層膜が周期律表に基づいた複数の
族の異なる材料により形成され且つ結晶成長温度が５０
０°Ｃ以下で結晶積層膜が作製される化合物半導体デバ
イスの結晶改善方法において、結晶積層膜の中に電流を
流すことで発光効率等を改善する結晶改善方法にある。
上に形成される結晶積層膜が周期律表に基づいた複数の
族の異なる材料により形成され且つ結晶成長温度が５０
０°Ｃ以下で結晶積層膜が作製される化合物半導体デバ
イスの結晶改善方法において、結晶積層膜の中に電流を
流すことで発光効率等を改善する結晶改善方法にある。
【００３０】より具体的には、前記化合物半導体は少な
くともＩＩＩ族とＶ族とを含んだり、還元雰囲気は水素
を含む雰囲気であったり、半導体膜をＶ族とＩＩＩ族と
の飛来分子数のフラックス比（蒸気圧の高いＶ族の飛来
分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った
値）を２．５以下に保って成長させたり、真空蒸着が分
子線エピタキシャル成長法によるものであったり、熱処
理の雰囲気が水素１００％に保たれていたり、熱処理温
度が５００°Ｃから８００°Ｃの範囲であったり、熱処
理の時間が１０分から１２０分の範囲であったり、半導
体膜が少なくとも砒素とガリウムとを含んでいたり、半
導体膜がアルミニウムを含んでいたり、前記結晶積層膜
に成長温度より低い温度において電流を流すことで結晶
改善されたり、前記結晶積層膜が、飛来分子数のフラッ
クス比が２．５以下で作製され、結晶積層膜に活性層を
含まないと共に該結晶積層膜が活性領域より基板側に形
成されたりする。
くともＩＩＩ族とＶ族とを含んだり、還元雰囲気は水素
を含む雰囲気であったり、半導体膜をＶ族とＩＩＩ族と
の飛来分子数のフラックス比（蒸気圧の高いＶ族の飛来
分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った
値）を２．５以下に保って成長させたり、真空蒸着が分
子線エピタキシャル成長法によるものであったり、熱処
理の雰囲気が水素１００％に保たれていたり、熱処理温
度が５００°Ｃから８００°Ｃの範囲であったり、熱処
理の時間が１０分から１２０分の範囲であったり、半導
体膜が少なくとも砒素とガリウムとを含んでいたり、半
導体膜がアルミニウムを含んでいたり、前記結晶積層膜
に成長温度より低い温度において電流を流すことで結晶
改善されたり、前記結晶積層膜が、飛来分子数のフラッ
クス比が２．５以下で作製され、結晶積層膜に活性層を
含まないと共に該結晶積層膜が活性領域より基板側に形
成されたりする。
【００３１】
【作用】上記構成の本発明によれば、化合物半導体ヘテ
ロ界面の成長時の基板温度を５００°Ｃ以下とし、１原
子層のステップ差をもつ島の径を小さくすることで、量
子井戸内のエキシトン又は界面近傍のキャリアにとって
実効的に平坦な界面を作製する。続いて、熱処理によっ
て、低温成長に起因する結晶欠陥から回復できるが、そ
の結果、結晶性及び界面平坦性に優れたエピタキシャル
膜を含む半導体デバイスが製造される。
ロ界面の成長時の基板温度を５００°Ｃ以下とし、１原
子層のステップ差をもつ島の径を小さくすることで、量
子井戸内のエキシトン又は界面近傍のキャリアにとって
実効的に平坦な界面を作製する。続いて、熱処理によっ
て、低温成長に起因する結晶欠陥から回復できるが、そ
の結果、結晶性及び界面平坦性に優れたエピタキシャル
膜を含む半導体デバイスが製造される。
【００３２】具体的には、基板温度を５００℃以下とし
て、真空中で、例えばＭＢＥ法に代表される蒸着法で膜
を形成する第１の工程において、Ｖ族とＩＩＩ族との飛
来分子数の比を２．５以下（好ましくは、２以下）に保
って成長させると、高品質の結晶成長が得られる（詳し
くは、特願平２−３１３４３８の明細書を参照）。この
結晶成長の際、１原子層のステップ差をもつ島の径が小
さくなり、量子井戸内のエキシトン又は界面近傍のキャ
リアにとって実効的に平坦な界面が作製される。
て、真空中で、例えばＭＢＥ法に代表される蒸着法で膜
を形成する第１の工程において、Ｖ族とＩＩＩ族との飛
来分子数の比を２．５以下（好ましくは、２以下）に保
って成長させると、高品質の結晶成長が得られる（詳し
くは、特願平２−３１３４３８の明細書を参照）。この
結晶成長の際、１原子層のステップ差をもつ島の径が小
さくなり、量子井戸内のエキシトン又は界面近傍のキャ
リアにとって実効的に平坦な界面が作製される。
【００３３】続いて、還元雰囲気中で成長時の基板温度
以上に昇温すると、結晶欠陥から回復できる。尚、この
とき、熱処理温度が高すぎたり処理時間が長すぎたりす
ると、量子井戸構造が崩れたり、ドーパンドが拡散した
り、表面からＡｓ原子が離脱したりするなどの副作用を
起こすが、水素中で５００℃〜８００℃の熱処理を１０
分〜１２０分の間行ったときには、副作用は起きない
か、又は無視できるほど小さい。
以上に昇温すると、結晶欠陥から回復できる。尚、この
とき、熱処理温度が高すぎたり処理時間が長すぎたりす
ると、量子井戸構造が崩れたり、ドーパンドが拡散した
り、表面からＡｓ原子が離脱したりするなどの副作用を
起こすが、水素中で５００℃〜８００℃の熱処理を１０
分〜１２０分の間行ったときには、副作用は起きない
か、又は無視できるほど小さい。
【００３４】また、低温にて成長した半導体膜に、電流
を通電することにより結晶中の欠陥を低減できる。
を通電することにより結晶中の欠陥を低減できる。
【００３５】
【実施例】図１は、本発明を適用したＩＩＩ−Ｖ族化合
物半導体デバイスの製造工程の第１の実施例についての
説明図であり、実効的に平坦な界面をもつＧａＡｓ／Ａ
ｌＧａＡｓの量子井戸を製造する工程を示している。図
２は、本実施例の量子井戸の構造（図２（ａ））を従来
例（図２（ｂ））との比較において示す説明図である。
物半導体デバイスの製造工程の第１の実施例についての
説明図であり、実効的に平坦な界面をもつＧａＡｓ／Ａ
ｌＧａＡｓの量子井戸を製造する工程を示している。図
２は、本実施例の量子井戸の構造（図２（ａ））を従来
例（図２（ｂ））との比較において示す説明図である。
【００３６】図３に示すように、ｎ−ＧａＡｓ基板１１
の上にアンドープＧａＡｓのバッファ層１２が０．５μ
ｍ、そのバッファ層１２の上にＡｌ0.3Ｇａ0.7Ａｓのバ
リア層１３が１．５μｍ、そのバリア層１３の上にアン
ドープＧａＡｓの量子井戸層１４が８ｎｍ、夫々形成さ
れている。更に、量子井戸層１４の上には、アンドープ
Ａｌ0.3Ｇａ0.7Ａｓのバリア層１５が１．５μｍ、その
上にはアンドープＧａＡｓのキャップ層１６が０．２μ
ｍ、夫々形成されている。
の上にアンドープＧａＡｓのバッファ層１２が０．５μ
ｍ、そのバッファ層１２の上にＡｌ0.3Ｇａ0.7Ａｓのバ
リア層１３が１．５μｍ、そのバリア層１３の上にアン
ドープＧａＡｓの量子井戸層１４が８ｎｍ、夫々形成さ
れている。更に、量子井戸層１４の上には、アンドープ
Ａｌ0.3Ｇａ0.7Ａｓのバリア層１５が１．５μｍ、その
上にはアンドープＧａＡｓのキャップ層１６が０．２μ
ｍ、夫々形成されている。
【００３７】本実施例では、まず、ＭＢＥ法で基板温度
を４００°Ｃとして、Ｖ族／ＩＩＩ族のフラックス比γ
（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ
族の飛来分子数で割った値）をＡｌ0.3Ｇａ0.7Ａｓ層に
対してγ＝１．１となるように定めると、ＧａＡｓの量
子井戸層１４に対してはγ＝１．５７となる（図１の工
程１参照）。このようにして製造された量子井戸１４
を、５１４．５ｎｍの波長をもつＡｒレーザで励起し
て、７７Ｋでのフォトルミネセンスを観測する。する
と、半値幅は３．５ｍｅＶであり、熱エネルギ（６．６
ｍｅＶ）よりも狭く、平坦な界面が形成されたことが判
る。又、発光強度を高温の基板温度（６２５°Ｃ）で成
長したものと比較すると、その１／８程度であって低温
成長に起因した非発光再結合中心を多数含んでいること
が判る。
を４００°Ｃとして、Ｖ族／ＩＩＩ族のフラックス比γ
（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ
族の飛来分子数で割った値）をＡｌ0.3Ｇａ0.7Ａｓ層に
対してγ＝１．１となるように定めると、ＧａＡｓの量
子井戸層１４に対してはγ＝１．５７となる（図１の工
程１参照）。このようにして製造された量子井戸１４
を、５１４．５ｎｍの波長をもつＡｒレーザで励起し
て、７７Ｋでのフォトルミネセンスを観測する。する
と、半値幅は３．５ｍｅＶであり、熱エネルギ（６．６
ｍｅＶ）よりも狭く、平坦な界面が形成されたことが判
る。又、発光強度を高温の基板温度（６２５°Ｃ）で成
長したものと比較すると、その１／８程度であって低温
成長に起因した非発光再結合中心を多数含んでいること
が判る。
【００３８】続いて、１気圧の水素フロー中で７００°
Ｃの熱処理を０．５時間行うと（図１の工程２参照）、
結晶欠陥がアニールされて非発光再結合中心が減少す
る。即ち、発光強度は８倍となり高温成長と同程度とな
る。このとき、量子井戸界面の急峻性は失われないと共
にフォトルミネセンスの半値幅は変わらない。
Ｃの熱処理を０．５時間行うと（図１の工程２参照）、
結晶欠陥がアニールされて非発光再結合中心が減少す
る。即ち、発光強度は８倍となり高温成長と同程度とな
る。このとき、量子井戸界面の急峻性は失われないと共
にフォトルミネセンスの半値幅は変わらない。
【００３９】尚、本実施例では、熱処理の際にはＡｓ圧
を調整するために、他のＡｓ源としてＧａＡｓウェハを
用いてフェーストゥフェース（Face to face）の配置を
行ったが、キャップ材は特に必要としない。又、他のＡ
ｓ源を用いずキャップレスの状態で熱処理を行ってもよ
い。
を調整するために、他のＡｓ源としてＧａＡｓウェハを
用いてフェーストゥフェース（Face to face）の配置を
行ったが、キャップ材は特に必要としない。又、他のＡ
ｓ源を用いずキャップレスの状態で熱処理を行ってもよ
い。
【００４０】次に、本発明の第２実施例について説明す
る。図４は平坦な量子井戸を有する半導体レーザ（ＧＲ
ＩＮ−ＳＣＨ−ＳＱＷレーザダイオード）を製造する工
程の説明図、図５は半導体レーザの構造の説明図であ
る。
る。図４は平坦な量子井戸を有する半導体レーザ（ＧＲ
ＩＮ−ＳＣＨ−ＳＱＷレーザダイオード）を製造する工
程の説明図、図５は半導体レーザの構造の説明図であ
る。
【００４１】図５に示すように、ｎ−ＧａＡｓ基板２１
の上に、ＳｉドープＧａＡｓのバッファ層２２が０．５
μｍ、そのバッファ層２２の上に、ＳｉドープＧａＡｓ
１０ｎｍ及びＳｉドープＡｌ0.5Ｇａ0.5Ａｓ４ｎｍの繰
り返し各１０層ずつからなる多重量子井戸（ＭＱＷ）バ
ッファ層２３が、そのＭＱＷバッファ層２３の上にＳｉ
ドープＡｌ0.5Ｇａ0.5Ａｓクラッド層２４が１．５μ
ｍ、夫々形成されている。
の上に、ＳｉドープＧａＡｓのバッファ層２２が０．５
μｍ、そのバッファ層２２の上に、ＳｉドープＧａＡｓ
１０ｎｍ及びＳｉドープＡｌ0.5Ｇａ0.5Ａｓ４ｎｍの繰
り返し各１０層ずつからなる多重量子井戸（ＭＱＷ）バ
ッファ層２３が、そのＭＱＷバッファ層２３の上にＳｉ
ドープＡｌ0.5Ｇａ0.5Ａｓクラッド層２４が１．５μ
ｍ、夫々形成されている。
【００４２】更に、クラッド層２４の上には、２０００
Å厚の光閉じ込め領域であるＳｉドープＡｌyＧａ1-yＡ
ｓ２５が形成され、そのＡｌの含有率ｙは０．５からな
だらかに変化し、活性層２６の近くでは０．３に低下す
る。
Å厚の光閉じ込め領域であるＳｉドープＡｌyＧａ1-yＡ
ｓ２５が形成され、そのＡｌの含有率ｙは０．５からな
だらかに変化し、活性層２６の近くでは０．３に低下す
る。
【００４３】活性層である単一量子井戸（ＳＱＷ）２６
は、アンドープＡｌ0.3Ｇａ0.7Ａｓ１０ｎｍのバリア層
と、アンドープＧａＡｓ６ｎｍの井戸層と、アンドープ
Ａｌ0.3Ｇａ0.7Ａｓ１０ｎｍのバリア層とからなる。こ
の単一量子井戸２６の上に、上部の光閉じ込め領域であ
るＢｅドープＡｌzＧａ1-zＡｓ２７が２０００Å形成さ
れる。このときのＡｌ含有率ｚもなだらかに変化し、下
部の光閉じ込め層２５とは対照的に、０．３から０．５
へと上昇する。更に、この上部の光閉じ込め層２７の上
に、ＢｅドープＡｌ0.5Ｇａ0.5Ａｓクラッド層２８が
１．５μｍ形成され、その上にＢｅドープＧａＡｓのキ
ャップ層２９が０．５μｍ形成される。
は、アンドープＡｌ0.3Ｇａ0.7Ａｓ１０ｎｍのバリア層
と、アンドープＧａＡｓ６ｎｍの井戸層と、アンドープ
Ａｌ0.3Ｇａ0.7Ａｓ１０ｎｍのバリア層とからなる。こ
の単一量子井戸２６の上に、上部の光閉じ込め領域であ
るＢｅドープＡｌzＧａ1-zＡｓ２７が２０００Å形成さ
れる。このときのＡｌ含有率ｚもなだらかに変化し、下
部の光閉じ込め層２５とは対照的に、０．３から０．５
へと上昇する。更に、この上部の光閉じ込め層２７の上
に、ＢｅドープＡｌ0.5Ｇａ0.5Ａｓクラッド層２８が
１．５μｍ形成され、その上にＢｅドープＧａＡｓのキ
ャップ層２９が０．５μｍ形成される。
【００４４】本実施例では、まずＭＢＥ法で基板温度を
４２５°Ｃとして、Ｖ族／ＩＩＩ族のフラックス比をＡ
ｌ0.5Ｇａ0.5Ａｓ層に対してγ＝１．１となるようにし
て成膜した（図４の工程１参照）。活性層２６のＧａＡ
ｓ層が成長するときのＶ族／ＩＩＩ族フラックス比は、
２．２となる。続いて、成膜したレーザウェハを１気圧
の水素フロー中におき、７００°Ｃの熱処理を１時間行
った（図４の工程２参照）。その結果、結晶欠陥からの
回復の効果は、レーザの発振閾電流密度の変化に現れ
た。例えば、１００μｍ幅、共振器長４００μｍのブロ
ード・エリア・ストライプ・レーザに加工したもので
は、熱処理前の発振閾電流密度１．５ｋＡ／ｃｍ2
が、熱処理後には０．５３ｋＡ／ｃｍ2にまで低減し
た。
４２５°Ｃとして、Ｖ族／ＩＩＩ族のフラックス比をＡ
ｌ0.5Ｇａ0.5Ａｓ層に対してγ＝１．１となるようにし
て成膜した（図４の工程１参照）。活性層２６のＧａＡ
ｓ層が成長するときのＶ族／ＩＩＩ族フラックス比は、
２．２となる。続いて、成膜したレーザウェハを１気圧
の水素フロー中におき、７００°Ｃの熱処理を１時間行
った（図４の工程２参照）。その結果、結晶欠陥からの
回復の効果は、レーザの発振閾電流密度の変化に現れ
た。例えば、１００μｍ幅、共振器長４００μｍのブロ
ード・エリア・ストライプ・レーザに加工したもので
は、熱処理前の発振閾電流密度１．５ｋＡ／ｃｍ2
が、熱処理後には０．５３ｋＡ／ｃｍ2にまで低減し
た。
【００４５】尚、各層に対するドーピングの有無は、本
実施例のプロセス及び結果に影響しない。
実施例のプロセス及び結果に影響しない。
【００４６】続いて、第３実施例について説明する。図
６は高電子移動トランジスタ（ＨＥＭＴ）の構造を表す
説明図である。
６は高電子移動トランジスタ（ＨＥＭＴ）の構造を表す
説明図である。
【００４７】図６において、３１は半絶縁性ＧａＡｓ基
板、３２は１μｍ厚の活性層領域となるアンドープＧａ
Ａｓ、３３はスペーサ層である１００ÅのＡｌxＧａ1-x
Ａｓ、３４は１μｍ厚のＳｉドープＡｌxＧａ1-xＡｓ、
３５はソース、３６はゲート、３７はドレイン、３９は
アイソレーション、４０は基板３１の上に堆積されたバ
ッファ層のアンドープのＧａＡｓである。 尚、本実施
例では、層３３，３４のＡｌ含有率ｘ＝０．２５とし
た。又、３８は２次元電子ガスである。
板、３２は１μｍ厚の活性層領域となるアンドープＧａ
Ａｓ、３３はスペーサ層である１００ÅのＡｌxＧａ1-x
Ａｓ、３４は１μｍ厚のＳｉドープＡｌxＧａ1-xＡｓ、
３５はソース、３６はゲート、３７はドレイン、３９は
アイソレーション、４０は基板３１の上に堆積されたバ
ッファ層のアンドープのＧａＡｓである。 尚、本実施
例では、層３３，３４のＡｌ含有率ｘ＝０．２５とし
た。又、３８は２次元電子ガスである。
【００４８】上記構造のデバイス製造の特徴は、膜成長
時のフラックス比γが２．０以下に保たれていることに
あり、Ａｓ4（４個の原子がまとまった分子状のもの）
圧は１×１０-5Ｔｏｒｒとした。これでＶ族／ＩＩＩ族
のフラックス比γは、ＡｌＧａＡｓで１．４、ＧａＡｓ
で１．９となった。これにより、低温成長であっても良
質な化合物半導体結晶が得られた。特に２次元電子ガス
３８は、アンドープＧａＡｓの活性層３２とＡｌxＧａ
1-xＡｓスペーサ層３３の間の界面付近に存在するが、
この界面を実効的に平坦なものとすることができる。
時のフラックス比γが２．０以下に保たれていることに
あり、Ａｓ4（４個の原子がまとまった分子状のもの）
圧は１×１０-5Ｔｏｒｒとした。これでＶ族／ＩＩＩ族
のフラックス比γは、ＡｌＧａＡｓで１．４、ＧａＡｓ
で１．９となった。これにより、低温成長であっても良
質な化合物半導体結晶が得られた。特に２次元電子ガス
３８は、アンドープＧａＡｓの活性層３２とＡｌxＧａ
1-xＡｓスペーサ層３３の間の界面付近に存在するが、
この界面を実効的に平坦なものとすることができる。
【００４９】このようにして製造されたデバイスを、１
気圧の水素フロー中で６００℃の熱処理を１時間行った
ところキャリア移動度の大幅な改善がみられた。
気圧の水素フロー中で６００℃の熱処理を１時間行った
ところキャリア移動度の大幅な改善がみられた。
【００５０】尚、上記の第１〜第３の実施例では、Ａｌ
ＧａＡｓ系の材料を中心に用いたが、この他に、例え
ば、ＧａＰ・ＡｌＧａＰ・ＧａＩｎＡｓの組み合わせか
らなるヘテロ界面としてもよい。これら材料を用いたと
きにも、上記実施例と同様の効果を奏する。
ＧａＡｓ系の材料を中心に用いたが、この他に、例え
ば、ＧａＰ・ＡｌＧａＰ・ＧａＩｎＡｓの組み合わせか
らなるヘテロ界面としてもよい。これら材料を用いたと
きにも、上記実施例と同様の効果を奏する。
【００５１】次に、本発明の第４の実施例について図面
と共に説明する。図７は本発明が適用された結晶改善法
によって作製された単一量子井戸（ＳＱＷ）レーザの断
面図である。
と共に説明する。図７は本発明が適用された結晶改善法
によって作製された単一量子井戸（ＳＱＷ）レーザの断
面図である。
【００５２】図示するように、ｎ−ＧａＡｓ基板５１上
にＳｉドープＧａＡｓのバッファ層５２が形成され、バ
ッファ層５２の上にＳｉドープＡｌ0.5Ｇａ0.5Ａｓ５３
が１．５μｍの厚さに形成されている。更にバッファ層
５２の上には、下部光閉じ込め層５４、活性層５５、上
部光閉じ込め層５６、ドープＡｌ0.5Ｇａ0.5Ａｓの層５
７、キャップ層５８の順に形成・積層されている。
にＳｉドープＧａＡｓのバッファ層５２が形成され、バ
ッファ層５２の上にＳｉドープＡｌ0.5Ｇａ0.5Ａｓ５３
が１．５μｍの厚さに形成されている。更にバッファ層
５２の上には、下部光閉じ込め層５４、活性層５５、上
部光閉じ込め層５６、ドープＡｌ0.5Ｇａ0.5Ａｓの層５
７、キャップ層５８の順に形成・積層されている。
【００５３】下部光閉じ込め領域５４は、２０００オン
グストローム厚のアンドープＡｌyＧａ1-yＡｓであり、
Ａｌの含有率ｙは０．５からグレーディドに変わり活性
層５５の近くでは０．３に低下する。活性層５５は、７
０オングストローム厚のアンドープＧａＡｓであり、上
部光閉じ込め領域５６は２０００オングストロームのア
ンドープＡｌzＧａ1-zＡｓであり、Ａｌの含有率ｚは、
下部光閉じ込め層５４とは反対に活性層５５の近くでの
０．３から０．５へと上昇する。層５７は１．５μｍの
厚さであり、キャップ層５８は０．５μｍのＢｅドープ
ＧａＡｓである。
グストローム厚のアンドープＡｌyＧａ1-yＡｓであり、
Ａｌの含有率ｙは０．５からグレーディドに変わり活性
層５５の近くでは０．３に低下する。活性層５５は、７
０オングストローム厚のアンドープＧａＡｓであり、上
部光閉じ込め領域５６は２０００オングストロームのア
ンドープＡｌzＧａ1-zＡｓであり、Ａｌの含有率ｚは、
下部光閉じ込め層５４とは反対に活性層５５の近くでの
０．３から０．５へと上昇する。層５７は１．５μｍの
厚さであり、キャップ層５８は０．５μｍのＢｅドープ
ＧａＡｓである。
【００５４】各層が積層された後に、基板５１を１００
μｍ程度に薄くし、ｐ側の電極としてＣｒ／Ａｕ５９
を、ｎ側の電極としてＡｕＧｅ／Ｎｉ／Ａｕ６０を、夫
々形成し、そして加工してリッジ形導波路をもったＳＱ
Ｗレーザを作製した。
μｍ程度に薄くし、ｐ側の電極としてＣｒ／Ａｕ５９
を、ｎ側の電極としてＡｕＧｅ／Ｎｉ／Ａｕ６０を、夫
々形成し、そして加工してリッジ形導波路をもったＳＱ
Ｗレーザを作製した。
【００５５】このように作製されたＳＱＷレーザに、環
境温度７０°Ｃの下で電流を流した。図８に、その通電
における閾電流密度の時間的変化を示す。図８におい
て、横軸６１は通電時間、縦軸６２はＳＱＷレーザの閾
電流（ｍＡ）である。図示するように、閾電流は通電時
間が経過するにしたがって低下し、一定時間の後には飽
和するという傾向がみられる。通電の結果、ＳＱＷレー
ザの閾値は、未通電のものに比較して２／３となった。
条件によっては１／２となるときもあるが、閾値が安定
し一定になると、それ以後は変化しない。
境温度７０°Ｃの下で電流を流した。図８に、その通電
における閾電流密度の時間的変化を示す。図８におい
て、横軸６１は通電時間、縦軸６２はＳＱＷレーザの閾
電流（ｍＡ）である。図示するように、閾電流は通電時
間が経過するにしたがって低下し、一定時間の後には飽
和するという傾向がみられる。通電の結果、ＳＱＷレー
ザの閾値は、未通電のものに比較して２／３となった。
条件によっては１／２となるときもあるが、閾値が安定
し一定になると、それ以後は変化しない。
【００５６】尚、ＳＱＷレーザへの通電は、できるだけ
レーザ発振していない状態で行うことが望ましい。何故
なら、レーザ発振させると端面がレーザ光により劣化す
る可能性があるからである。又、結晶改善はレーザの光
出力には影響がなく通電量及び周囲温度に大きく依存し
ているからである。
レーザ発振していない状態で行うことが望ましい。何故
なら、レーザ発振させると端面がレーザ光により劣化す
る可能性があるからである。又、結晶改善はレーザの光
出力には影響がなく通電量及び周囲温度に大きく依存し
ているからである。
【００５７】ここで、結晶改善が通電量及び周囲温度に
依存することの一例を示す。図９（ａ）には、供給電流
量が一定のときの周囲温度と改善された電流量との関係
が、図９（ｂ）には周囲温度が一定のときの供給電流量
と改善された電流量との関係が、夫々示されている。図
から判るように、周囲温度が高いほど低下する電流量が
大きく、又供給電流量が多いほど改善速度が大きく、同
じレベルで通電する場合には周囲温度を上げレーザ発振
させないで通電したときの方が改善大きく端面劣化も少
ない。
依存することの一例を示す。図９（ａ）には、供給電流
量が一定のときの周囲温度と改善された電流量との関係
が、図９（ｂ）には周囲温度が一定のときの供給電流量
と改善された電流量との関係が、夫々示されている。図
から判るように、周囲温度が高いほど低下する電流量が
大きく、又供給電流量が多いほど改善速度が大きく、同
じレベルで通電する場合には周囲温度を上げレーザ発振
させないで通電したときの方が改善大きく端面劣化も少
ない。
【００５８】次に、本発明の第５実施例について説明す
る。図１０は多重量子井戸（ＭＱＷ）構造を活性層にも
つ半導体レーザの断面図である。
る。図１０は多重量子井戸（ＭＱＷ）構造を活性層にも
つ半導体レーザの断面図である。
【００５９】図において、７１は基板である０．５μｍ
厚のｐ−ＧａＡｓ、７２はバッファ層である０．５μｍ
のＢｅドープＧａＡｓ、７３はクラッド層である１．５
μｍ厚のＢｅドープＡｌ0.5Ｇａ0.5Ａｓ、７４は光閉じ
込め層である２００ｎｍ厚のＢｅドープＡｌxＧａ1-xＡ
ｓ、７５は活性層であるノンドープＧａＡｓとＡｌ0.3
Ｇａ0.7Ａｓとの５層構造である。活性層７５には、更
に、上部光閉じ込め層７６、ドープＡｌ0.5Ｇａ0.5Ａｓ
の層７７、キャップ層７８の順に形成・積層されてい
る。光閉じ込め層７４のＡｌ組成は、クラッド層７３と
の界面では０．５で活性層７５との界面では０．３に低
下している。
厚のｐ−ＧａＡｓ、７２はバッファ層である０．５μｍ
のＢｅドープＧａＡｓ、７３はクラッド層である１．５
μｍ厚のＢｅドープＡｌ0.5Ｇａ0.5Ａｓ、７４は光閉じ
込め層である２００ｎｍ厚のＢｅドープＡｌxＧａ1-xＡ
ｓ、７５は活性層であるノンドープＧａＡｓとＡｌ0.3
Ｇａ0.7Ａｓとの５層構造である。活性層７５には、更
に、上部光閉じ込め層７６、ドープＡｌ0.5Ｇａ0.5Ａｓ
の層７７、キャップ層７８の順に形成・積層されてい
る。光閉じ込め層７４のＡｌ組成は、クラッド層７３と
の界面では０．５で活性層７５との界面では０．３に低
下している。
【００６０】この活性層７５では、まずノンドープＧａ
Ａｓが６ｎｍ厚の層に形成され、その上にノンドープＡ
ｌ0.3Ｇａ0.7Ａｓが１０ｎｍ厚の層に形成される。続い
て、ノンドープＧａＡｓの層とノンドープＡｌ0.3Ｇａ
0.7Ａｓの層とが５回積層されて活性層７５が形成され
る。
Ａｓが６ｎｍ厚の層に形成され、その上にノンドープＡ
ｌ0.3Ｇａ0.7Ａｓが１０ｎｍ厚の層に形成される。続い
て、ノンドープＧａＡｓの層とノンドープＡｌ0.3Ｇａ
0.7Ａｓの層とが５回積層されて活性層７５が形成され
る。
【００６１】７６は上部光閉じ込め層である２００ｎｍ
厚のＳｉドープＡｌxＧａ1-xＡｓ、７７はクラッド層で
ある１．５μｍ厚のＳｉドープＡｌ0.5Ｇａ0.5Ａｓ、７
８はコンタクト層である０．５μｍ厚のＳｉドープＧａ
Ａｓである。クラッド層７７のＡｌ組成は、活性層７５
との界面では０．３であり上部クラッド層７７との界面
では０．５となる。７９はｎ側電極であるＡｕＧｅ／Ａ
ｕであり、８０はｐ側電極であるＣｒ／Ａｕである。
厚のＳｉドープＡｌxＧａ1-xＡｓ、７７はクラッド層で
ある１．５μｍ厚のＳｉドープＡｌ0.5Ｇａ0.5Ａｓ、７
８はコンタクト層である０．５μｍ厚のＳｉドープＧａ
Ａｓである。クラッド層７７のＡｌ組成は、活性層７５
との界面では０．３であり上部クラッド層７７との界面
では０．５となる。７９はｎ側電極であるＡｕＧｅ／Ａ
ｕであり、８０はｐ側電極であるＣｒ／Ａｕである。
【００６２】上記構成のＭＱＷレーザにおいても通電に
よる結晶改善の効果がみられる。具体的には、７０°Ｃ
の周囲温度、１０時間程度の通電によって閾値を２／３
程度にすることができた。更に、上記と同様な現象結果
が、活性層が０．１μｍ程度の厚さのノーマル・ダブル
ヘテロ（ＤＨ）構造についても確認され、通電による結
晶改善の方法が、低温成長の半導体レーザに適用できる
ことが実証された。
よる結晶改善の効果がみられる。具体的には、７０°Ｃ
の周囲温度、１０時間程度の通電によって閾値を２／３
程度にすることができた。更に、上記と同様な現象結果
が、活性層が０．１μｍ程度の厚さのノーマル・ダブル
ヘテロ（ＤＨ）構造についても確認され、通電による結
晶改善の方法が、低温成長の半導体レーザに適用できる
ことが実証された。
【００６３】尚、本実施例の結晶改善法は、低温成長の
発光ダイオードなどにも適用できる。光通信などでは、
高速通信の実現にとって半導体デバイスの集積化は重要
な技術である。半導体デバイスの集積化工程において、
低温成長の技術はプロセスのうえで重要であるが、本実
施例の結晶改善法と組み合わせることで、５００°Ｃ以
下での低温下で一貫プロセスを実現することができる。
更に、最適化を図れば３５０°Ｃ程度の低温下での一貫
プロセスが実現できる。
発光ダイオードなどにも適用できる。光通信などでは、
高速通信の実現にとって半導体デバイスの集積化は重要
な技術である。半導体デバイスの集積化工程において、
低温成長の技術はプロセスのうえで重要であるが、本実
施例の結晶改善法と組み合わせることで、５００°Ｃ以
下での低温下で一貫プロセスを実現することができる。
更に、最適化を図れば３５０°Ｃ程度の低温下での一貫
プロセスが実現できる。
【００６４】このような低温成長技術と本発明の通電に
よる結晶改善法とにより、Ｓｉ基板の上にＡｌＧａＡｓ
系のレーザを作製することができる。その作製例につい
て、以下説明する。
よる結晶改善法とにより、Ｓｉ基板の上にＡｌＧａＡｓ
系のレーザを作製することができる。その作製例につい
て、以下説明する。
【００６５】図１１は、Ｓｉ基板８２の上に基板温度３
５０°ＣでＳｉドープＧａＡｓ８３を成長させる成長法
の説明図である。ＳｉドープＧａＡｓ８３の欠陥密度は
１×１０5ｃｍ-2であった。従来のものに比して二桁以
上の改善が図られたが、この改善は熱膨張係数などの違
いによるストレスが緩和されたことによる。
５０°ＣでＳｉドープＧａＡｓ８３を成長させる成長法
の説明図である。ＳｉドープＧａＡｓ８３の欠陥密度は
１×１０5ｃｍ-2であった。従来のものに比して二桁以
上の改善が図られたが、この改善は熱膨張係数などの違
いによるストレスが緩和されたことによる。
【００６６】図１２は、第６実施例の半導体レーザの断
面図である。この半導体レーザの作製は、上記ストレス
緩和法が用いられている。尚、半導体レーザはＳｉ基板
の上に作製され、クラッド層のＡｌ含有率は０．５とし
た。
面図である。この半導体レーザの作製は、上記ストレス
緩和法が用いられている。尚、半導体レーザはＳｉ基板
の上に作製され、クラッド層のＡｌ含有率は０．５とし
た。
【００６７】図１２において、９１は（００１）面ｎ形
Ｓｉ基板、９２は０．５μｍ厚のＳｉドープＧａＡｓ、
９３は２．０μｍ厚のＳｉドープＡｌ0.5Ｇａ0.5Ａｓ、
９４は５００オングストローム厚のＳｉドープＡｌxＧ
ａ1-xＡｓの光閉じ込め層（ｘは０．５から０．３に下
げる）、９５は７０オングストローム厚のアンドープＧ
ａＡｓの活性層、９６は５００オングストローム厚のＢ
ｅドープＡｌyＧａ1-yＡｓの上部光閉じ込め層（ｙは
０．３から０．５に上げる）、９７は１．５μｍ厚のＢ
ｅドープＡｌ0.5Ｇａ0.5Ａｓの上部クラッド層、９８は
ＢｅドープＧａＡｓのキャップ層、９９はｐ形電極、１
００はｎ形電極である。
Ｓｉ基板、９２は０．５μｍ厚のＳｉドープＧａＡｓ、
９３は２．０μｍ厚のＳｉドープＡｌ0.5Ｇａ0.5Ａｓ、
９４は５００オングストローム厚のＳｉドープＡｌxＧ
ａ1-xＡｓの光閉じ込め層（ｘは０．５から０．３に下
げる）、９５は７０オングストローム厚のアンドープＧ
ａＡｓの活性層、９６は５００オングストローム厚のＢ
ｅドープＡｌyＧａ1-yＡｓの上部光閉じ込め層（ｙは
０．３から０．５に上げる）、９７は１．５μｍ厚のＢ
ｅドープＡｌ0.5Ｇａ0.5Ａｓの上部クラッド層、９８は
ＢｅドープＧａＡｓのキャップ層、９９はｐ形電極、１
００はｎ形電極である。
【００６８】成長法としてはＭＢＥ法を採用し、ＧａＡ
ｓ９５の成長速度を０．７μｍ／ｈ、基板温度を３５０
°Ｃ、基板回転速度を１２ｒｐｍとした。各層のフラッ
クス比は２以下に保つようにＡｓ圧を制御した。その結
果、閾値電流密度は２ｋＡ／ｃｍ2となった。更に、６
０°Ｃの周囲温度の下で１０時間程度通電すると、閾値
は１ｋＡ／ｃｍ2に改善された。
ｓ９５の成長速度を０．７μｍ／ｈ、基板温度を３５０
°Ｃ、基板回転速度を１２ｒｐｍとした。各層のフラッ
クス比は２以下に保つようにＡｓ圧を制御した。その結
果、閾値電流密度は２ｋＡ／ｃｍ2となった。更に、６
０°Ｃの周囲温度の下で１０時間程度通電すると、閾値
は１ｋＡ／ｃｍ2に改善された。
【００６９】この例のように、Ｓｉ基板上にＧａＡｓを
成長させるときにも通電することにより低温成長でも良
質な膜を作製することができる。
成長させるときにも通電することにより低温成長でも良
質な膜を作製することができる。
【００７０】尚、本実施例では活性層の構造として、Ｓ
ＱＷに限らずＭＱＷ構造や量子効果をもたない厚さ０．
１ほどのＧａＡｓなどを用いてもよい。更に、本実施例
ではＭＢＥ法を採用したが、半導体デバイスの一部の層
をＭＥＥ法（Migration Enhanced Epitaxy）により形成
するようにしてもよい（ＭＥＥ法の詳細については、例
えばJapanese Journal of Applied Physics Vol.28,No.
2,February,1989,pp.200-209 を参照されたい）。
ＱＷに限らずＭＱＷ構造や量子効果をもたない厚さ０．
１ほどのＧａＡｓなどを用いてもよい。更に、本実施例
ではＭＢＥ法を採用したが、半導体デバイスの一部の層
をＭＥＥ法（Migration Enhanced Epitaxy）により形成
するようにしてもよい（ＭＥＥ法の詳細については、例
えばJapanese Journal of Applied Physics Vol.28,No.
2,February,1989,pp.200-209 を参照されたい）。
【００７１】ＭＢＥ法では半導体の構成材料の供給は連
続であり、ＭＥＥ法ではＧａ，Ａｌ，Ａｓなどの材料毎
に又はＩＩＩ族とＶ族とで交互に供給する。ＭＥＥ法で
はすべて低温プロセスであって高品質（高結晶化）のＡ
ｌＧａＡｓやＧａＡｓなどが得られるが、材料を交互に
供給するので成長速度が遅いという問題があったが、本
成長法の低フラックス比成長を組み合わせることで、克
服できる。
続であり、ＭＥＥ法ではＧａ，Ａｌ，Ａｓなどの材料毎
に又はＩＩＩ族とＶ族とで交互に供給する。ＭＥＥ法で
はすべて低温プロセスであって高品質（高結晶化）のＡ
ｌＧａＡｓやＧａＡｓなどが得られるが、材料を交互に
供給するので成長速度が遅いという問題があったが、本
成長法の低フラックス比成長を組み合わせることで、克
服できる。
【００７２】ここで、ＭＥＥ法を部分的に採用した成長
法の一例について説明する。第５実施例（図１０）にお
いて、ＭＥＥ法で、下部光閉じ込め層のＡｌ0.4Ｇａ0.6
Ａｓ７４、ＭＱＷ層７５、上部閉じ込め層のＡｌ0.4Ｇ
ａ0.6Ａｓ７６を成長させる。ＡｌとＧａとを対としＡ
ｓを交互に基板に照射した。組成比はフラックス量によ
って決定した。本例では、閾電流密度１．５ｋＡ／ｃｍ
2が得られ、通電により８００Ａ／ｃｍ2の閾値を得た。
法の一例について説明する。第５実施例（図１０）にお
いて、ＭＥＥ法で、下部光閉じ込め層のＡｌ0.4Ｇａ0.6
Ａｓ７４、ＭＱＷ層７５、上部閉じ込め層のＡｌ0.4Ｇ
ａ0.6Ａｓ７６を成長させる。ＡｌとＧａとを対としＡ
ｓを交互に基板に照射した。組成比はフラックス量によ
って決定した。本例では、閾電流密度１．５ｋＡ／ｃｍ
2が得られ、通電により８００Ａ／ｃｍ2の閾値を得た。
【００７３】尚、他の材料としてはＩＩ−ＶＩ系の材料
についても適用できる。例えば、ＺｎＳｅ，ＣｄＴｅな
どは低温成長が必要とされる材料であるが、ＧａＡｓ系
やＡｌＧａＡｓ系は低温成長のときには結晶の質が落ち
るという問題があったが、通電することで良質な結晶を
得ることができる。つまり、通電による結晶改善法によ
って、低温成長材料とＧａＡｓを代表とするＩＩＩ−Ｖ
族化合物半導体系との複合化が実現できる。
についても適用できる。例えば、ＺｎＳｅ，ＣｄＴｅな
どは低温成長が必要とされる材料であるが、ＧａＡｓ系
やＡｌＧａＡｓ系は低温成長のときには結晶の質が落ち
るという問題があったが、通電することで良質な結晶を
得ることができる。つまり、通電による結晶改善法によ
って、低温成長材料とＧａＡｓを代表とするＩＩＩ−Ｖ
族化合物半導体系との複合化が実現できる。
【００７４】
【発明の効果】以上詳述したように本発明によれば、化
合物半導体ヘテロ界面の成長時の基板温度を５００°Ｃ
以下とし、１原子層のステップ差をもつ島の径を小さく
する。したがって、量子井戸内のエキシトン又は界面近
傍のキャリアにとって実効的に平坦な界面を製作でき、
その後の熱処理によって、低温成長に起因する結晶欠陥
を回復できるので、結晶性及び界面平坦性に優れた半導
体デバイスを製造することができる。
合物半導体ヘテロ界面の成長時の基板温度を５００°Ｃ
以下とし、１原子層のステップ差をもつ島の径を小さく
する。したがって、量子井戸内のエキシトン又は界面近
傍のキャリアにとって実効的に平坦な界面を製作でき、
その後の熱処理によって、低温成長に起因する結晶欠陥
を回復できるので、結晶性及び界面平坦性に優れた半導
体デバイスを製造することができる。
【００７５】また、本発明によれば、低温成長で結晶積
層膜を作製すると共に成長した結晶積層膜の中に電流を
流すことによって結晶が改善されるので、半導体デバイ
スの低温一貫プロセスが実現でき、ＺｎＳｅ，ＣｄＴｅ
を代表とする低温材料との複合化及びＳｉ基板上のＧａ
Ａｓ作製に代表される歪材料系の結晶成長が実現でき
る。
層膜を作製すると共に成長した結晶積層膜の中に電流を
流すことによって結晶が改善されるので、半導体デバイ
スの低温一貫プロセスが実現でき、ＺｎＳｅ，ＣｄＴｅ
を代表とする低温材料との複合化及びＳｉ基板上のＧａ
Ａｓ作製に代表される歪材料系の結晶成長が実現でき
る。
【図１】本発明の第１実施例の製造工程の説明図であ
る。
る。
【図２】第１実施例の量子井戸の構造を従来例との比較
で示す説明図である。
で示す説明図である。
【図３】第１実施例の半導体レーザの構造の説明図であ
る。
る。
【図４】本発明の第２実施例の製造工程の説明図であ
る。
る。
【図５】第２実施例の半導体レーザの構造の説明図であ
る。
る。
【図６】第３実施例であるＨＥＭＴ構造の説明図であ
る。
る。
【図７】本発明の第４実施例の断面図である。
【図８】閾電流密度の時間的変化を表すグラフである。
【図９】通電量、周囲温度、電流変化量の特性の説明図
である。
である。
【図１０】本発明の第５実施例のの断面図である。
【図１１】ＳｉドープＧａＡｓの成長法の説明図であ
る。
る。
【図１２】本発明の第６実施例の断面図である。
【図１３】従来成長法で作製された半導体レーザの断面
図である。
図である。
【図１４】従来成長法で作製されたレーザの特性を表す
グラフである。
グラフである。
【図１５】ＳｎドープＧａＡｓの拡散特性を表すグラフ
である。
である。
【図１６】従来成長法で作製されたダブルヘテロ接合レ
ーザの断面図である。
ーザの断面図である。
【図１７】従来成長法で作製されたレーザの特性を表す
グラフである。
グラフである。
【図１８】ＧａＡｓ基板上にＺｎＳｅを成長させる従来
成長法の説明図である。
成長法の説明図である。
【図１９】ＧａＡｓ基板上にＺｎＳｅを成長させる従来
成長法の説明図である。
成長法の説明図である。
１１，２１，５１ ｎ−ＧａＡｓ基板 １２ アンドープＧａＡｓバッファ
層 １３，１５ アンドープＡｌ0.3Ｇａ0.7Ａ
ｓバリア層 １４，２６ アンドープＧａＡｓ量子井戸
層 １６ ＧａＡｓキャップ層 ２２ ｎ−ＧａＡｓバッファ層 ２３ ｎ−ＭＱＷバッファ層 ２４ ｎ−Ａｌ0.5Ｇａ0.5Ａｓクラ
ッド層 ２５ ｎ−ＡｌyＧａ1-yＡｓ光閉じ
込め層 ２７ ｐ−ＡｌzＧａ1-zＡｓ光閉じ
込め層 ２８ ｐ−Ａｌ0.5Ｇａ0.5Ａｓクラ
ッド層 ２９ ｐ−ＧａＡｓキャップ層 ３１ 半絶縁性ＧａＡｓ基板 ３２ 高純度ＧａＡｓ層 ３３ Ａｌ0.25Ｇａ0.75Ａｓスペー
サ層 ３４ ｎ−Ａｌ0.25Ｇａ0.75Ａｓス
ペーサ層 ３５ ソース ３６ ゲート ３７ ドレイン ３８ ２次元電子ガス ３９ アイソレーション ５２ ＳｉドープＧａＡｓバッファ
層 ５３ ＳｉドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ５４ アンドープＡｌyＧａ1-yＡｓ
下部光閉じ込め層 ５５ アンドープＧａＡｓ活性層 ５６ アンドープＡｌzＧａ1-zＡｓ
上部光閉じ込め層 ５７ ＢｅドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ５８，９８ ＢｅドープＧａＡｓのキャッ
プ層 ５９，６０，７９，８０，９９，１００
電極 ６１ 通電時間 ６２ 閾電流 ７１ ｐ−ＧａＡｓ基板 ７２ ＢｅドープＧａＡｓバッファ
層 ７３ ＢｅドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ７４ ＢｅドープＡｌxＧａ1-xＡｓ
光閉じ込め層 ７５ アンドープＭＱＷ活性層 ７６ ＳｉドープＡｌxＧａ1-xＡｓ
光閉じ込め層 ７７ ＳｉドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ７８ Ｓｉドープコンタクト層 ８２，９１ Ｓｉ基板 ８３ ＳｉドープＧａ Ａｓ層 ９２ ＳｉドープＧａＡｓバッファ
層 ９３ ＳｉドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ９４ ＳｉドープＡｌxＧａ1-xＡｓ
光閉じ込め層 ９５ アンドープＧａＡｓ活性層 ９６ ＢｅドープＡｌyＧａ1-yＡｓ
光閉じ込め層 ９７ ＢｅドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層
層 １３，１５ アンドープＡｌ0.3Ｇａ0.7Ａ
ｓバリア層 １４，２６ アンドープＧａＡｓ量子井戸
層 １６ ＧａＡｓキャップ層 ２２ ｎ−ＧａＡｓバッファ層 ２３ ｎ−ＭＱＷバッファ層 ２４ ｎ−Ａｌ0.5Ｇａ0.5Ａｓクラ
ッド層 ２５ ｎ−ＡｌyＧａ1-yＡｓ光閉じ
込め層 ２７ ｐ−ＡｌzＧａ1-zＡｓ光閉じ
込め層 ２８ ｐ−Ａｌ0.5Ｇａ0.5Ａｓクラ
ッド層 ２９ ｐ−ＧａＡｓキャップ層 ３１ 半絶縁性ＧａＡｓ基板 ３２ 高純度ＧａＡｓ層 ３３ Ａｌ0.25Ｇａ0.75Ａｓスペー
サ層 ３４ ｎ−Ａｌ0.25Ｇａ0.75Ａｓス
ペーサ層 ３５ ソース ３６ ゲート ３７ ドレイン ３８ ２次元電子ガス ３９ アイソレーション ５２ ＳｉドープＧａＡｓバッファ
層 ５３ ＳｉドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ５４ アンドープＡｌyＧａ1-yＡｓ
下部光閉じ込め層 ５５ アンドープＧａＡｓ活性層 ５６ アンドープＡｌzＧａ1-zＡｓ
上部光閉じ込め層 ５７ ＢｅドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ５８，９８ ＢｅドープＧａＡｓのキャッ
プ層 ５９，６０，７９，８０，９９，１００
電極 ６１ 通電時間 ６２ 閾電流 ７１ ｐ−ＧａＡｓ基板 ７２ ＢｅドープＧａＡｓバッファ
層 ７３ ＢｅドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ７４ ＢｅドープＡｌxＧａ1-xＡｓ
光閉じ込め層 ７５ アンドープＭＱＷ活性層 ７６ ＳｉドープＡｌxＧａ1-xＡｓ
光閉じ込め層 ７７ ＳｉドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ７８ Ｓｉドープコンタクト層 ８２，９１ Ｓｉ基板 ８３ ＳｉドープＧａ Ａｓ層 ９２ ＳｉドープＧａＡｓバッファ
層 ９３ ＳｉドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層 ９４ ＳｉドープＡｌxＧａ1-xＡｓ
光閉じ込め層 ９５ アンドープＧａＡｓ活性層 ９６ ＢｅドープＡｌyＧａ1-yＡｓ
光閉じ込め層 ９７ ＢｅドープＡｌ0.5Ｇａ0.5Ａ
ｓクラッド層
フロントページの続き (56)参考文献 特開 平１−187891（ＪＰ，Ａ) 特開 平３−297186（ＪＰ，Ａ) 特開 平１−128424（ＪＰ，Ａ) 特開 平３−297185（ＪＰ，Ａ) 特開 平３−50882（ＪＰ，Ａ) 特開 平２−181485（ＪＰ，Ａ) 特開 平４−96320（ＪＰ，Ａ) 特開 平４−184175（ＪＰ，Ａ) 特開 平４−188614（ＪＰ，Ａ) ＡＰＰＬ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏ ｌ．61，Ｎｏ．14，ｐｐ．1679− (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 H01L 33/00 H01L 21/20 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (15)
- 【請求項１】 基板温度を５００°Ｃ以下で真空蒸着に
より化合物半導体を成長させて形成した半導体膜を含む
半導体デバイスを、還元雰囲気中で熱処理する工程を含
むことを特徴とする結晶改善された化合物半導体デバイ
スの製造方法。 - 【請求項２】 前記化合物半導体は少なくともＩＩＩ族
とＶ族とを含むことを特徴とする請求項１記載の化合物
半導体デバイスの製造方法。 - 【請求項３】 前記還元雰囲気は水素を含む雰囲気であ
ることを特徴とする請求項１記載の化合物半導体デバイ
スの製造方法。 - 【請求項４】 前記半導体膜をＶ族とＩＩＩ族との飛来
分子数の比（蒸気圧の高いＶ族の飛来分子数を蒸気圧の
低いＩＩＩ族の飛来分子数で割った値）を２．５以下に
保って成長させたことを特徴とする請求項１記載の化合
物半導体デバイスの製造方法。 - 【請求項５】 前記真空蒸着が分子線エピタキシャル成
長法によるものであることを特徴とする請求項１記載の
化合物半導体デバイスの製造方法。 - 【請求項６】 前記熱処理の雰囲気が水素１００％に保
たれていることを特徴とする請求項１記載の化合物半導
体デバイスの製造方法。 - 【請求項７】 前記熱処理温度が５００°Ｃから８００
°Ｃの範囲であることを特徴とする請求項１記載の化合
物半導体デバイスの製造方法。 - 【請求項８】 前記熱処理の時間が１０分から１２０分
の範囲であることを特徴とする請求項１記載の化合物半
導体デバイスの製造方法。 - 【請求項９】 前記半導体膜が少なくとも砒素とガリウ
ムとを含んでいることを特徴とする請求項２記載の化合
物半導体デバイスの製造方法。 - 【請求項１０】 前記半導体膜がアルミニウムを含んで
いることを特徴とする請求項１記載の化合物半導体デバ
イスの製造方法。 - 【請求項１１】 基板上に形成される結晶積層膜が周期
律表に基づいた複数の族の異なる材料により形成され且
つ結晶成長温度が５００°Ｃ以下で該結晶積層膜が作製
される化合物半導体デバイスの製造方法において、該結
晶積層膜に電流を流すことで結晶改善されたことを特徴
とする結晶改善された化合物半導体デバイスの製造方
法。 - 【請求項１２】 前記結晶積層膜に成長温度より低い温
度において電流を流すことで結晶改善されたことを特徴
とする請求項１１記載の化合物半導体デバイスの製造方
法。 - 【請求項１３】 前記化合物半導体デバイスがＶ／ＩＩ
Ｉ族により形成されたことを特徴とする請求項１１記載
の化合物半導体デバイスの製造方法。 - 【請求項１４】 前記結晶積層膜が、飛来分子数の比
（蒸気圧の高い族の飛来分子数を蒸気圧の低い族の飛来
分子数で割った値）が２．５以下で作製され、該結晶積
層膜に活性層を含まないと共に該結晶積層膜が活性領域
より基板側に形成されたことを特徴とする請求項１１記
載の化合物半導体デバイスの製造方法。 - 【請求項１５】 基板上に形成される結晶積層膜が周期
律表に基づいた複数の族の異なる材料により形成され且
つ結晶成長温度が５００°Ｃ以下で該結晶積層膜が作製
される化合物半導体デバイスの製造方法において、低温
の成長温度に起因する結晶欠陥を低減する工程を有する
ことを特徴とする化合物半導体デバイスの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070992A JP3061321B2 (ja) | 1992-03-26 | 1992-03-26 | 結晶改善された化合物半導体デバイスの製造方法 |
| DE69330845T DE69330845T2 (de) | 1992-03-26 | 1993-03-25 | Methoden für das Wachstum von Verbindungshalbleiterschichten |
| EP93104935A EP0564915B1 (en) | 1992-03-26 | 1993-03-25 | Methods for growing compound semiconductor layers |
| US08/409,635 US5571748A (en) | 1992-03-26 | 1995-03-22 | Methods for producing compound semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070992A JP3061321B2 (ja) | 1992-03-26 | 1992-03-26 | 結晶改善された化合物半導体デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275813A JPH05275813A (ja) | 1993-10-22 |
| JP3061321B2 true JP3061321B2 (ja) | 2000-07-10 |
Family
ID=14281208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070992A Expired - Fee Related JP3061321B2 (ja) | 1992-03-26 | 1992-03-26 | 結晶改善された化合物半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061321B2 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
| US7153763B2 (en) * | 2003-06-26 | 2006-12-26 | Rj Mears, Llc | Method for making a semiconductor device including band-engineered superlattice using intermediate annealing |
| JP2006135245A (ja) | 2004-11-09 | 2006-05-25 | Sharp Corp | 半導体レーザ装置の製造方法および半導体レーザ装置 |
-
1992
- 1992-03-26 JP JP10070992A patent/JP3061321B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＡＰＰＬ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．６１，Ｎｏ．１４，ｐｐ．１６７９− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275813A (ja) | 1993-10-22 |
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