JP3096452B2 - 相補能動画素センサ・セルおよびその形成方法 - Google Patents
相補能動画素センサ・セルおよびその形成方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
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Description
【０００１】
【発明の属する技術分野】本発明は能動画素センサに関
して、特に、所与の光量子に対する有効信号を約２倍に
する能動画素センサに関する。
して、特に、所与の光量子に対する有効信号を約２倍に
する能動画素センサに関する。
【０００２】
【従来の技術】従来の能動画素センサ（ＡＰＳ）・セル
は、ｐ−基板内のｎｐダイオード、ＮＦＥＴトランスフ
ァ素子、ソース・ホロワ増幅トランジスタ、プリチャー
ジ・トランジスタ及びビット・スイッチ・トランジスタ
を含む。電子−正孔対が衝突光子によりダイオード内で
生成される。電子がダイオードのプリチャージされたｎ
領域内に収集され、結局ソース・ホロワ・ゲートに伝達
されて増幅される。しばしばｐ−タイプのピニング層が
ダイオードの表面に含まれる。
は、ｐ−基板内のｎｐダイオード、ＮＦＥＴトランスフ
ァ素子、ソース・ホロワ増幅トランジスタ、プリチャー
ジ・トランジスタ及びビット・スイッチ・トランジスタ
を含む。電子−正孔対が衝突光子によりダイオード内で
生成される。電子がダイオードのプリチャージされたｎ
領域内に収集され、結局ソース・ホロワ・ゲートに伝達
されて増幅される。しばしばｐ−タイプのピニング層が
ダイオードの表面に含まれる。
【０００３】ＡＰＳセルでは、ｐｎダイオードが入射光
により生成される電子を収集する。電子電荷が増幅さ
れ、信号対雑音比が電荷レベルに比例する。光により生
成される正孔は収集されずいずれかのｐ−タイプ端子内
で再結合する。
により生成される電子を収集する。電子電荷が増幅さ
れ、信号対雑音比が電荷レベルに比例する。光により生
成される正孔は収集されずいずれかのｐ−タイプ端子内
で再結合する。
【０００４】図１は、フォトダイオード及びトランスフ
ァ・ゲートの断面図を示す。図２は、各能動画素センサ
素子１０内で実現される回路の構成を示す。収集される
電子の数が、ソース・ホロワ・トランジスタ１２上で駆
動されるゲートのレベルを決定する。ソース電位がビッ
ト・スイッチ１４を通じて、列を下方に伝達され、ビッ
ト・スイッチ１４において、ビデオ・イメージとして適
切に処理される。従来のセル１０では電子の数に等しい
正孔が生成され、基板１６に分流されて基板電流を生成
し、これがグラウンド・ラインを通じてセルから流出す
る。
ァ・ゲートの断面図を示す。図２は、各能動画素センサ
素子１０内で実現される回路の構成を示す。収集される
電子の数が、ソース・ホロワ・トランジスタ１２上で駆
動されるゲートのレベルを決定する。ソース電位がビッ
ト・スイッチ１４を通じて、列を下方に伝達され、ビッ
ト・スイッチ１４において、ビデオ・イメージとして適
切に処理される。従来のセル１０では電子の数に等しい
正孔が生成され、基板１６に分流されて基板電流を生成
し、これがグラウンド・ラインを通じてセルから流出す
る。
【０００５】
【発明が解決しようとする課題】従来技術の問題及び欠
点を考慮に入れ、本発明の目的は、画素セルのサイズが
低減されるビデオ・イメージングのための能動画素セル
素子を提供することである。
点を考慮に入れ、本発明の目的は、画素セルのサイズが
低減されるビデオ・イメージングのための能動画素セル
素子を提供することである。
【０００６】本発明の別の目的は、出力信号及び相補出
力信号を生成する能動画素センサを提供することであ
る。
力信号を生成する能動画素センサを提供することであ
る。
【０００７】更に本発明の別の目的は、同相雑音除去が
改善される能動画素センサ素子を提供することである。
改善される能動画素センサ素子を提供することである。
【０００８】更に本発明の別の目的は、信号対雑音比が
改善される能動画素センサ素子を提供することである。
改善される能動画素センサ素子を提供することである。
【０００９】更に本発明の別の目的は、固定パターン雑
音が低減される能動画素センサ素子を提供することであ
る。
音が低減される能動画素センサ素子を提供することであ
る。
【００１０】更に本発明の別の目的は、収集領域のサイ
ズが低減される能動画素センサ素子を提供することであ
る。
ズが低減される能動画素センサ素子を提供することであ
る。
【００１１】更に本発明の別の目的は、従来の能動画素
センサ素子に比較して、出力電流を約２倍にする能動画
素センサ素子を提供することである。
センサ素子に比較して、出力電流を約２倍にする能動画
素センサ素子を提供することである。
【００１２】更に本発明の別の目的は、実質的に基板電
流を排除する能動画素セル素子を提供することである。
流を排除する能動画素セル素子を提供することである。
【００１３】
【課題を解決するための手段】上述の目的及び利点が本
発明により達成される。本発明はその第１の態様では、
光感応素子、光感応素子に結合される第１の素子及び光
感応素子に結合される第２の素子を含む、能動画素セン
サ・セルとして提案される。光感応素子は自身に衝突す
る電磁気に応答して電荷を生成し、第１の素子が第１の
タイプの生成電荷を光感応素子から引き出し、第２の素
子が第２のタイプの生成電荷を光感応素子から引き出
す。
発明により達成される。本発明はその第１の態様では、
光感応素子、光感応素子に結合される第１の素子及び光
感応素子に結合される第２の素子を含む、能動画素セン
サ・セルとして提案される。光感応素子は自身に衝突す
る電磁気に応答して電荷を生成し、第１の素子が第１の
タイプの生成電荷を光感応素子から引き出し、第２の素
子が第２のタイプの生成電荷を光感応素子から引き出
す。
【００１４】別の態様では、本発明の素子は光感応素
子、光感応素子からの電子の流路を生成するように適応
化される第１の能動画素センサ回路及び光感応素子から
の正孔の流路を生成するように適応化される第２の能動
画素センサ回路を含む、能動画素センサ・セルとして提
案される。
子、光感応素子からの電子の流路を生成するように適応
化される第１の能動画素センサ回路及び光感応素子から
の正孔の流路を生成するように適応化される第２の能動
画素センサ回路を含む、能動画素センサ・セルとして提
案される。
【００１５】更に別の態様では、本発明は能動画素セン
サ素子を使用する方法として提案され、該方法はａ）光
感応素子、光感応素子からの電子の流路を生成するよう
に適応化される第１の能動画素センサ回路及び光感応素
子からの正孔の流路を生成するように適応化される第２
の能動画素センサ回路を含む、能動画素センサ・セル素
子を提供するステップと、ｂ）光感応素子により光を収
集するステップと、ｃ）光感応素子から第１の能動画素
センサ回路への、電子流の第１の電流を生成するステッ
プと、ｄ）光感応素子から第２の能動画素センサ回路へ
の、正孔流の第２の電流を生成するステップとを含む。
サ素子を使用する方法として提案され、該方法はａ）光
感応素子、光感応素子からの電子の流路を生成するよう
に適応化される第１の能動画素センサ回路及び光感応素
子からの正孔の流路を生成するように適応化される第２
の能動画素センサ回路を含む、能動画素センサ・セル素
子を提供するステップと、ｂ）光感応素子により光を収
集するステップと、ｃ）光感応素子から第１の能動画素
センサ回路への、電子流の第１の電流を生成するステッ
プと、ｄ）光感応素子から第２の能動画素センサ回路へ
の、正孔流の第２の電流を生成するステップとを含む。
【００１６】更に別の態様では、本発明は能動画素セン
サ素子を使用する方法として提案され、該方法はａ）光
感応素子と、光感応素子からの電子の流路を生成するよ
うに適応化される第１の能動画素センサ回路であって、
光感応素子から電子を伝達するように適応化される、光
感応素子に直列の第１のトランスファ素子と、第１のト
ランスファ素子を通じて流れる電子を収集するように適
応化される第１のプリチャージ素子と、第１のプリチャ
ージ素子により収集された電子を増幅するように適応化
される第１のソース・ホロワ素子と、出力信号を制御す
るように適応化される第１のビット・スイッチ素子とを
含む、前記第１の能動画素センサ回路と、光感応素子か
らの正孔の流路を生成するように適応化される第２の能
動画素センサ回路であって、光感応素子から正孔を伝達
するように適応化される、光感応素子に直列の第２のト
ランスファ素子と、第２のトランスファ素子を通じて流
れる正孔を収集するように適応化される第２のプリチャ
ージ素子と、第２のプリチャージ素子により収集された
正孔を増幅するように適応化される第２のソース・ホロ
ワ素子と、第２の出力信号を制御するように適応化され
る第２のビット・スイッチ素子を含む、前記第２の能動
画素センサ回路とを含む、能動画素センサ・セル素子を
提供するステップと、ｂ）光感応素子により光を収集す
るステップと、ｃ）衝突光子により電子−正孔対を生成
するステップと、ｄ）第１のトランスファ素子により、
光感応素子から電子を伝達するステップと、ｅ）第１の
プリチャージ素子内で電子を収集するステップと、ｆ）
第１のソース・ホロワ素子により電子を増幅するステッ
プと、ｇ）第１の出力電流を制御するために、第１のビ
ット・スイッチ素子により電子をスイッチするステップ
と、ｈ）第２のトランスファ素子により、光感応素子か
ら正孔を伝達するステップと、ｉ）第２のプリチャージ
素子内で正孔を収集するステップと、ｊ）第２のソース
・ホロワ素子により正孔を増幅するステップと、ｋ）第
２の出力電流を制御するために、第２のビット・スイッ
チ素子により正孔をスイッチするステップと、ｌ）ビデ
オ・イメージングのために、第１及び第２の出力電流信
号を処理するステップとを含む。
サ素子を使用する方法として提案され、該方法はａ）光
感応素子と、光感応素子からの電子の流路を生成するよ
うに適応化される第１の能動画素センサ回路であって、
光感応素子から電子を伝達するように適応化される、光
感応素子に直列の第１のトランスファ素子と、第１のト
ランスファ素子を通じて流れる電子を収集するように適
応化される第１のプリチャージ素子と、第１のプリチャ
ージ素子により収集された電子を増幅するように適応化
される第１のソース・ホロワ素子と、出力信号を制御す
るように適応化される第１のビット・スイッチ素子とを
含む、前記第１の能動画素センサ回路と、光感応素子か
らの正孔の流路を生成するように適応化される第２の能
動画素センサ回路であって、光感応素子から正孔を伝達
するように適応化される、光感応素子に直列の第２のト
ランスファ素子と、第２のトランスファ素子を通じて流
れる正孔を収集するように適応化される第２のプリチャ
ージ素子と、第２のプリチャージ素子により収集された
正孔を増幅するように適応化される第２のソース・ホロ
ワ素子と、第２の出力信号を制御するように適応化され
る第２のビット・スイッチ素子を含む、前記第２の能動
画素センサ回路とを含む、能動画素センサ・セル素子を
提供するステップと、ｂ）光感応素子により光を収集す
るステップと、ｃ）衝突光子により電子−正孔対を生成
するステップと、ｄ）第１のトランスファ素子により、
光感応素子から電子を伝達するステップと、ｅ）第１の
プリチャージ素子内で電子を収集するステップと、ｆ）
第１のソース・ホロワ素子により電子を増幅するステッ
プと、ｇ）第１の出力電流を制御するために、第１のビ
ット・スイッチ素子により電子をスイッチするステップ
と、ｈ）第２のトランスファ素子により、光感応素子か
ら正孔を伝達するステップと、ｉ）第２のプリチャージ
素子内で正孔を収集するステップと、ｊ）第２のソース
・ホロワ素子により正孔を増幅するステップと、ｋ）第
２の出力電流を制御するために、第２のビット・スイッ
チ素子により正孔をスイッチするステップと、ｌ）ビデ
オ・イメージングのために、第１及び第２の出力電流信
号を処理するステップとを含む。
【００１７】更に別の態様では、本発明は能動画素セン
サ素子を形成する方法として提案され、該方法はａ）ｎ
タイプ・ウエハ基板を提供するステップと、ｂ）第１及
び第２の側部を有する絶縁領域を生成するステップと、
ｃ）絶縁領域の第１の側部に配置されるｎ−エピタクシ
層内に、第１の分離領域を生成するステップと、ｄ）絶
縁領域の第２の側部に配置されるｎ−エピタクシ層内
に、第２の分離領域を生成するステップと、ｅ）絶縁領
域の第１の側部に配置されるｎ−エピタクシ領域内に、
ｐ−ダイオード領域を打ち込むステップと、ｆ）絶縁領
域の第２の側部の基板内に、ｐ−本体領域を打ち込むス
テップと、ｇ）ｐ−ダイオード領域の一部内に、ｎ−タ
イプ・ダイオードを打ち込むステップと、ｈ）ｎ−エピ
タクシ層上に、第１及び第２のゲート領域を定義するゲ
ート材料を付着するステップであって、第１のゲート領
域がｐ−ダイオード領域の縁部上に位置合わせされ、第
２のゲート領域がｎダイオード領域の縁部上に位置合わ
せされ、ｉ）第１及び第２のゲート領域間のｎ−エピタ
クシ層内に、ｐピニング層を打ち込むステップと、ｊ）
第１の分離領域と第１のゲート領域間のｎ−エピタクシ
層内に、ｐ＋ソース／ドレインを打ち込むステップと、
ｋ）第２の分離領域と第２のゲート領域間のｎ−エピタ
クシ層内に、ｎ＋ソース／ドレインを打ち込むステップ
とを含む。
サ素子を形成する方法として提案され、該方法はａ）ｎ
タイプ・ウエハ基板を提供するステップと、ｂ）第１及
び第２の側部を有する絶縁領域を生成するステップと、
ｃ）絶縁領域の第１の側部に配置されるｎ−エピタクシ
層内に、第１の分離領域を生成するステップと、ｄ）絶
縁領域の第２の側部に配置されるｎ−エピタクシ層内
に、第２の分離領域を生成するステップと、ｅ）絶縁領
域の第１の側部に配置されるｎ−エピタクシ領域内に、
ｐ−ダイオード領域を打ち込むステップと、ｆ）絶縁領
域の第２の側部の基板内に、ｐ−本体領域を打ち込むス
テップと、ｇ）ｐ−ダイオード領域の一部内に、ｎ−タ
イプ・ダイオードを打ち込むステップと、ｈ）ｎ−エピ
タクシ層上に、第１及び第２のゲート領域を定義するゲ
ート材料を付着するステップであって、第１のゲート領
域がｐ−ダイオード領域の縁部上に位置合わせされ、第
２のゲート領域がｎダイオード領域の縁部上に位置合わ
せされ、ｉ）第１及び第２のゲート領域間のｎ−エピタ
クシ層内に、ｐピニング層を打ち込むステップと、ｊ）
第１の分離領域と第１のゲート領域間のｎ−エピタクシ
層内に、ｐ＋ソース／ドレインを打ち込むステップと、
ｋ）第２の分離領域と第２のゲート領域間のｎ−エピタ
クシ層内に、ｎ＋ソース／ドレインを打ち込むステップ
とを含む。
【００１８】
【発明の実施の形態】本発明の好適な実施例を述べるに
当たり、図１乃至図１７を通じて、同一の参照番号は本
発明の類似の機構を指し示す。また本発明の機構は、必
ずしも縮尺通りに描かれていない。
当たり、図１乃至図１７を通じて、同一の参照番号は本
発明の類似の機構を指し示す。また本発明の機構は、必
ずしも縮尺通りに描かれていない。
【００１９】図３は本発明の相補能動画素セル素子２０
の構成断面図を示し、フォトダイオードまたは光感応素
子２２及び２つのトランスファ・ゲート２４及び２４'
を有する。フォトダイオード２２は、電子−正孔対を生
成する光子を収集する。電子はフォトダイオード２２の
ｎ側２０ａの第１の能動画素センサ回路内に捕獲され、
フォトダイオード２２のｐ側２０ｂから分離される。図
４は、本発明の相補画素センサ素子２０の回路構成図を
示す。第１の能動画素センサ回路２６は、ワード・ライ
ン・トランジスタまたはＮＦＥＴトランスファ素子２
８、ＮＦＥＴプリチャージ素子３０、ＮＦＥＴソース・
ホロワ素子３２及び出力信号３６を生成するＮＦＥＴビ
ット・スイッチ素子３４を含む。正孔はフォトダイオー
ド２２のｐ側の相補または第２の能動画素センサ回路２
６'内で捕獲される。第２の能動画素センサ回路は、最
初のｎ−タイプ・シリコン基板から分離される。第２の
能動画素センサ回路２６'は、ＰＦＥＴトランスファ素
子２８'、ＰＦＥＴプリチャージ素子３０'、ＰＦＥＴソ
ース・ホロワ素子３２'及びＰＦＥＴビット・スイッチ
素子３４'を含み、ＰＦＥＴビット・スイッチ素子３４'
は、相補を成すＮＦＥＴ回路の出力信号３６にほぼ等し
く反対の出力信号３６'を生成する。
の構成断面図を示し、フォトダイオードまたは光感応素
子２２及び２つのトランスファ・ゲート２４及び２４'
を有する。フォトダイオード２２は、電子−正孔対を生
成する光子を収集する。電子はフォトダイオード２２の
ｎ側２０ａの第１の能動画素センサ回路内に捕獲され、
フォトダイオード２２のｐ側２０ｂから分離される。図
４は、本発明の相補画素センサ素子２０の回路構成図を
示す。第１の能動画素センサ回路２６は、ワード・ライ
ン・トランジスタまたはＮＦＥＴトランスファ素子２
８、ＮＦＥＴプリチャージ素子３０、ＮＦＥＴソース・
ホロワ素子３２及び出力信号３６を生成するＮＦＥＴビ
ット・スイッチ素子３４を含む。正孔はフォトダイオー
ド２２のｐ側の相補または第２の能動画素センサ回路２
６'内で捕獲される。第２の能動画素センサ回路は、最
初のｎ−タイプ・シリコン基板から分離される。第２の
能動画素センサ回路２６'は、ＰＦＥＴトランスファ素
子２８'、ＰＦＥＴプリチャージ素子３０'、ＰＦＥＴソ
ース・ホロワ素子３２'及びＰＦＥＴビット・スイッチ
素子３４'を含み、ＰＦＥＴビット・スイッチ素子３４'
は、相補を成すＮＦＥＴ回路の出力信号３６にほぼ等し
く反対の出力信号３６'を生成する。
【００２０】図５乃至図１６は、本発明の相補能動画素
センサ・セル２０を形成する工程を示す。図５はｎ−タ
イプ・ウエハ基板５０を示す。図６は深い絶縁領域を示
す。絶縁領域は、従来方法によりｎ−基板５０内に形成
される分離トレンチ５２であり、酸化物により充填され
平坦に研磨される。或いは、絶縁領域がＳＩＭＯＸ（酸
素打ち込みによる分離）プロセスまたは他の従来方法に
より形成されてもよい。図７は基板の表面上に成長され
て、深い分離酸化物を覆うｎ−エピタクシまたはｎ−エ
ピ層５４を示す。好適なエピタクシはｎ添加であり、単
結晶シリコンの薄膜を単結晶ウエハ基板上に付着するプ
ロセスにより形成される。ｎ−エピ層５４が分離酸化物
上に成長するとき、窪み５６がｎ−エピ層内に形成され
る。窪み５６はｎ−エピ層５４を平坦化するために研磨
される。図８は、従来方法によるｎ−エピ層５４内の浅
いトレンチ分離領域５８の形成を示す。図９は、ｎ−エ
ピ層５４の表面上へのフォトレジスト６０の付着及び深
いｐ−タイプ・ダイオード領域６２のマスク化打ち込み
を示す。図１０は、ｐ−本体ダイオード領域６４のマス
ク化打ち込みを示す。図１１は、ｐ−タイプ・ダイオー
ド領域６２に隣接する、ｎ−タイプ・ダイオード領域６
６のマスク化打ち込みを示す。図１２は、ｎトランスフ
ァ領域６８及びｐトランスファ領域６８'を形成するポ
リシリコン及びフォトレジストの付着による標準ゲート
定義工程を示す。図１３は、ｐピニング層７０の打ち込
みを示す。図１４はｎソース／ドレイン７２の打ち込み
を示す。図１５はｐソース／ドレイン７１の打ち込みを
示す。図１６は、ｐ＋ソース領域及びｎ＋ソース領域を
有する相補能動画素センサ・セル基板２０を示す。コン
タクトの形成及び金属処理は、従来方法により基板上で
達成され得る。
センサ・セル２０を形成する工程を示す。図５はｎ−タ
イプ・ウエハ基板５０を示す。図６は深い絶縁領域を示
す。絶縁領域は、従来方法によりｎ−基板５０内に形成
される分離トレンチ５２であり、酸化物により充填され
平坦に研磨される。或いは、絶縁領域がＳＩＭＯＸ（酸
素打ち込みによる分離）プロセスまたは他の従来方法に
より形成されてもよい。図７は基板の表面上に成長され
て、深い分離酸化物を覆うｎ−エピタクシまたはｎ−エ
ピ層５４を示す。好適なエピタクシはｎ添加であり、単
結晶シリコンの薄膜を単結晶ウエハ基板上に付着するプ
ロセスにより形成される。ｎ−エピ層５４が分離酸化物
上に成長するとき、窪み５６がｎ−エピ層内に形成され
る。窪み５６はｎ−エピ層５４を平坦化するために研磨
される。図８は、従来方法によるｎ−エピ層５４内の浅
いトレンチ分離領域５８の形成を示す。図９は、ｎ−エ
ピ層５４の表面上へのフォトレジスト６０の付着及び深
いｐ−タイプ・ダイオード領域６２のマスク化打ち込み
を示す。図１０は、ｐ−本体ダイオード領域６４のマス
ク化打ち込みを示す。図１１は、ｐ−タイプ・ダイオー
ド領域６２に隣接する、ｎ−タイプ・ダイオード領域６
６のマスク化打ち込みを示す。図１２は、ｎトランスフ
ァ領域６８及びｐトランスファ領域６８'を形成するポ
リシリコン及びフォトレジストの付着による標準ゲート
定義工程を示す。図１３は、ｐピニング層７０の打ち込
みを示す。図１４はｎソース／ドレイン７２の打ち込み
を示す。図１５はｐソース／ドレイン７１の打ち込みを
示す。図１６は、ｐ＋ソース領域及びｎ＋ソース領域を
有する相補能動画素センサ・セル基板２０を示す。コン
タクトの形成及び金属処理は、従来方法により基板上で
達成され得る。
【００２１】図１６に示される素子を形成するために、
ｎ−基板５０が約１Ｅ１５レベルに添加されるべきであ
り、ｐ−領域６２の逆添加を容易にするために、少量添
加されなければならない。少量添加は大きな空乏域及び
良好な光収集にとって有利である。埋め込まれた約１μ
ｍの厚さ及び幅の分離領域５２は、ｐ−領域６２、ｐダ
イオード領域６４及びｎ−領域６６が、分離領域５２の
上または下に配置されないように十分に厚くなければな
らない。埋め込まれた分離領域５２は、打ち込みのアラ
イメントを容易にするようにマスク・エッジを調整する
ために、十分広くなければならない。約０．５μｍの厚
さ及び幅の表面分離領域５８は、多量のソース／ドレイ
ン打ち込み７１及び７２を含むように十分に深くなけれ
ばならない。ｎ−エピタクシ領域５４は約１−５Ｅ１５
に添加され、約３μｍ乃至４μｍの厚さを有する。ｎ−
エピタクシ領域５４は、ｐ−領域６２及びｐダイオード
６４の管理を可能にするように十分に厚いべきであり、
またゲート６８'のしきい値も確立する。更に、ｎ−添
加ポリシリコンの使用は所与の添加レベルにおいて、素
子６８'のしきい値を増加させ得る。ｐ−ダイオード領
域６２は約１Ｅ１６に添加され得、埋め込み分離領域５
２内に拡張しなければならないが分離領域５２を越えて
はならない。更に、ｐ−ダイオード領域６２は、ゲート
６８'の下方に横方向に伸張しなければならない。ｐピ
ニング層７０は約１Ｅ１７に添加され、良好なブルー応
答のための浅い層を形成するように、できる限り少量添
加されるべきである。ｐピニング層７０は領域６６及び
７２により逆添加されなければならない。更に、ｐピニ
ング層７０はゲート６８及び６８'と自己整合されなけ
ればならない。ｐ＋ソース／ドレイン領域７１は、リー
クを除去するように十分に厚く、またゲート６８'に位
置整合するように十分浅くなければならない。領域７１
はマスクにより領域７０及び６２からブロックされなけ
ればならない。ＰＦＥＴゲート６８'は、ｐ−ダイオー
ド領域６２と位置整合するように十分広くなければなら
ず、またマスクがｐ＋ソース／ドレイン領域７１上に達
するように十分広くなければならない。距離Ｘ'は０よ
り大きくなければならないが、できる限り小さいべきで
ある。距離Ｙ'は、リーク電流を遮断するために十分大
きくなければならないが、レイアウト密度及び性能を提
供するためにできる限り小さいべきである。ＮＦＥＴゲ
ート６８は、マスクがｎ＋ソース／ドレイン領域７２上
に達するように、十分広くなければならず、またｎ−領
域６６と位置整合するように十分広くなければならな
い。距離Ｘは０より大きくなければならないが、できる
限り小さいべきである。距離Ｙは、リーク電流を遮断す
るために十分大きくなければならないが、レイアウト密
度及び性能を提供するためにできる限り小さいべきであ
る。
ｎ−基板５０が約１Ｅ１５レベルに添加されるべきであ
り、ｐ−領域６２の逆添加を容易にするために、少量添
加されなければならない。少量添加は大きな空乏域及び
良好な光収集にとって有利である。埋め込まれた約１μ
ｍの厚さ及び幅の分離領域５２は、ｐ−領域６２、ｐダ
イオード領域６４及びｎ−領域６６が、分離領域５２の
上または下に配置されないように十分に厚くなければな
らない。埋め込まれた分離領域５２は、打ち込みのアラ
イメントを容易にするようにマスク・エッジを調整する
ために、十分広くなければならない。約０．５μｍの厚
さ及び幅の表面分離領域５８は、多量のソース／ドレイ
ン打ち込み７１及び７２を含むように十分に深くなけれ
ばならない。ｎ−エピタクシ領域５４は約１−５Ｅ１５
に添加され、約３μｍ乃至４μｍの厚さを有する。ｎ−
エピタクシ領域５４は、ｐ−領域６２及びｐダイオード
６４の管理を可能にするように十分に厚いべきであり、
またゲート６８'のしきい値も確立する。更に、ｎ−添
加ポリシリコンの使用は所与の添加レベルにおいて、素
子６８'のしきい値を増加させ得る。ｐ−ダイオード領
域６２は約１Ｅ１６に添加され得、埋め込み分離領域５
２内に拡張しなければならないが分離領域５２を越えて
はならない。更に、ｐ−ダイオード領域６２は、ゲート
６８'の下方に横方向に伸張しなければならない。ｐピ
ニング層７０は約１Ｅ１７に添加され、良好なブルー応
答のための浅い層を形成するように、できる限り少量添
加されるべきである。ｐピニング層７０は領域６６及び
７２により逆添加されなければならない。更に、ｐピニ
ング層７０はゲート６８及び６８'と自己整合されなけ
ればならない。ｐ＋ソース／ドレイン領域７１は、リー
クを除去するように十分に厚く、またゲート６８'に位
置整合するように十分浅くなければならない。領域７１
はマスクにより領域７０及び６２からブロックされなけ
ればならない。ＰＦＥＴゲート６８'は、ｐ−ダイオー
ド領域６２と位置整合するように十分広くなければなら
ず、またマスクがｐ＋ソース／ドレイン領域７１上に達
するように十分広くなければならない。距離Ｘ'は０よ
り大きくなければならないが、できる限り小さいべきで
ある。距離Ｙ'は、リーク電流を遮断するために十分大
きくなければならないが、レイアウト密度及び性能を提
供するためにできる限り小さいべきである。ＮＦＥＴゲ
ート６８は、マスクがｎ＋ソース／ドレイン領域７２上
に達するように、十分広くなければならず、またｎ−領
域６６と位置整合するように十分広くなければならな
い。距離Ｘは０より大きくなければならないが、できる
限り小さいべきである。距離Ｙは、リーク電流を遮断す
るために十分大きくなければならないが、レイアウト密
度及び性能を提供するためにできる限り小さいべきであ
る。
【００２２】図１７は、図１６の素子の好適なレイアウ
トの上面図である。コンタクトと金属処理が図式的に示
される。第１の能動画素センサ回路２６及びその相補回
路２６'の位置が示される。相補能動画素センサ・セル
２０は、出力信号及び相補出力信号をそれぞれの作動増
幅器に経路指定するように構成され得る。真及び反転制
御信号が、それぞれ第１の能動画素センサ回路２６及び
第２の能動画素センサ回路２６'に供給されるべきであ
る。
トの上面図である。コンタクトと金属処理が図式的に示
される。第１の能動画素センサ回路２６及びその相補回
路２６'の位置が示される。相補能動画素センサ・セル
２０は、出力信号及び相補出力信号をそれぞれの作動増
幅器に経路指定するように構成され得る。真及び反転制
御信号が、それぞれ第１の能動画素センサ回路２６及び
第２の能動画素センサ回路２６'に供給されるべきであ
る。
【００２３】能動画素センサ２０の構造は、ｎ−ウェル
の真下のｎ−エピ層内のｐ−ウェル及びｐ−エピ領域を
含む。ｐピニング層はｎ−ウェルの表面に存在する。ｎ
−ウェル及びｐ−ウェルは、それぞれ正及び負の電位に
初期化され通常、空乏化される。ウェル内で生成される
電子はｎ−ウェルにより収集され、正孔はｐ−ウェルに
より収集される。ｎ−エピ内で生成される一部の正孔も
収集される。相補能動画素センサ・セルは上述のように
構成され得るが、この構成に制限されるものではない。
電子はｎ−ウェル及びｎ−タイプ・トランジスタを介し
て読出され、正孔はｐ−ウェル及びＰＦＥＴトランジス
タを介して読出される。総合出力信号は、ＮＦＥＴ及び
ＰＦＥＴトランジスタから読出される電荷の合計であ
る。
の真下のｎ−エピ層内のｐ−ウェル及びｐ−エピ領域を
含む。ｐピニング層はｎ−ウェルの表面に存在する。ｎ
−ウェル及びｐ−ウェルは、それぞれ正及び負の電位に
初期化され通常、空乏化される。ウェル内で生成される
電子はｎ−ウェルにより収集され、正孔はｐ−ウェルに
より収集される。ｎ−エピ内で生成される一部の正孔も
収集される。相補能動画素センサ・セルは上述のように
構成され得るが、この構成に制限されるものではない。
電子はｎ−ウェル及びｎ−タイプ・トランジスタを介し
て読出され、正孔はｐ−ウェル及びＰＦＥＴトランジス
タを介して読出される。総合出力信号は、ＮＦＥＴ及び
ＰＦＥＴトランジスタから読出される電荷の合計であ
る。
【００２４】出力信号と相補出力信号間の差の大きさ
は、図１及び図２の従来の能動画素センサ・セル素子１
０の場合の約２倍であり、類似の光子束及び光子収集領
域から生成される。追加の信号が次に挙げる幾つかの利
点を提供する。すなわち、１）チップに渡る真及び反転
信号が同相雑音の除去を改善する、２）追加の信号が、
所与の光子収集領域の信号対雑音比を改善するために使
用され得る、３）能動画素センサ２０のサイズを低減す
るために、追加の制御信号が収集領域を約５０％低減す
るために使用され得る、４）ＮＦＥＴソース・ホロワ・
トランジスタからの電子信号と、ＰＦＥＴソース・ホロ
ワ・トランジスタからの正孔信号を統計的に平均化する
ことにより、固定パターン雑音が低減され得る。電子及
び正孔の両方が収集され回路及び相補回路内で使用され
るので、相補能動画素センサ素子２０の収集領域２２の
サイズが、従来のセンサ１０の収集領域のサイズの約５
０％低減され得るにも関わらず、従来のセンサと類似の
大きさの出力を生成する。
は、図１及び図２の従来の能動画素センサ・セル素子１
０の場合の約２倍であり、類似の光子束及び光子収集領
域から生成される。追加の信号が次に挙げる幾つかの利
点を提供する。すなわち、１）チップに渡る真及び反転
信号が同相雑音の除去を改善する、２）追加の信号が、
所与の光子収集領域の信号対雑音比を改善するために使
用され得る、３）能動画素センサ２０のサイズを低減す
るために、追加の制御信号が収集領域を約５０％低減す
るために使用され得る、４）ＮＦＥＴソース・ホロワ・
トランジスタからの電子信号と、ＰＦＥＴソース・ホロ
ワ・トランジスタからの正孔信号を統計的に平均化する
ことにより、固定パターン雑音が低減され得る。電子及
び正孔の両方が収集され回路及び相補回路内で使用され
るので、相補能動画素センサ素子２０の収集領域２２の
サイズが、従来のセンサ１０の収集領域のサイズの約５
０％低減され得るにも関わらず、従来のセンサと類似の
大きさの出力を生成する。
【００２５】本発明は特定の好適な実施例について述べ
られてきたが、当業者であれば上述の説明を鑑み、様々
な代替実施例、変更及び変形が見い出せよう。従って、
本発明はその範囲及び趣旨に入るこうした代替実施例、
変更及び変形の全てを包含するものである。
られてきたが、当業者であれば上述の説明を鑑み、様々
な代替実施例、変更及び変形が見い出せよう。従って、
本発明はその範囲及び趣旨に入るこうした代替実施例、
変更及び変形の全てを包含するものである。
【００２６】
【００２７】
【図１】従来の能動画素センサ・セルの断面図である。
【図２】図１の従来の能動画素センサ・セルの構成図で
ある。
ある。
【図３】本発明の能動画素センサ・セルの断面図であ
る。
る。
【図４】図３の能動画素センサ・セルの構成図である。
【図５】ｎ−タイプ・ウエハ基板５０を示す、本発明の
相補能動画素センサ・セルを形成する工程を示す図であ
る。
相補能動画素センサ・セルを形成する工程を示す図であ
る。
【図６】深い絶縁領域５２を示す、本発明の相補能動画
素センサ・セルを形成する工程を示す図である。
素センサ・セルを形成する工程を示す図である。
【図７】基板の表面上に成長され深い分離酸化物を覆う
ｎ−エピタクシまたはｎ−エピ層５４を示す、本発明の
相補能動画素センサ・セルを形成する工程を示す図であ
る。
ｎ−エピタクシまたはｎ−エピ層５４を示す、本発明の
相補能動画素センサ・セルを形成する工程を示す図であ
る。
【図８】ｎ−エピ層５４内の浅いトレンチ分離５８の形
成を示す、本発明の相補能動画素センサ・セルを形成す
る工程を示す図である。
成を示す、本発明の相補能動画素センサ・セルを形成す
る工程を示す図である。
【図９】ｎ−エピ層５４の表面上へのフォトレジスト６
０の付着及び深いｐ−タイプ・ダイオード領域６２のマ
スク化打ち込みを示す、本発明の相補能動画素センサ・
セルを形成する工程を示す図である。
０の付着及び深いｐ−タイプ・ダイオード領域６２のマ
スク化打ち込みを示す、本発明の相補能動画素センサ・
セルを形成する工程を示す図である。
【図１０】ｐ−本体ダイオード領域６４のマスク化打ち
込みを示す、本発明の相補能動画素センサ・セルを形成
する工程を示す図である。
込みを示す、本発明の相補能動画素センサ・セルを形成
する工程を示す図である。
【図１１】ｐ−タイプ・ダイオード領域６２に隣接す
る、ｎ−タイプ・ダイオード領域６６のマスク化打ち込
みを示す、本発明の相補能動画素センサ・セルを形成す
る工程を示す図である。
る、ｎ−タイプ・ダイオード領域６６のマスク化打ち込
みを示す、本発明の相補能動画素センサ・セルを形成す
る工程を示す図である。
【図１２】ｎトランスファ領域６８及びｐトランスファ
領域６８'を形成するポリシリコン及びフォトレジスト
の付着による、標準ゲート定義工程を示す本発明の相補
能動画素センサ・セルを形成する工程を示す図である。
領域６８'を形成するポリシリコン及びフォトレジスト
の付着による、標準ゲート定義工程を示す本発明の相補
能動画素センサ・セルを形成する工程を示す図である。
【図１３】ｐピニング層７０の打ち込みを示す、本発明
の相補能動画素センサ・セルを形成する工程を示す図で
ある。
の相補能動画素センサ・セルを形成する工程を示す図で
ある。
【図１４】ｎソース／ドレイン７２の打ち込みを示す、
本発明の相補能動画素センサ・セルを形成する工程を示
す図である。
本発明の相補能動画素センサ・セルを形成する工程を示
す図である。
【図１５】ｐソース／ドレイン７１の打ち込みを示す、
本発明の相補能動画素センサ・セルを形成する工程を示
す図である。
本発明の相補能動画素センサ・セルを形成する工程を示
す図である。
【図１６】ｐ＋ソース領域及びｎ＋ソース領域を有する
相補能動画素センサ・セル基板２０を示す図である。
相補能動画素センサ・セル基板２０を示す図である。
【図１７】本発明の相補能動画素センサ・セルの構成を
示す図である。
示す図である。
１０ 能動画素センサ素子 １２、３２、３２' ソース・ホロワ・トランジスタ １４、３４、３４' ビット・スイッチ １６ 基板 ２０ 相補能動画素セル素子 ２２ フォトダイオード ２４、２４'、６８、６８' トランスファ・ゲート ２６、２６' 能動画素センサ回路 ２８、２８' トランスファ素子（ワードライン・トラ
ンジスタ） ３０、３０' プリチャージ素子 ３６、３６' 出力信号 ５２ 分離トレンチ ５６ 窪み ５８ トレンチ分離領域 ６０ フォトレジスト ６２、６４、６６ ダイオード領域 ７１、７２ ソース／ドレイン
ンジスタ） ３０、３０' プリチャージ素子 ３６、３６' 出力信号 ５２ 分離トレンチ ５６ 窪み ５８ トレンチ分離領域 ６０ フォトレジスト ６２、６４、６６ ダイオード領域 ７１、７２ ソース／ドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフェリー・ビィ・ジョンソン アメリカ合衆国05452、バーモント州エ セックス・ジャンクション、サウス・ヒ ル・ドライブ 41 (72)発明者 ホン−サム・ピィ・ウォン・シィ・グレ ートブリテン アメリカ合衆国、ニューヨーク州キャパ クア、バレー・ビュー・ロード 15 (56)参考文献 特開 昭50−156837（ＪＰ，Ａ) 特開 平７−153936（ＪＰ，Ａ) 特開 昭61−180475（ＪＰ，Ａ) Ｅｄｗｉｎ Ｒｏｋｓ、Ｌｅｏｎａｒ ｄ Ｊ．Ｍ．Ｅｓｓｅｒ、Ｓａｎｋａｒ ａ Ｎａｒａｙａｎ、Ｗｉｍ Ｆ．Ｈｕ ｉｎｉｎｋ，“Ａ Ｔｗｉｎ−Ｃｈａｎ ｎｅｌ（ｐ ａｎｄ ｎ）ＦＴ−ＣＣＤ Ｉｍａｇｅｒ ｗｉｔｈ Ｃｒｏｓｓ −Ａｎｔｉｂｌｏｏｍｉｎｇ”，ＩＥＥ Ｅ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｕ ＳＡ，ＩＥＥＥ ＥＬＥＣＴＲＯＮ Ｄ ＥＶＩＣＥＳ ＳＯＣＩＥＴＹ，1996年 ２月，Ｖｏｌ．43，Ｎｏ．２，ｐ．273 −281 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/146 H01L 31/10
Claims (4)
- 【請求項１】ａ）所与導電型の半導体ウエハ基板と、 ｂ）前記基板に埋め込まれた第１及び第２の側部を有す
る絶縁領域と、 ｃ）前記基板の上に形成されたエピタクシ層と、 ｄ）前記絶縁領域の前記第１の側で前記エピタクシ層内
に配置される、第１の分離領域と、 ｅ）前記絶縁領域の前記第２の側で前記エピタクシ層内
に配置される、第２の分離領域と、 ｆ）前記絶縁領域の前記第１の側で前記基板およびエピ
タクシ領域内に形成された光感応ダイオード領域と、 ｇ）前記エピタクシ層上に付着された第１及び第２のゲ
ート領域を定義するゲート材料であって、前記第１のゲ
ート領域が前記ダイオード領域のｐ−領域の縁部上に位
置合わせされ、前記第２のゲート領域が前記ダイオード
領域のｎ−領域の縁部上に位置合わせされたものと、 ｈ）前記第１及び第２のゲート領域間の前記エピタクシ
層内に形成されたピニング層と、 ｉ）前記第１の分離領域と前記第１のゲート領域間の前
記エピタクシ層内に形成されたｐ＋ソース／ドレイン
と、 ｊ）前記第２の分離領域と前記第２のゲート領域間の前
記エピタクシ層内に形成されたｎ＋ソース／ドレイン
と、 を含む相補能動画素センサ・セル。 - 【請求項２】能動画素センサ素子を形成する方法であっ
て、 ａ）ｎタイプ・ウエハ基板を提供するステップと、 ｂ）第１及び第２の側部を有する絶縁領域を生成するス
テップと、 ｃ）前記絶縁領域の前記第１の側部に配置されるｎ−エ
ピタクシ層内に、第１の分離領域を生成するステップ
と、 ｄ）前記絶縁領域の前記第２の側部に配置される前記ｎ
−エピタクシ層内に、第２の分離領域を生成するステッ
プと、 ｅ）前記絶縁領域の前記第１の側部に配置される前記ｎ
−エピタクシ領域内に、ｐ−ダイオード領域を打ち込む
ステップと、 ｆ）前記絶縁領域の前記第２の側部の前記基板内に、ｐ
−本体領域を打ち込むステップと、 ｇ）前記ｐ−ダイオード領域の一部内に、ｎ−ダイオー
ド領域を打ち込むステップと、 ｈ）前記ｎ−エピタクシ層上に、第１及び第２のゲート
領域を定義するゲート材料を付着するステップであっ
て、前記第１のゲート領域が前記ｐ−ダイオード領域の
縁部上に位置合わせされ、前記第２のゲート領域が前記
ｎ−ダイオード領域の縁部上に位置合わせされ、 ｉ）前記第１及び第２のゲート領域間の前記ｎ−エピタ
クシ層内に、ｐ−ピニング層を打ち込むステップと、 ｊ）前記第１の分離領域と前記第１のゲート領域間の前
記ｎ−エピタクシ層内に、ｐ＋ソース／ドレインを打ち
込むステップと、 ｋ）前記第２の分離領域と前記第２のゲート領域間の前
記ｎ−エピタクシ層内に、ｎ＋ソース／ドレインを打ち
込むステップとを含む、方法。 - 【請求項３】前記ステップｂ）が、 ａ）前記基板内に第１及び第２の側部を有するトレンチ
をエッチングし、前記トレンチを絶縁物により充填し、
前記基板を平坦に研磨するステップと、 ｂ）前記基板及び前記トレンチ上に単結晶ｎ−エピタク
シ層を成長し、前記ｎ−エピタクシ層を平坦に研磨する
ステップとを含む、請求項２記載の方法。 - 【請求項４】前記ステップｂ）が絶縁領域を打ち込むス
テップを含む、請求項２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/920,182 US6026964A (en) | 1997-08-25 | 1997-08-25 | Active pixel sensor cell and method of using |
| US08/920182 | 1997-08-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=25443306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23408898A Expired - Fee Related JP3096452B2 (ja) | 1997-08-25 | 1998-08-20 | 相補能動画素センサ・セルおよびその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6026964A (ja) |
| JP (1) | JP3096452B2 (ja) |
| KR (1) | KR100278569B1 (ja) |
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