JPH05218383A

JPH05218383A - 仮想位相フレーム・インタライン転送ｃｃｄ画像センサ

Info

Publication number: JPH05218383A
Application number: JP4220378A
Authority: JP
Inventors: Jaroslav Hynecek; ハイネセックジャロスラブ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-08-19
Filing date: 1992-08-19
Publication date: 1993-08-27
Anticipated expiration: 2019-09-29
Also published as: US5286990A; US5151380A; JP3570733B2; KR100262774B1

Abstract

(57)【要約】（修正有）【目的】セルの間の適切な横方向分離が得られ、か
つ、ゲート電極から基板へ電荷を転送する経路を備え、
かつ、セルの占める表面積が最小で大きな集積度が得ら
れる、ＣＣＤ画像センサを提供する。【構成】仮想位相画像センサは、第１導電形の半導体
基板２０と、基板の上に配置された第２導電形の埋め込
みチャンネル２２と、埋め込みチャンネルの上に配置さ
れた前記第１導電形の仮想ゲート２４と、仮想ゲートの
表面から前記埋め込みチャンネルの中まで広がる前記第
２導電形の少なくとも１個のチャンネル阻止体領域３０
と、前記少なくとも１個のチャンネル阻止体領域の表面
と接触しかつ前記基板と前記仮想ゲートとの間に多数キ
ャリアを供給するために前記基板にまた接触する少なく
とも１個の導電体３２を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全体的にいえば、仮想
位相フレーム・インタライン転送ＣＣＤ画像センサに関
する。

【０００２】

【従来の技術および問題点】本発明の背景が、ＣＣＤ画
像装置を例として取り上げて説明される。しかし、この
説明は、本発明がこのＣＣＤ画像装置に限定されること
を意味するものではない。

【０００３】従来、この分野では、周知の技術に従って
構成されるＣＣＤ画像装置は、多数個のセルのマトリッ
クスを有する。これらのセルのおのおのは、可視光線
（または他の波長の光線）に応答し、そしてこれらのセ
ルに入射する光線の強度に基づいて多数個の電子を発生
する。その後、マトリックスの各セルの中に集められた
電子は出力に移動し、そして逐次に並べられて、画像の
一部分に対応するアナログ信号を生ずる。次に、このア
ナログ信号が増幅され、そしてＣＲＴまたは他の形式の
表示装置に再び送ることができる、または、例えば、ビ
デオテープ・レコーダにより記録することができる。

【０００４】ＣＣＤ画像装置は、典型的には、ビデオ・
カメラに、および可視画像を対応する電気信号に変換す
る変換器として機能する他の形式の画像処理装置に、利
用される。このような用途に適合するＣＣＤ画像装置
は、本出願人名で受付けられ、そして本出願と同じ譲渡
人に譲渡された、米国特許第４，２２９，７５２号に詳
細に開示されている。この米国特許の内容は、本出願に
参考資料として取り込まれている。物体から反射された
光は、ＣＣＤ集積回路のシリコン材料の中で、電気画像
に変換される。ＣＣＤ画像装置は、典型的には、数千個
の個別シリコン・セルのマトリックスを有する。これら
のシリコン・セルに、物体から反射された光が入射す
る。反射された光の特性を表す光子が、シリコン・セル
に入射し、そして光の強度に対応する数の電子・ホール
対を発生する。したがって、強い強度を有する光線の場
合、弱い強度を有する光線の場合よりも、より多数個の
電子・ホール対を発生するであろう。ＣＣＤアレイのセ
ルのおのおのは、それらに隣接するセルから分離され、
したがって、セルの中に発生した電子はそれぞれのセル
に付随したままで止まる。このようにして、物体の画像
を表す電気画像が捕獲される。シリコンＣＣＤ画像装置
の基板には、電子・ホール対のホールを除去するように
バイアスが加えられ、それにより、これらの捕獲された
電子が物体の画像を表す電荷として残留する。

【０００５】図１は、ＣＣＤセルを分離する典型的な分
離体を示す。この分離体はホウ素拡散体１０を有する。
ホウ素拡散体１０は、セル間の横方向分離を得るため
に、およびキャリアがＰ＋形仮想ゲート領域１６からＰ
形基板１４に流れる経路を備えるように、埋め込みチャ
ンネル１２を貫いて広がり、かつ、基板１４に接触す
る。チャンネル阻止体１０が仮想位相ＣＣＤ画像装置の
中で基板１４にまで達するということが要請される結
果、分離構造体では、多量の画像センサ表面領域が必要
となる。それは、チャンネル阻止拡散体は、垂直方向に
広がると共に、横方向にも広がるからである。したがっ
て、このような深い分離注入体を備えることは、集積度
を大きくするという努力に対して、またはチップ当りの
ＣＣＤセルの数を増大する（すなわち、分解能を大きく
する）という努力に対して、逆の効果を与える。

【０００６】前記説明から、隣接するセルの間で適切な
横方向分離が得られ、かつまた、仮想ゲート電極から基
板へ電荷キャリアを転送する経路を備え、一方、最少量
のセル表面領域を占有する、ＣＣＤ画像センサに対する
チャンネル阻止体分離方式が必要であるという要請の存
在することが分かる。

【０００７】

【問題点を解決するための手段】高集積度の仮想位相Ｃ
ＣＤ画像センサに対する必要性が存在することが分かっ
た。本発明の目的は、これらの要請を満たす仮想位相Ｃ
ＣＤ画像センサを得ることである。

【０００８】一般的にいえば、および本発明の１つの方
式では、画像センサの上に配置された導電体によって多
数キャリアが仮想ゲートに供給され、および仮想ゲート
と導電体のおのおのが導電性チャンネル阻止体領域と接
触する、仮想位相画像センサが開示される。

【０００９】本発明のまた別の形式では、第１導電形の
半導体基板と、前記基板の上に配置された第２導電形の
埋め込みチャンネルと、前記埋め込みチャンネルの上に
配置された第１導電形の仮想ゲートと、前記仮想ゲート
の表面から前記埋め込みチャンネルの中に広がる第２導
電形の少なくとも１つのチャンネル阻止体領域と、前記
少なくとも１つのチャンネル阻止体の表面に接触する少
なくとも１つの導電体とを有し、前記基板と前記仮想ゲ
ートとの間に多数キャリアを供給するために前記導電体
が前記基板にまた接触している、仮想位相画像センサが
開示される。

【００１０】本発明のさらに別の形式では、第１クロッ
クド・ゲート電極と、前記第１クロックド・ゲート電極
の下の半導体層の中に配置された第１クロックド障壁領
域と、前記第１クロックド・ゲート電極の下の半導体層
の中に配置されかつ前記第１クロックド障壁に隣接する
第１クロックド・ウエル領域と、前記第１クロックド・
ウエル領域に隣接する仮想障壁領域と、前記半導体層の
上に配置された第２クロックド・ゲート電極と、前記第
２クロックド・ゲート電極の下の半導体層の中に配置さ
れかつ前記仮想障壁領域に隣接する第２クロックド障壁
領域と、前記第２クロックド・ゲート電極の下の半導体
層の中に配置されかつ前記第２クロックド障壁領域に隣
接する第２クロックド・ウエル領域とを有し、それによ
り、第１高レベル・バイアスが前記第１クロックド・ゲ
ート電極に加えられる間電荷が前記第１クロックド・ウ
エル領域に蓄積され、および第２高レベル・バイアスが
前記第２クロックド・ゲート電極に加えられかつ前記第
１高レベル・バイアスが前記第１クロックド・ゲート電
極から取り去られる時前記電荷が前記第２クロックド・
ウエル領域に転送される、デュアル・ゲート仮想位相電
荷結合装置（ＣＣＤ）が開示される。

【００１１】本発明のなおさらに別の形式では、少なく
とも１つの画像アレイ・コラムと少なくとも１つのメモ
リ・レジスタ・コラムとの間に配置された少なくとも１
つのアンチブルーミング・ドレイン構造体を有する、フ
レーム転送電荷結合装置（ＣＣＤ）画像センサが開示さ
れる。前記少なくとも１つのアンチブルーミング・ドレ
イン構造体のおのおのは、半導体層の中に配置されかつ
前記少なくとも１つの画像アレイ・コラムに隣接する第
１仮想障壁領域と、前記半導体層の中に配置されかつ前
記仮想障壁領域と前記少なくとも１つのメモリ・レジス
タ・コラムとに隣接する仮想ウエル領域と、ドレイン領
域の中へ電荷を流し込むために前記半導体層の中に配置
された前記ドレイン領域と、前記仮想ウエル領域と前記
ドレイン領域との間の前記半導体層の中に配置された第
２仮想障壁とを有し、それにより、前記少なくとも１つ
のメモリ・レジスタ・コラムの中への電荷の流れが妨害
される時前記仮想ウエル領域の中の電荷が前記ドレイン
領域へ溢れて流出する。

【００１２】本発明のまた別の形式では、仮想位相画像
センシング・アレイの上に配置された仮想ゲートに多数
キャリアが供給される前記仮想位相画像センシング・ア
レイと、導電性チャンネル阻止体領域とおのおのが接触
する前記導電体および前記仮想ゲートと、フィールド・
メモリと、画像センシング・アレイと前記フィールド・
メモリとの間に結合された複数個のアンチブルーミング
・ドレインと、前記フィールド・メモリに結合されかつ
並列入力およびシリアル出力および並列出力を有するシ
リアル・レジスタと、前記シリアル・レジスタの前記並
列出力に結合された電荷クリアリング・ドレインとを有
する、フレーム・インタライン転送（ＦＩＴ）電荷結合
装置（ＣＣＤ）画像センサが開示される。

【００１３】本発明のさらにまた別の形式では、第１導
電形の半導体基板を作成する段階と、前記基板の中に第
２導電形の埋め込みチャンネル領域を作成する段階と、
前記埋め込みチャンネル領域の表面に第１導電形の仮想
ゲートを作成する段階と、前記仮想ゲートの中に第１導
電形の少なくとも１つのチャンネル阻止体領域を注入す
る段階であって前記少なくとも１つのチャンネル阻止体
領域が前記埋め込みチャンネルに接触している前記少な
くとも１つのチャンネル阻止体を注入する段階と、前記
少なくとも１つのチャンネル阻止体の上側表面におよび
前記基板に付加的に結合した少なくとも１つの導電性接
触体を作成する段階とを有する、仮想位相画像センサの
製造法が開示される。

【００１４】本発明のまた別の形式では、第１導電形の
半導体基板を作成する段階と、第２導電形の埋め込みチ
ャンネル領域を作成する段階と、前記埋め込みチャンネ
ル領域の上にゲート絶縁体層を作成する段階と、前記ゲ
ート絶縁体層の上に少なくとも１つの導電性ゲート領域
を選択的に作成する段階と、前記少なくとも１つの導電
性ゲートの端部の一部分がマスキング層パターンによっ
て露出されるように前記少なくとも１つの導電性ゲート
と前記ゲート絶縁体との上に前記マスキング層を沈着す
る段階およびパターンに作成する段階と、前記マスキン
グ層パターンにより露出された領域内の前記埋め込みチ
ャンネルの中に前記第１導電形の少なくとも１つのチャ
ンネル阻止体領域を注入する段階とを有し、それによ
り、前記少なくとも１つのチャンネル阻止体領域の少な
くとも１つの側辺が前記少なくとも１つの導電性ゲート
の側辺部分と自己整合している、仮想位相画像センサの
製造法が開示される。

【００１５】本発明の１つの利点は、ＣＣＤ画像センサ
・アレイのさらに高密度の集積化が可能であることであ
る。

【００１６】

【実施例】本発明の前記特徴および他の特徴は、添付図
面を参照しての下記説明により明らかになるであろう。
添付図面において、同等な素子には同等な番号が付され
ている。

【００１７】本発明の好ましい実施例の第１製造法が、
図２ａ−図２ｃに示されている。これらの図面のいずれ
においても、構造体の特定の特徴を強調するために、寸
法が拡大または縮小されて示されている。

【００１８】図２ａにおいて、基板２０は、例えば、Ｐ
形不純物が約１×１０¹⁵−５×１０ ¹⁵原子／cm³の濃度
に添加されたシリコンで作成することができる。基板２
０の上に、Ｎ形埋込みチャンネル層２２が作成される。
Ｎ形埋込みチャンネル層２２は、約１×１０¹⁶原子／cm
³の濃度に不純物添加されたシリコンでまた作成するこ
とができる。これらの層の作成には、当業者には周知の
複数個の方法のいずれかにより、例えば、１回の不純物
拡散、またはエピタクシャル金属有機物化学蒸気沈着
（ＭＯＣＶＤ）、などのような方法で作成することがで
きる。次に、埋込み層２２の上に、層２４が作成され
る。層２４は、後で、ＣＣＤセルの仮想ゲートになる層
である。仮想ゲート層２４はＰ＋形になるように、１×
１０¹⁷−８×１０¹⁷原子／cm³の濃度に不純物が添加さ
れる。Ｐ＋形仮想ゲート２４のイオン注入が行われる前
に、このウエハの上にゲート酸化物層２６が成長され
る。ゲート酸化物層２６は、それを光エネルギが透過す
るように、作成される。次に、このウエハの上にフォト
レジスト層２８が沈着され、そしてそれがパターンに作
成されて、チャンネル阻止体領域の位置が定められる。
フォトレジスト層２８の開口部を通して、ホウ素イオン
が１×１０¹⁸−８×１０¹⁸原子／cm³の濃度にまでイオ
ン注入が行われ、浅いＰ＋形チャンネル阻止領域３０が
作成される。次に、フォトレジスト層２８がウエハから
除去され、そして第２のフォトレジスト層（図示されて
いない）が沈着され、そしてそれがパターンに作成され
て、チャンネル阻止体領域３０に対する接触体穴の位置
が定められる。次に、緩衝されたＨＦ酸エッチング剤を
用いて、フォトレジストにより露出されたすべての領域
内の酸化物層２６の部分が、チャンネル阻止体領域３０
に達するまで除去される。このエッチング工程の後、フ
ォトレジストがウエハから除去され、その結果、図２ｂ
の構造体が得られる。

【００１９】図２ｃにおいて、ウエハの全表面の上にア
ルミニューム接触体金属層３２が沈着され、それによ
り、ゲート酸化物層２６の中の開口部を通して、チャン
ネル阻止体領域３０との接触体が得られる。また別のフ
ォトレジスト層（図示されていない）がウエハの上に沈
着され、そしてそれがパターンに作成されて、導電的接
触体だけを残すように被覆される。次に、適切なエッチ
ング工程を用いて露出された金属体３２がエッチングさ
れ、その後、レジストが除去され、それにより、図２ｃ
の構造体の最終的頂部バス３２が作成される。頂部バス
３２は、図に概略的に示されているように、この装置の
周辺部において基板２０と接触を行う。

【００２０】図２ｄはまた別の構造体の図面である。こ
の構造体では、装置の埋込みチャンネルは一連のパター
ンに作成されたＮ形イオン注入体３４によって作成さ
れ、そしてこれらのイオン注入体は、図２ａの装置の埋
め込みチャンネル２２と同じ処理位置に作成される。

【００２１】本発明の好ましい第１実施例では、Ｐ＋形
チャンネル阻止体領域３０は、Ｎ形埋め込みチャンネル
２２を貫通して基板２０に達することはない。このた
め、チャンネル阻止体領域３０は、先行技術による設計
で従来可能であったよりはさらに浅くすることができ、
したがって、さらに細くすることができる。このことに
より、画像センサ表面領域の中でチャンネル阻止体領域
に使用される領域が小さくなり、したがって、より多数
個の受光位置ウエルを配置することが可能である（すな
わち、より大きな感度が可能である）、または同じ寸法
の受光位置の場合、さらに高密度に集積されたアレイが
可能になる（すなわち、より小さなダイ寸法が可能にな
る）。

【００２２】Ｐ＋形チャンネル阻止体領域３０の不純物
添加は２つの基準を満たさなければならない。第１の基
準は、不純物添加量が、下のＮ形埋め込みチャンネル２
２の電位分布を変えるのに十分な程度にのみ大きいこと
が必要であり、したがって、隣接するウエルの間に良好
な横方向分離が得られる程度に大きいことが必要であ
る、ことである。第２の基準は、不純物添加量が、頂部
バス３２と良好なオーム接触を行うように十分に大きい
ことがまた必要である、ことである。当業者にはすぐに
分かるように、頂部バス３２は、アルミニューム、タン
グステン、タングステン・ケイ化物などのような、妥当
な導電体材料で作成することができる。必要なことは、
仮想ゲート電極にホールを供給できることだけである。

【００２３】現在ある多くの画像センサ装置設計では、
セルの上側表面の上に既に金属が存在し、この金属を転
換して、チャンネル阻止体に対する頂部バスとして用い
ることができる。例えば、標準的なインタライン・アー
キテクチャでは、チャンネルの上の所定の位置に金属の
光遮蔽体が既に存在する。標準的なフレーム転送アーキ
テクチャでは、装置のメモリ部分の上の所定の位置に、
金属の光遮蔽体が存在する。この時、これらのアーキテ
クチャのいずれでも、チャンネル阻止体に対し頂部バス
を用いることは、それは装置の特性を少しも劣化させる
原因とはならないことはすぐに分かる。フレーム転送画
像センシング領域では、量子効率はいくらか小さくなる
であろうが、しかし、さらによい画素分離が得られるで
あろう。このことはカラーを検出する応用の場合に利点
を有する。すなわち、カラーを検出する応用の場合に
は、カラー・クロストークが実質的になくなり、したが
って、有益な見返りである。

【００２４】図２ｅは、サブミクロン寸法に対し、部分
的に自己整合したチャンネル阻止体を用いることができ
る、前記工程を変更した工程による好ましい第２実施例
の図である。チャンネル阻止体３０の１つの側面はポリ
シリコン・ゲート５６（ゲート５６は図３で説明され
る）の端部と自己整合しているから、約１ミクロンの最
小パターン分解能を有するフォトレジスト３６を用い
て、約０．５ミクロンの幅を有するチャンネル阻止体３
０を定めることができる。このことは、フォトレジスト
・パターンの横方向配置精度が０．２５ミクロンの程度
であるという事実によるものである。ポリシリコン・ゲ
ート５６の端部とフォトレジスト３６のパターンの開口
部とを重ねることにより、チャンネル阻止体３０を最小
の寸法にできるだけでなく、またゲート５６の端部と完
全に整合させることができる。領域３０の実際の作成
は、図２ａで説明された通りである。

【００２５】図３は、本発明の好ましい第１実施例を取
り込んだ、フレーム・インタライン転送（ＦＩＴ）ＣＣ
Ｄ画像センサ・アレイ３８の画像センシング領域３８の
一部分の平面図である。受光位置領域４０は、Ｐ＋形仮
想ゲート電極４２と同時に作成された、Ｐ＋形領域であ
る。受光位置４０は、３つの側辺上でＰ＋形チャンネル
阻止体領域３０により分離される。これらのチャンネル
阻止体領域はまた、仮想ゲート４２および光遮蔽体４４
と導電性接触を行う。チャンネル阻止体３０の各部分
は、好ましい第２実施例の部分整合法によって製造する
ことができる。光遮蔽体４４は、受光位置４０に対する
領域以外の大部分の画像センシング領域３８を被覆し、
そして領域４６の中のチャンネル阻止体領域３０と導電
的に接触する。チャンネル阻止体領域３０と隣接してい
ない受光位置４０の１つの側辺は、クロックド転送障壁
４８に隣接する。垂直ＣＣＤチャンネルのクロックド部
分は、クロックド障壁５０と、第１クロックド・ウエル
５２と、第２クロックド・ウエル５４とを有する。クロ
ックド転送障壁４８の上にある、クロックド障壁５０
と、第１クロックド・ウエル５２と、第２クロックド・
ウエル５４は、ポリシリコン・クロックド・ゲートであ
る。これらのクロックド・ゲートは、垂直ＣＣＤチャン
ネルの下に、位相１クロックド・ゲート５６と位相２ク
ロックド・ゲート５７との間で交代して、対で作成され
る。２個の位相クロックド・ゲート５６および５７の動
作は、下記で説明される。第１クロックド・ウエル５２
および第２クロックド・ウエル５４は、２つのイオン注
入体を用いて作成される。約１×１０¹⁷−８×１０¹⁷原
子／cm³の濃度まで不純物添加される第１注入体は、最
大可能なウエル容量を達成するために、最大可能な領域
（両方のクロックド・ウエルの全領域）を覆う。約２×
１０¹⁷原子／cm³だけ付加して不純物添加される第２注
入体は、第２クロックド・ウエル５４の領域を定め、そ
して高い電荷転送効率（ＣＴＥ）を達成するために、実
質的に楔形の形状にされる。この楔形の形状の第２クロ
ックド・ウエル５４は、垂直電荷転送速度を助ける適切
な横方向電界を生ずる。図３の装置３８の作成は、当業
者には周知である多数の標準的半導体処理技術の内のい
ずれかを用いて、実行することができる。この画像セン
シング領域３８の動作は、下記で説明される。

【００２６】図４は、図３の画像センシング領域３８の
線Ａ−Ａ′に沿っての横断面図である。一方、図５、は
同じ横断面図の対応するチャンネル電位図である。電荷
は、予め定められた蓄積時間の間、受光位置４０に蓄積
され、およびチャンネル阻止体３０とクロックド転送障
壁４８とによって、受光位置４０に捕獲される。予め定
められた蓄積時間の後、位相１クロックド・ゲート５６
に高レベルのバイアスを加えることにより、蓄積された
電荷が垂直ＣＣＤチャンネルに移動する。このことによ
り、図５のこれらの領域の中の点線によって示されてい
るように、クロックド転送障壁４８と、第１クロックド
・ウエル５２と、第２クロックド・ウエル５４との下の
領域のチャンネル電位が増大する。（選定された横断面
位置のために、図５のチャンネル電位図において、ＣＣ
Ｄチャンネルの位相１における第１クロックド・ウエル
５２は見えない。）受光位置４０にそれまでに捕獲され
た電荷は、最大チャンネル電位の領域に引き寄せられ
る、すなわち、位相１の第２クロックド・ウエル５４に
引き寄せられる。この時点で、電荷はチャンネルをさら
に下に移動することはできない。それは、仮想ゲート障
壁４２の下のチャンネル電位が低いからである。次に、
位相１クロックド・ゲート５６が低電位にされる。この
ことにより、位相１クロックド・ゲート５６の下のチャ
ンネルの電位分布が、図５の実線にまで低下する。ほぼ
同時に、位相２クロックド・ゲート５７が高電位にされ
る。このことにより、位相２クロックド・ゲート５７の
下のチャンネル電位が、図５の点線にまで増大する。差
し引き正味の結果は、電荷が、仮想ゲート障壁４２を越
え、位相２クロックド障壁５０と、位相２第１クロック
ド・ウエル５２とを通り、そして最後に位相２第２クロ
ックド・ウエル５４の中に流れることができることであ
る。また別の仮想ゲート障壁４２により、電荷が、位相
２第２クロックド・ウエル５４からチャンネルの中をさ
らに移動することが阻止される。垂直ＣＣＤチャンネル
の全経路にわたって電荷が転送されるまで、前記サイク
ルが繰り返される。当業者にはすぐに分かるように、位
相１クロックおよび位相２クロックは、必ずしも５０％
のデューティ・サイクルを有しないけれども、実質的に
反対の位相を有する重なったパルスである。

【００２７】図３の画像センシング領域３８は、ＣＣＤ
レジスタの上に配置された光遮蔽体４４の形式におい
て、本発明の好ましい第１実施例を取り込んでいる。光
遮蔽体４４は、ＣＣＤチャンネルからの入射光を阻止す
る役割と、相互接続体領域４６を通して、仮想ゲート４
２にホールを供給する基板バスとしての役割と、の２重
の役割を果たす。したがって、例として示された仮想位
相ＦＩＴアーキテクチャは、１個の金属層だけを必要と
する。このことは、このセンサの最終的コストを小さく
する上で、いくつかの重要な処理上の利点の１つであ
る。図３のアーキテクチャで注意すべきまた別の重要な
特徴は、ポリシリコン・ゲート５６およびポリシリコン
・ゲート５７は、仮想ウエルを有しない仮想障壁４２に
よってのみ分離されることである。第３の重要な特徴
は、第２クロックド・ウエル５４注入体の設計である。
この領域の傾斜した側辺により、垂直電荷転送速度を増
大させる、したがって、電荷転送効率（ＣＴＥ）を増大
させる、横方向電界が生ずる。

【００２８】ＣＣＤ画像センサに本発明を用いる時、複
雑になる程度を小さくするためにおよび量子効率を大き
くするために、アンチブルーミング保護は各セルには組
み込まれなく、むしろ、各垂直ＣＣＤチャンネルのベー
スに組み込まれる。典型的なアンチブルーミング装置の
平面図が図６の６０で全体的に示されている。図６に
は、センサの画像センシング領域３８と画像フィールド
・メモリとの間の、インタフェース領域が示されてい
る。画像メモリ領域は、画像センシング領域３８でイン
タフェースされる。画像センシング領域３８は、その中
に組み込まれた、ゲート作用を受けるＮ＋形ドレインを
有する、特別のセルを用る。このドレイン・セルによ
り、もしメモリ・クロックド・ゲート８４が高レベルに
バイアスされるならば、電荷がこのメモリの中に流れ込
むことができる。もしメモリ・クロックド・ゲート８４
が低レベルにバイアスされるならば、画像領域３８から
流れ出る電荷は、自動的に、Ｎ＋ドレイン領域６２の中
へ溢れて流出するであろう。したがって、垂直ＣＣＤコ
ラムの全体に対し、このセルは横方向流出ドレインとし
ての役割を果たす。電荷蓄積時間（すべての水平ブラン
キング時間）の間、垂直ＣＣＤは複数個のパルスにより
クロックされ、それにより、チャンネルの中の電荷が、
画像領域とメモリ領域との間のインタフェースの仮想ウ
エル領域８２の中に転送される。この時間の間、メモリ
・ゲート８４は負にバイアスされ、それにより、信号電
荷はメモリ画素に入ることができない。１個のメモリ画
素は、クロックド障壁８６と、クロックド・ウエル８８
と、仮想障壁９０と、仮想ウエル９２とで形成される。
画素のおのおのは、チャンネル阻止体３０によって、水
平方向に分離される。これらのチャンネル阻止体は、本
発明の好ましい第１実施例に詳細に示されたように、光
遮蔽体４４（図示されていない）に導電的に接続され
る。このメモリ画素は、本出願人と同じ出願人名で受付
けられ、かつ、同じ譲渡人に譲渡された米国特許第４，
２２９，７５２号に開示されているように、標準的仮想
位相ＣＣＤの方式に従って（下記で説明されるように２
つの小さな例外を有して）動作する。この米国特許の内
容は、本出願に参考資料として取り込まれている。電荷
は仮想ウエル８２の中に蓄積し、そして仮想障壁６１か
ら溢れてドレイン６２の中に流れ出る。それは、仮想ウ
エル８２のウエル容量が、蓄積ウエル８８の容量よりも
小さいからである。メモリ動作に対する通常の電荷輸送
の期間中は、電荷が、垂直ＣＣＤチャンネルから仮想ウ
エル８２を通ってメモリの中へ、仮想ウエル８２の中に
蓄積せずに流れるように、したがって、ドレイン６２の
中への電荷の溢れがないように、メモリ・ゲート８４が
バイアスされる。溢れた電荷を受光位置４０から流出ド
レイン６２に転送するために、垂直ＣＣＤコラムを周期
的にクロックすることだけが必要である。このことは、
水平ブランキング期間の各々の時間間隔内に、好都合に
行うことができる。

【００２９】図７は、図６の線Ａ−Ａ′に沿っての横断
面での相対チャンネル不純物添加を示す。この横断面に
対する対応するチャンネル電位図が、このメモリ・セル
の標準的仮想位相クロッキングを示す図８に示されてい
る。

【００３０】図９は、図６の線Ａ−Ａ″に沿っての横断
面での、相対チャンネル不純物添加およびドレイン構造
体６２を示す。この横断面に対する対応するチャンネル
電位図が、完全に満たされた仮想ウエル８２からドレイ
ン６２へ溢れて流出する電荷を示す図１０に示されてい
る。

【００３１】前記のように、メモリ画素の形状は、２つ
の小さな変更はあるけれども、従来の仮想位相ＣＣＤセ
ルによく似ている。第１の相違点は、仮想領域９０およ
び９２とクロックド領域８６および８８の中の、埋め込
みチャンネル電荷蓄積密度に関するものである。電荷蓄
積密度が最適化され、かつ、各領域に対して異なる。こ
のことは、クロックド・ウエル８８と仮想ウエル９２に
対する領域の区別の指定に必要である。

【００３２】第２の相違点は、本発明の好ましい第１実
施例で説明されたように、仮想ゲートに対する基板バス
に関するものである。前記で説明されたように、従来の
仮想位相ＣＣＤでは、仮想ゲート１６は、先行技術の図
１に示されたように、チャンネル阻止体１０を通して、
装置の基板１４に接続される。このことは、Ｐ＋形不純
物を大量に添加し、その後、拡散段階または焼鈍段階を
行うことにより、チャンネル阻止領域１０の注入が実行
されることによって達成される。けれども、この方式に
付随する問題点は、高濃度のＰ＋形不純物および深い注
入は大きな横方向拡散を引き起こし、このことはまた、
好ましくない程に多量の貴重な画素領域を取り込んでし
まう。図６に説明されたＰ＋形チャンネル阻止体３０
は、先行技術によるチャンネル阻止体よりも大幅に細
く、および先行技術による装置よりも画素領域を犠牲に
しない。また、いまの場合、Ｐ＋形拡散体の深さは遙か
に浅く、そして実際、埋め込みチャンネル２２に侵入し
ない。したがって、Ｐ＋形チャンネル阻止体３０は画素
領域の中のＰ形基板２０に直接に接続されることはな
い。添加不純物濃度とその深さが最適化され、それによ
り、水平方向に画素が分離されるのに十分な電位障壁が
得られ、そしてホールの基板２０への直接の経路が形成
されない。Ｐ＋形領域３０は画素領域において基板２０
に接続されないから、なにか他の手段により、仮想ゲー
ト４２へのアース接続を得ることが必要である。このこ
とは、頂部金属バス４４により達成される。この頂部金
属バス４４は、いまの場合また、装置の画素領域３８に
おけるのと同じメモリ光遮蔽体としての２重の役割を果
たす。

【００３３】図１１の平面図において、高速クリーニン
グ・ゲートおよびドレインを有するメモリ・シリアル・
レジスタ画素構造体が、９４で全体的に示されている。
この装置のこの領域のレイアウトはほぼ従来のものと同
じであるが、仮想ゲートのための頂部バスを備えること
が必要であることにより要請される、小さな変更点があ
る。ここで注意すべき１つの重要な特徴は、２次元電荷
転送を助けるための周辺電界を生ずるために、楔形ウエ
ル８８および９２が再び用いられることである。頂部金
属バスに対するこの要請は、設計上なんら複雑さをもた
らすことはなく、そして本発明の好ましい第１実施例を
用いて、さらに複雑な多重レジスタ構造体さえ可能であ
る。クロックド・ゲート・バス９６は、領域１００の中
のシリアル・レジスタ・ポリシリコン・ゲート９８に接
続される。仮想ゲート・バス１０２は、領域４６を通し
て、仮想ゲート領域へのアース接続を有する。クリアリ
ング・ゲート１０４は、領域１０８を通して、クリアリ
ング・ゲート・バス１０６に接続される。クリアリング
・ドレインは１０９で示される。動作の際、クリアリン
グ・ゲート１０４が低レベルである時、ウエル９２ａか
らウエル８８ｂへの電荷の垂直の転送は可能でなく、し
たがって、シリアル・レジスタ・ゲート９８の隣接する
チャンネルの領域９２ａから領域８８ａへ、右から左へ
水平に電荷が転送される。このように、メモリ画素から
並行してシリアル・レジスタに入る電荷は、左へ逐次に
アレイの外へ転送される。けれども、もしクリアリング
・ゲート１０４が高レベルにバイアスされる時、ウエル
９２ａの中の電荷はウエル８８ｂの中に転送され、それ
から、電荷クリアリング・ドレイン１０９の中に直ちに
転送される。この動作モードでは、メモリ画素の垂直Ｃ
ＣＤチャンネルは、電荷をクリアリング・ドレイン１０
９に転送することによって、高速にクリアすることがで
きる。

【００３４】小さな画素寸法を有する画素センサの場
合、ＣＣＤチャンネル添加不純物分布の最適化が必要で
ある。シリアル・レジスタまたはメモリに用いられたよ
うな典型的な仮想位相ＣＣＤセルは、２個の主要な領
域、すなわち、クロックド・ゲート領域および仮想ゲー
ト領域を有する。これらの２個の領域では、添加不純物
分布が大幅に異なる。したがって、それらを最適化する
には、異なる方法を用いなければならない。

【００３５】クロックド位相の電荷蓄積密度を増大する
ために、埋め込みチャンネルの添加不純物濃度を増大す
ること、チャンネル不純物をシリコン・二酸化シリコン
界面の近くに配置すること、およびゲート酸化物の厚さ
を小さくすること、が重要である。この方法に対する限
定条件は、シリコンまたは二酸化シリコンの中の最大可
能な電界強度と、完全ウエル状態の中のチャンネル電位
と表面電位との間に要求される最小電位障壁である。界
面に対する不適切な電位障壁は、表面状態捕獲体での電
荷捕獲を生じ、したがって、ＣＴＥの劣化を生ずるであ
ろう。

【００３６】一方、仮想位相領域はもう少し複雑な構造
を有し、最適化には付加的制約がある。仮想ゲート領域
のＰ＋形不純物添加はできるだけ浅いことが好ましい。
このことは、用いられる添加不純物の物理的性質と、後
での処理工程中に行われる必要な熱処理とによって決定
される。それ以上小さくすることができない必要なＰ＋
形不純物添加量によって決定される、最小接合深さが存
在する。この領域の中のチャンネル電荷蓄積密度は、埋
め込みチャンネル不純物添加と仮想ゲートに対する不純
物距離とに再び依存する。制限は再び、シリコン内の最
大許容電界強度である。

【００３７】従来の仮想位相装置が有している１つの困
難な問題点は、クロックド・ゲートと仮想ゲート領域と
の間の界面における電位分布であった。これらの領域の
中の埋め込みチャンネルの深さが異なることにより、Ｐ
＋形ゲートの２次元効果によって、もし対応策が取られ
ないならば、これらの界面に寄生電位ウエルが形成され
ることがよくある。このことが図１２に示されている。
この問題点は、埋め込みチャンネルに対し適切な添加不
純物分布を用いることにより、完全になくすることがで
きることが、実験的におよび２次元の数値計算により分
かっている。本発明の装置に用いられる埋め込みチャン
ネルは、２つの異なる不純物分布によって作成される。
第１の不純物分布は低濃度を有し、かつ、堆積領域の内
部に深く広がっている。一方、第２の不純物分布は高濃
度を有し、かつ、シリコン表面の近くに分布する。不純
物分布の中の多量に不純物が添加された部分により、必
要な高電荷蓄積密度が得られ、一方、体積領域の内部に
広がった低濃度の添加不純物分布部分により、ゲートが
負にクロックされる時、電位最大点が表面の近くから体
積領域の内部深くへ移動する。埋め込みチャンネル添加
不純物がこの分布を有することにより、電荷は画素から
画素へさらに複雑な方法で転送される。電荷は先ず、表
面近傍の領域から体積領域の内部の深い領域へ流れ、そ
して次に、仮想ゲート領域の中へ横方向に流れる。いま
の場合、強い横方向周辺電界を有する寄生電位ウエルが
なく、１つの領域から他の領域への滑らかな電位の遷移
があり、このことは、ＣＴＥを大幅に改良する。

【００３８】画像アレイの画素寸法が小さければ小さい
程、ますます装置の感度が低下し、したがって、受光位
置ウエルに蓄積する電荷は少なくなる。画像アレイ特性
に及ぼすこの好ましくない効果の影響をできるだけ小さ
くするために、背景雑音を改良すること、および、アレ
イから一群の電荷を受け取りそしてそれを電流に変換す
る、電荷変換増幅器の感度を改良することが必要であ
る。

【００３９】図１３は、１１０で全体的に示された従来
の電荷検出ノードの横断面図、および対応するチャンネ
ル電位図である。電荷検出ノード１１０は、仮想位相Ｃ
ＣＤと共に典型的に用いられる従来のゲート作用を受け
る不動拡散構造体であり、および電荷検出ノード１１０
は外部的に駆動されるリセット・ゲート１１２を有す
る。基準電圧発生器１１４は、検出ノード１１０の中の
チャンネル電位を自動的に追跡する接合ＦＥＴトランジ
スタを用いて、チップの上に組み込まれる。リセット・
ゲート１１２がパルスを受け取る時、基準電圧Ｖ_refが
検出ノードに加えられ、それが名目レベルにリセットさ
れる。

【００４０】図１３には、１１６で全体的に示された、
増幅器回路がまた示されている。この増幅器回路は、そ
の第１段階において、ＭＯＳトランジスタ１１８および
１２０のカスケード構成体を使用する。この方式は、ミ
ラー・フィードバック効果の利点を取り入れることによ
り、従来の回路のゲートからドレインへの寄生静電容量
Ｃ_gdを最小にする。したがって、検出ノード１１０に結
果的に生ずるさらに小さな寄生負荷は、電荷変換利得を
改良するのに寄与し、およびしたがって、さらに小さな
電子等価背景雑音に寄与する。予想される相互に関連す
る２重サンプリング（ＣＤＳ）動作に対し最適特性を得
るために、結果として生ずる増幅器１１６の入力静電容
量が検出ノード１１０の静電容量と整合するように、第
１段階トランジスタ寸法が選定される。第２段階トラン
ジスタ寸法は、要求される負荷駆動性能のために、およ
び与えられたクロッキング周波数において電力消費を最
小にするために、最適化されている。

【００４１】頂部バスＦＩＴ装置に対する基本的センサ
装置アーキテクチャの概要ブロック線図表示が、図１４
の１３０で全体的に示されている。図１４には、図３、
図６、図１１および図１３の構造体が取り込まれてい
る。センサ１３０は、主として、２つの大きなブロッ
ク、すなわち、画像センシング領域３８と、フィールド
・メモリ領域６０とを有する。これらのブロックの機能
は、前記で詳細に説明された。シリアル・レジスタ１５
０は、フィールド・メモリ６０から並行して電荷を受け
取り、そしてそれを電荷検出増幅器１１６に逐次に転送
する。

【００４２】好ましい実施例では、画像センシング領域
３８は、４９０個のラインを有する。その中の４８６個
のラインは活性であり、そして４個のラインは光遮蔽体
によって覆われる。暗ライン１３１は、フィールド・メ
モリ６０とのインタフェースである、画像センシング領
域３８の端部に配置される。これは、２つの領域の間の
分離を得るためである。各ラインは、合計で６８４個の
画素を有する。その中の６６８個の画素は活性であり、
そして１６個の画素は光遮蔽体によって遮蔽される。暗
画素は、暗基準領域１３２の中の画素センシング領域３
８の右端部に配置される。暗基準領域１３２の動作は、
下記で説明される。画素センシング領域３８は、頂部に
おいてドレイン１３４によって、および端部のおのおの
において２個のダミー・コラム（図示されていない）に
よって、周辺部で発生するキャリアの漏洩に対抗するよ
うに保護される。ダミー・コラムは、図６に関連して前
記で説明したように、画像センシング領域３８とフィー
ルド・メモリ６０との間の界面に配置されたアンチブル
ーミング・ドレイン６２の中に、それらの電荷を送る。
入力ダイオード１３６が、画像センシング領域３８の頂
部端部にまた配置される。入力ダイオード１３６は、一
定量の電荷が最後の暗基準コラムの中に入力されるのを
可能にする。この特性は、センサ１３０の自動検査のた
めに重要である。

【００４３】仮想位相ＦＩＴ画像センサ１３０のフィー
ルド・メモリ６０は、２４５個のラインを有し、そして
これらのラインのおのおのは６８４個の画素を有する。
周辺電荷の漏洩に対抗して保護を行うために、メモリ６
０の各側辺に、２個のバッファ・コラムが組み込まれ
る。これらのバッファ・コラムは、画像領域３８バッフ
ァ・コラムと同じように、アンチブルーミング・ドレイ
ン６２の中へ逆方向にクロックされる。

【００４４】メモリ６０からの信号は、１個のシリアル
・レジスタ１５０の中へ並行して転送される。このレジ
スタ１５０の中の電荷は、増幅器１１６の中へ逐次に転
送される、または、クリアリング・ゲート１０４を通し
て電荷クリアリング・ドレイン１０９の中へ転送され
る、ことのいずれかが可能である。増幅器１１６は、メ
モリ６０の端部から必要な距離に広がる付加的な１８個
のダミー画素１４０を通して、シリアル・レジスタ１５
０から電荷を受け取る。ダミー画素１４０は、領域１３
２の中の画像センシング領域の右端部で発生する暗基準
信号を記憶するのに用いられ、したがって、電荷クリア
リング・ドレイン１０９とインタフェースの作用を行わ
ない。暗基準信号は、当業者には周知の方式でそれが一
旦画像センサ１３０から離れると、出力信号の信号処理
回路の中で利用される。

【００４５】図１５は、図１４の画像センサ・アーキテ
クチャのクロッキングに対するタイミング図である。垂
直ブランキング時間間隔の間、垂直駆動信号に同期し
て、図１５の中で「レベル１」で示されたパルスが、位
相１クロックド・ゲート５６に送られる。このレベル１
パルスは十分に大きく、それにより、受光位置４０から
の電荷を、位相１領域の中の垂直ＣＣＤチャンネルに転
送することができる。レベル１パルスが終了した後、位
相１領域の下の受光位置４０が、電荷の蓄積を再開す
る。それから、垂直ＣＣＤレジスタの中の電荷は、位相
１クロックド・ゲート５６の「レベル３」パルスとメモ
リ・クロックド・ゲート８４との連鎖により、メモリの
中にクロックされる。これらのパルス列の終端部で、位
相１領域の中の受光位置４０からの電荷が、メモリ６０
に完全に転送される。この後、レベル３パルスよりは高
いがしかしレベル１パルス程には大きくない一連の「レ
ベル２」パルスが、溢れた電荷をアンチブルーミング・
ドレイン６２の中に転送するために、位相１クロックド
・ゲート５６と位相２クロックド・ゲート５７とに送ら
れる。垂直ブランキング時間間隔の終端の後、一連の水
平ブランキング時間間隔が起こり、この水平ブランキン
グ時間間隔の間、メモリ・ゲート８４の１個のパルスが
シリアル・レジスタ１５０の中に並行して電荷を移動さ
せる。それから、シリアル・レジスタ・ゲート９８の一
連のパルスが、画像センサから逐次に電荷を移動させ
る。次の垂直ブランキング時間間隔の間、全シーケンス
が位相２クロックド・ゲート５７で繰り返される。

【００４６】選定された受光位置４０から垂直ＣＣＤコ
ラムへの電荷の転送は、対応するゲートの振幅を、その
名目上の高クロッキング・レベル以上に一時的に増大す
ることにより、達成される。図３の受光位置転送障壁４
８は垂直転送障壁５０よりさらに高い閾値を有し、それ
により、電荷が転送障壁４８により受光位置４０に閉じ
込められるのと同時に、電荷が垂直ＣＣＤチャンネルを
クロック・ダウンすることが可能である。転送パルスが
加えられるクロックド・ゲート５６および５７のいずれ
かを選定することにより、電荷が転送される受光位置４
０を選定することが可能である。この柔軟性により、セ
ンサ１３０が複数個の有用なモードで動作することが可
能である。

【００４７】１／６０秒蓄積時間を有する標準的なＴＶ
インタレース動作は、すべての受光位置４０からの信号
を、各ＴＶフィールドの中の垂直ＣＣＤチャンネルの中
に転送することによって、達成される。その後、第１Ｔ
Ｖフィールドの中の位相２クロックド・ゲート５７の下
の電荷と位相１クロックド・ゲート５６の下の電荷とを
加算し、および、第２ＴＶフィールドの中の位相１クロ
ックド・ゲート５６の下の電荷と位相２クロックド・ゲ
ート５７の下の電荷とを加算する。その度に、データの
２４５個のラインのみが生じ、そしてメモリの中に転送
される。

【００４８】垂直ＣＣＤチャンネルは、標準的２位相Ｃ
ＣＤと同じような方式で、クロックされる。クロックド
・ゲート５６および５７にそれぞれ加えられるクロック
ド・パルスφ_P1およびφ_P2は、図１５に示されているよ
うに、重畳するタイミングを有しなければならない。こ
のことは、垂直ＣＣＤチャンネルの中に仮想ウエルが存
在しないという事実から、および電荷が位相１のクロッ
クド・ウエル５４から位相２のクロックド・ウエル５４
へ転送されるという事実から分かる。仮想障壁４２は、
近傍のラインのポリシリコン・ゲート５６および５７を
分離するためだけに用いられ、そして電荷を蓄積しな
い。

【００４９】標準的インタレース動作を変更することに
より、前記で説明したように、受光位置４０の２４５個
のラインだけからの信号が選定され、そしてメモリ６０
に転送される、という結果が得られる。この場合、蓄積
時間は１／３０秒であり、そしてこの動作モードでは、
垂直分解能が改良される。けれども、欠点は、カメラの
高速移動の期間中、または高速移動する物体の画像にお
いて、移動に好ましくない不連続があることである。

【００５０】図１４の装置において、電子シャッタの特
徴をまた組み込んで実施することができる。この場合に
は、受光位置転送パルス（レベル１パルス）が、電荷蓄
積期間中それらを一定にクリアするために選定された瞬
間まで、クロックド位相ゲート５６および５７の両方に
持続的に加えられる。それから、蓄積期間の残りの部分
の時間間隔の間だけ、小さな信号が蓄積され、そしてこ
の蓄積された小さな信号がメモリ６０に転送される。活
性ビデオ信号との相互干渉を避けるために、水平ブラン
キング時間間隔の間だけ、クリア・パルスがクロックド
・ゲート５６および５７に送られる。

【００５１】したがって、図１４の装置の垂直ＣＣＤチ
ャンネルは、多重の目的を果たす。垂直ＣＣＤチャンネ
ルは、受光位置４０からの溢れた電荷を排出するため
に、必要な信号をメモリ６０に転送するのに用いられ、
およびまた、電子シャッタ動作の期間中、電荷クリアリ
ングのためのドレインとして用いられる。けれども、こ
の多重利用は、ゲート５６および５７のクロッキング
に、複雑さを少しもたらす。垂直ＣＣＤチャンネルはア
ンチブルーミング・ドレインとしての役割を果たすか
ら、受光位置４０からの正しい信号を転送する前に、残
留している電荷を完全にクリアすることが必要である。
この期間中、過負荷状態の受光位置４０から溢れる電荷
の転送を一時的に阻止するまた別の高クロック・レベル
・バイアスを、ゲート５６および５７に対して用いるこ
とが必要である。もしこのことが行われないならば、過
負荷状態の受光位置４０から溢れた電荷は、画像の滲み
の原因となる。したがって、垂直ＣＣＤチャンネルのク
ロッキングは、４個の異なるレベルのクロッキング信号
を有し、さらに複雑である。メモリ６０とシリアル・レ
ジスタ１５０に対するすべての重要なクロッキング信号
の詳細は、図１５のタイミング図に示されている。

【００５２】いくつかの好ましい実施例が、前記で詳細
に説明された。本発明の範囲には、前記で説明された実
施例とは異なるが、なお請求の範囲内に入る実施例が包
含されることを理解すべきである。

【００５３】例えば、包含という用語は、本発明の範囲
を考察する際、非網羅的として解釈すべきである。

【００５４】内部接続および外部接続は、オーム的接
続、静電容量的接続、介在回路を通しての直接接続また
は間接接続、またはその他の接続であることができる。
本発明は、シリコン、ヒ化ガリウム、または他の電子材
料群で作成された個別部品または完全な集積回路で、お
よび光学的方式に基づくまたは他の技術的方式に基づく
実施例により、実施することができる。

【００５５】本発明は例示された実施例に基づいて説明
されたけれども、この説明は、本発明がこれらの実施例
に限定されることを意味するものではない。例示された
実施例およびその他の実施例を種々に変更した実施例、
およびこれらを組み合わせた実施例が可能であること
は、前記説明により当業者には明らかであろう。したが
って、このような実施例およびこのような変更実施例は
すべて、本発明の範囲内に包含されるものである。

【００５６】以上の説明に関して更に以下の項を開示す
る。 (1) 画像センサの上に配置された導電体により多数キ
ャリアが仮想ゲートに供給され、かつ、前記仮想ゲート
および前記導電体のおのおのが導電的チャンネル阻止体
領域に接触する、仮想位相画像センサ。

【００５７】(2) 第１項に記載された画像センサにおい
て、前記導電体がまた光遮蔽体として機能する、前記画
像センサ。

【００５８】(3) 第１導電形の半導体基板と、前記基
板の上に配置された第２導電形の埋め込みチャンネル
と、前記埋め込みチャンネルの上に配置された前記第１
導電形の仮想ゲートと、前記仮想ゲートの表面から前記
埋め込みチャンネルの中まで広がる前記第２導電形の少
なくとも１個のチャンネル阻止領域と、前記少なくとも
１個のチャンネル阻止領域の表面と接触し、かつ、前記
基板と前記仮想ゲートとの間に多数キャリアを供給する
ために前記基板にまた接触する、少なくとも１個の導電
体と、を有する仮想位相画像センサ。

【００５９】(4) 第３項に記載された画像センサにお
いて、前記埋め込みチャンネルが連続体でない、前記画
像センサ。

【００６０】(5) 第３項に記載された画像センサにお
いて、前記埋め込みチャンネルと前記仮想ゲートとの間
の界面近傍においておよび前記埋め込みチャンネルと絶
縁体層との間の界面近傍において前記埋め込みチャンネ
ルがより大きな添加不純物量を示す不均一添加不純物分
布を有する、前記画像センサ。

【００６１】(6) 第３項に記載された画像センサにお
いて、前記少なくとも１個の導電体が前記画像センサの
周辺において前記基板に接触する、前記画像センサ。

【００６２】(7) 第３項に記載された画像センサにお
いて、前記導電体がまた光遮蔽体として機能する、前記
画像センサ。

【００６３】(8) 第１クロックド・ゲート電極と、前
記第１クロックド・ゲート電極の下の半導体層の中に配
置された第１クロックド障壁領域と、前記第１クロック
ド・ゲート電極の下の前記半導体層の中に配置され、か
つ、前記第１クロックド障壁に隣接する、第１クロック
ド・ウエル領域と、前記第１クロックド・ウエル領域に
隣接する前記半導体層の中の仮想障壁領域と、前記半導
体層の中に配置された第２クロックド・ゲート電極と、
前記第２クロックド・ゲート電極の下の前記半導体層の
中に配置され、かつ、前記仮想障壁領域に隣接する、第
２クロックド障壁領域と、前記第２クロックド・ゲート
電極の下の前記半導体層の中に配置され、かつ、前記第
２クロックド障壁領域に隣接する、第２クロックド・ウ
エル領域であって、それにより第１高レベル・バイアス
が前記第１クロックド・ゲート電極に加えられる間電荷
が前記第１クロックド・ウエル領域の中に蓄積され、か
つ、第２高レベル・バイアスが前記第２クロックド・ゲ
ート電極に加えられおよび前記第１高レベル・バイアス
が前記第１クロックド・ゲート電極から取り除かれる時
前記電荷が前記第２クロックド・ウエル領域の中に転送
される、前記第２クロックド・ウエル領域と、を有する
デュアル・ゲート仮想位相電荷結合装置（ＣＣＤ）。

【００６４】(9) 第８項に記載されたＣＣＤにおい
て、前記第１クロックド・ウエル領域が、前記第１クロ
ックド・ウエル領域全体の中に、第１添加不純物注入体
と、実質的に楔形の形状を有する第２添加不純物注入体
とを有し、前記第２添加不純物注入体が前記第１クロッ
クド・ウエル領域の一部分を占め、前記第２クロックド
・ウエル領域が、前記第２クロックド・ウエル領域全体
の中に、第３添加不純物注入体と、実質的に楔形の形状
を有する第４添加不純物注入体とを有し、前記第４添加
不純物注入体が前記第２クロックド・ウエル領域の一部
分を占める、前記ＣＣＤ。

【００６５】(10) 第８項に記載されたＣＣＤにおい
て、前記第１クロックド・ゲート電極の下の前記半導体
層の中に配置され、かつ、前記第１クロックド・ウエル
領域に隣接する、第１クロックド転送障壁と、前記半導
体層の中に配置され、かつ、前記第１クロックド転送障
壁に隣接する、第１受光位置と、前記第２クロックド・
ゲート電極の下の前記半導体層の中に配置された第２ク
ロックド転送障壁と、前記半導体層の中に配置され、か
つ、前記第２クロックド転送障壁に隣接する、第２受光
位置であって、それにより前記第１クロックド・ゲート
電極に加えられた第３高レベル・バイアスによって前記
第１受光位置に蓄積された電荷が前記第１クロックド・
ウエル領域に流れ、かつ、前記第３高レベル・バイアス
の大きさが前記第１高レベル・バイアスの大きさよりも
大きく、および、前記第２クロックド・ゲート電極に加
えられた第４高レベル・バイアスによって前記第２受光
位置に蓄積された電荷が前記第２クロックド・ウエル領
域に流れ、かつ、前記第４高レベル・バイアスの大きさ
が前記第２高レベル・バイアスの大きさよりも大きい、
前記第２受光位置と、をさらに有する、前記ＣＣＤ。

【００６６】(11) 少なくとも１個の画像アレイ・コラ
ムと少なくとも１個のメモリ・レジスタ・コラムとの間
に配置された少なくとも１個のアンチブルーミング・ド
レイン構造体を有するフレーム転送電荷結合装置（ＣＣ
Ｄ）画像センサであって、前記少なくとも１個のアンチ
ブルーミング・ドレイン構造体のおのおのが半導体層の
中に配置され、かつ、前記少なくとも１個の画像アレイ
・コラムに隣接する、第１仮想障壁領域と、前記半導体
層の中に配置され、かつ、前記仮想障壁領域と前記少な
くとも１個のメモリ・レジスタ・コラムとに隣接する、
仮想ウエル領域と、ドレイン領域の中に電荷を流出させ
るために前記半導体層の中に配置された前記ドレイン領
域と、前記仮想ウエル領域と前記ドレイン領域との間の
前記半導体層の中に配置された第２仮想障壁であって、
それにより、前記少なくとも１個のメモリ・レジスタ・
コラムへの電荷の流れが妨害される時、前記仮想ウエル
領域の中の電荷が前記ドレイン領域の中へ溢れて流れ
る、前記第２仮想障壁と、を有する、前記フレーム転送
電荷結合装置（ＣＣＤ）画像センサ。

【００６７】(12) その上に配置された導電体によって
多数キャリアが仮想ゲートに供給され、かつ、前記仮想
ゲートおよび前記導電体のおのおのが導電的チャンネル
阻止体領域と接触する、仮想位相画像センシング・アレ
イと、フィールド・メモリと、画像センシング・アレイ
と前記フィールド・メモリとの間に結合された複数個の
アンチブルーミング・ドレインと、前記フィールド・メ
モリに結合され、かつ、並列入力と、シリアル出力と、
並列出力とを有する、シリアル・レジスタと、前記シリ
アル・レジスタの前記並列出力に結合された電荷クリア
リング・ドレインと、を有する、フレーム・インタライ
ン転送（ＦＩＴ）電荷結合装置（ＣＣＤ）画像センサ。

【００６８】(13) 第１２項に記載された画像センサに
おいて、前記画像センシング・アレイが少なくとも１個
の暗基準コラムと、前記複数個のアンチブルーミング・
ドレインのインタフェース作用をする前記画像センシン
グ・アレイの端部における少なくとも１個の暗ライン
と、をさらに有する、前記画像センサ。

【００６９】(14) 第１２項に記載された画像センサに
おいて、前記シリアル・レジスタの前記シリアル出力に
動作可能に結合された電荷変換増幅器をさらに有する、
前記画像センサ。

【００７０】(15) 第１導電形の半導体基板を作成する
段階と、前記基板の中に第２導電形の埋め込みチャンネ
ル領域を作成する段階と、前記埋め込みチャンネル領域
の表面に前記第１導電形の仮想ゲートを作成する段階
と、前記仮想ゲートの中に、かつ、前記埋め込みチャン
ネルと接触する、前記第１導電形の少なくとも１個のチ
ャンネル阻止領域を注入する段階と、前記少なくとも１
個のチャンネル阻止体の上側表面に、かつ、前記基板と
付加的に結合する、少なくとも１個の導電的接触体を作
成する段階と、を有する、仮想位相画像センサの製造
法。

【００７１】(16) 第１５項に記載された製造法におい
て、前記埋め込みチャンネル領域が連続体でない、前記
製造法。

【００７２】(17) 第１５項に記載された製造法におい
て、前記埋め込みチャンネル領域と前記仮想ゲートとの
間の界面の近傍でさらに大きな濃度の不純物添加を行う
前記埋め込みチャンネル領域の不純物添加段階をさらに
有する、前記製造法。

【００７３】(18) 第１５項に記載された製造法におい
て、少なくとも１個の導電的接触体を作成する前記段階
が前記画像センサの周辺で結合するように前記基板を作
成する段階をさらに有する、前記製造法。

【００７４】(19) 第１導電形の半導体基板を作成する
段階と、第２導電形の埋め込みチャンネル領域を作成す
る段階と、前記埋め込みチャンネル領域の上にゲート絶
縁体層を作成する段階と、前記絶縁体層の上に少なくと
も１個の導電的ゲート領域を選択的に作成する段階と、
前記少なくとも１個の導電的ゲートと前記ゲート絶縁体
層との上に前記少なくとも１個の導電的ゲートの端部の
一部分が露出するようにマスキング層を沈着する段階お
よびパターンに作成する段階と、前記マスキング層パタ
ーンによって露出された領域内の前記埋め込みチャンネ
ルの中に前記第１導電形の少なくとも１個のチャンネル
阻止領域を注入する段階であって、その際、前記少なく
とも１個のチャンネル阻止体領域の少なくとも１つの側
辺が前記少なくとも１個の導電的ゲートの端部の前記一
部分に自己整合している、前記注入段階と、を有する、
仮想位相画像センサの製造法。

【００７５】(20) 第１９項に記載された製造法におい
て、前記少なくとも１個のチャンネル阻止体領域の上側
表面に、前記基板に付加的に結合する、少なくとも１個
の導電的接触体を作成する段階をさらに有する、前記製
造法。

【００７６】(21) 第１９項に記載された製造法におい
て、前記埋め込みチャンネル領域が連続体でない、前記
製造法。

【００７７】(22) 第１９項に記載された製造法におい
て、前記埋め込みチャンネル領域と前記仮想ゲートとの
間の界面の近傍でさらに大きな濃度の不純物添加を行う
前記埋め込みチャンネル領域の不純物添加段階をさらに
有する、前記製造法。

【００７８】(23) 第２０項に記載された製造法におい
て、少なくとも１個の導電的接触体を作成する前記段階
が前記画像センサの周辺で結合するように前記基板を作
成する段階をさらに有する、前記製造法。

【００７９】(24) 第１０項に記載されたＣＣＤにおい
て、前記第３高レベル・バイアスおよび前記第４高レベ
ル・バイアスを加える前に、前記第１高レベル・バイア
スおよび前記第２高レベル・バイアスを加えることが、
前記ＣＣＤをクリアするのに効果的であり、前記第１ク
ロックド・ゲート電極に第５高レベル・バイアスを加え
ることおよび前記第２クロックド・ゲート電極に第６高
レベル・バイアスを加えることが、前記ＣＣＤの中の滲
み出た電荷をクリアするのに効果的であり、少なくとも
１つの前記第５高レベル・バイアスの代わりに少なくと
も１つの前記第３高レベル・バイアスを加えること、お
よび少なくとも１つの前記第６高レベル・バイアスの代
わりに少なくとも１つの前記第４高レベル・バイアスを
加えることが、前記電荷結合装置に対し可変シャッタ制
御として効果的に作用する、前記ＣＣＤ。

【００８０】(25) 仮想位相画像センサが、全体的にお
よび本発明の１つの形式において、開示される。画像セ
ンサの上に配置された導電体３２により、多数キャリア
が仮想ゲート２４に供給される。仮想ゲート２４と導電
体３２のおのおのは、導電的チャンネル阻止領域３０と
接触する。その他の装置、およびその他の方法もまた開
示される。

【００８１】注意 (C) 著作権、“Ｍ”テキサス・インスツルメンツ・イ
ンコーポレイテッド、１９９１年。この特許書類の開示
の一部分は、著作権およびマスク・ワーク保護の下にあ
る資料を含んでいる。著作権およびマスク・ワーク所有
権者は、特許および商標局が特許資料または特許記録を
公表する時、何人による特許書類または特許開示の複写
再生に対し異議はない。しかし、そうでない場合には、
あらゆる著作権およびマスク・ワーク権が留保される。

【図面の簡単な説明】

【図１】先行技術によるＣＣＤ画像セルの横断面図。

【図２】本発明の好ましい第１実施例および第２実施例
の製造段階の横断面図であって、ａ−ｅは製造の各段階
の横断面図。

【図３】本発明を取り込んだ画像センサの画像センシン
グ領域の一部分の平面図。

【図４】図３の線Ａ−Ａ′に沿っての横断面図。

【図５】図４の横断面に対応するチャンネル電位図。

【図６】本発明を取り込んだ画像センサの画像センシン
グ領域と画像センサ・アレイのメモリ領域との間のイン
タフェース領域の一部分の平面図。

【図７】図６の線Ａ−Ａ′に沿っての横断面図。

【図８】図７の横断面に対応するチャンネル電位図。

【図９】図６の線Ａ−Ａ′に沿っての横断面図。

【図１０】図９の横断面に対応するチャンネル電位図。

【図１１】本発明を取り込んだ画像センサ・アレイのメ
モリ領域とクリアリング・ドレインの一部分の平面図。

【図１２】チャンネルの横断面図および対応するチャン
ネル電位図であって、ａは先行技術のチャンネル添加不
純物分布の横断面図および対応するチャンネル電位図、
ｂは本発明の画像センサ・アレイの中に用いられるチャ
ンネル添加不純物分布の横断面図および対応するチャン
ネル電位図。

【図１３】本発明の画像センサ・アレイの中の電荷検出
ノードの横断面図および対応するチャンネル電位図、お
よび本発明の電荷変換増幅器の概要図。

【図１４】本発明を取り込んだ画像センサ・アレイの種
々の部分の構成の概要ブロック線図。

【図１５】本発明を取り込んだ画像センサ・アレイを動
作させるのに必要な種々のクロッキング信号を示すタイ
ミング図。

【符号の説明】

２０半導体基板２２埋め込みチャンネル層２４仮想ゲート層３０チャンネル阻止体領域３２導電体

Claims

【特許請求の範囲】

【請求項１】画像センサの上に配置された導電体によ
り多数キャリアが仮想ゲートに供給され、かつ、前記仮
想ゲートおよび前記導電体のおのおのが導電的チャンネ
ル阻止体領域に接触する、仮想位相画像センサ。
【請求項２】第１導電形の半導体基板を作成する段階
と、前記基板の中に第２導電形の埋め込みチャンネル領域を
作成する段階を、前記埋め込みチャンネル領域の表面に前記第１導電形の
仮想ゲートを作成する段階と、前記仮想ゲートの中にかつ前記埋め込みチャンネルと接
触する、前記第１導電形の少なくとも１個のチャンネル
阻止領域を注入する段階と前記少なくとも１個のチャン
ネル阻止体の上側表面にかつ前記基板と付加的に結合す
る、少なくとも１個の導電的接触体を作成する段階と、を有する、仮想位相画像センサの製造法。