JP3081361B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3081361B2 JP3081361B2 JP04118259A JP11825992A JP3081361B2 JP 3081361 B2 JP3081361 B2 JP 3081361B2 JP 04118259 A JP04118259 A JP 04118259A JP 11825992 A JP11825992 A JP 11825992A JP 3081361 B2 JP3081361 B2 JP 3081361B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に化合物半導体トランジスタのゲート電極の形成方法
に関する。
特に化合物半導体トランジスタのゲート電極の形成方法
に関する。
【０００２】
【従来の技術】GaAs系の化合物半導体を用いたトランジ
スタは高周波用デバイスとして重要であり、中でも金属
−半導体接触電界効果トランジスタ（ Metal Semicondu
ctorField Effect Transistor ：MESFET）は、集積回路
（IC）用デバイスとして広く研究されている。このMESF
ETの高周波動作特性の向上には、そのゲート長の短縮が
極めて有効な手段であり、ゲート長を短縮すべくその製
造工程において様々な工夫がなされている。
スタは高周波用デバイスとして重要であり、中でも金属
−半導体接触電界効果トランジスタ（ Metal Semicondu
ctorField Effect Transistor ：MESFET）は、集積回路
（IC）用デバイスとして広く研究されている。このMESF
ETの高周波動作特性の向上には、そのゲート長の短縮が
極めて有効な手段であり、ゲート長を短縮すべくその製
造工程において様々な工夫がなされている。
【０００３】通常の光リソグラフィ技術でゲート電極を
形成した場合は、そのゲート長は略0.5 μｍが限界であ
る。このため、ゲート電極を斜め蒸着させる方法、又は
ダミーゲートを形成する方法等により、ゲート長を短く
する工夫がなされている。
形成した場合は、そのゲート長は略0.5 μｍが限界であ
る。このため、ゲート電極を斜め蒸着させる方法、又は
ダミーゲートを形成する方法等により、ゲート長を短く
する工夫がなされている。
【０００４】
【発明が解決しようとする課題】図１は、従来の斜め蒸
着法によりゲート電極を形成する工程を示す模式的断面
図である。図１(a) に示すようにGaAs半導体基板１上に
絶縁膜２を形成する。この表面にフォトレジスト３を堆
積させ、開口部を形成する。そして斜め上方から金属４
を蒸着すると、フォトレジスト３表面と開口部底面の片
側に金属が蒸着する。図１(b) に示すように開口部底面
の金属が蒸着されなかった部分の絶縁膜２をエッチング
し、こうして形成された開口部にゲート電極５をリフト
オフ法により形成する。
着法によりゲート電極を形成する工程を示す模式的断面
図である。図１(a) に示すようにGaAs半導体基板１上に
絶縁膜２を形成する。この表面にフォトレジスト３を堆
積させ、開口部を形成する。そして斜め上方から金属４
を蒸着すると、フォトレジスト３表面と開口部底面の片
側に金属が蒸着する。図１(b) に示すように開口部底面
の金属が蒸着されなかった部分の絶縁膜２をエッチング
し、こうして形成された開口部にゲート電極５をリフト
オフ法により形成する。
【０００５】このような方法でフォトレジスト開口部の
略２分の１のゲート長のゲート電極を形成することがで
きる。しかしながら、蒸着角度の違いにより、またフォ
トレジスト３の膜厚のばらつきにより、ゲート長が変化
したり、ゲート電極の面内分布均一性が悪化したりする
問題があった。
略２分の１のゲート長のゲート電極を形成することがで
きる。しかしながら、蒸着角度の違いにより、またフォ
トレジスト３の膜厚のばらつきにより、ゲート長が変化
したり、ゲート電極の面内分布均一性が悪化したりする
問題があった。
【０００６】また、ダミーゲートを形成する方法では、
形成したダミーゲートを細くしてパターン反転するが、
ダミーゲートを細くする過程において、再現性が悪くま
た面内分布均一性も悪くなる問題があった。
形成したダミーゲートを細くしてパターン反転するが、
ダミーゲートを細くする過程において、再現性が悪くま
た面内分布均一性も悪くなる問題があった。
【０００７】また、ゲート長を短くするために電子線リ
ソグラフィ技術を用いる方法があるが、露光に多大な時
間を要し、スループットが悪いという問題があった。
ソグラフィ技術を用いる方法があるが、露光に多大な時
間を要し、スループットが悪いという問題があった。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、光リソグラフィにより短ゲート長のゲート電
極を再現性良く、またその面内分布が均一になるように
形成できる、半導体装置の製造方法を提供することを目
的とする。
のであり、光リソグラフィにより短ゲート長のゲート電
極を再現性良く、またその面内分布が均一になるように
形成できる、半導体装置の製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、化合物半導体基板上に堆積された絶縁膜
にエッチングを施し、これによって形成された開口部に
ゲート電極を形成して半導体装置を製造する方法におい
て、化合物半導体基板に傾斜面を形成する工程と、前記
化合物半導体基板の水平面及び傾斜面に絶縁膜を夫々エ
ッチング速度を異ならせるべく堆積する工程と、前記絶
縁膜に前記傾斜面のみを露出させた前記開口部を形成す
る工程とを有することを特徴とする。
の製造方法は、化合物半導体基板上に堆積された絶縁膜
にエッチングを施し、これによって形成された開口部に
ゲート電極を形成して半導体装置を製造する方法におい
て、化合物半導体基板に傾斜面を形成する工程と、前記
化合物半導体基板の水平面及び傾斜面に絶縁膜を夫々エ
ッチング速度を異ならせるべく堆積する工程と、前記絶
縁膜に前記傾斜面のみを露出させた前記開口部を形成す
る工程とを有することを特徴とする。
【００１０】
【作用】まず、本発明の基本的原理を説明する。図２は
GaAs半導体基板上にゲート電極を形成する工程を示す模
式的断面図である。図２(a) に示すように、水平面21,2
1 及び傾斜面22を有するGaAs半導体基板１上にＳｉＯ2
の絶縁膜２を堆積する。この堆積の際に ECRプラズマCV
D 法を用いた場合は、GaAs半導体基板１の水平面21,21
に、垂直にプラズマを照射する。この水平面21,21 上に
は、適度なイオン衝撃による緻密な絶縁膜２が形成され
る。一方、傾斜面22上には、イオン衝撃が弱いために、
エッチングされ易い絶縁膜２が形成される。この傾斜面
22上の絶縁膜２は、水平面21,21 上の絶縁膜２よりもエ
ッチング速度が速い。
GaAs半導体基板上にゲート電極を形成する工程を示す模
式的断面図である。図２(a) に示すように、水平面21,2
1 及び傾斜面22を有するGaAs半導体基板１上にＳｉＯ2
の絶縁膜２を堆積する。この堆積の際に ECRプラズマCV
D 法を用いた場合は、GaAs半導体基板１の水平面21,21
に、垂直にプラズマを照射する。この水平面21,21 上に
は、適度なイオン衝撃による緻密な絶縁膜２が形成され
る。一方、傾斜面22上には、イオン衝撃が弱いために、
エッチングされ易い絶縁膜２が形成される。この傾斜面
22上の絶縁膜２は、水平面21,21 上の絶縁膜２よりもエ
ッチング速度が速い。
【００１１】この後、絶縁膜２をエッチングする。図２
(b) に示すように絶縁膜２上にフォトレジスト３を堆積
し、傾斜面22を含んだ部分を光リソグラフィによりパタ
ーニングする。そしてエッチングにより絶縁膜２に開口
部６を形成する。上述したように、傾斜面22上に形成さ
れた絶縁膜２は、水平面21,21 上に形成された絶縁膜２
よりもエッチング速度が速いために、傾斜面22のみが露
出するようにエッチングすることが可能となる。また、
絶縁膜２をエッチングする際のパターニングに、精密さ
を必要としない。このように形成された開口部６に、図
２(c) に示すようにゲート電極５をリフトオフ法により
形成する。
(b) に示すように絶縁膜２上にフォトレジスト３を堆積
し、傾斜面22を含んだ部分を光リソグラフィによりパタ
ーニングする。そしてエッチングにより絶縁膜２に開口
部６を形成する。上述したように、傾斜面22上に形成さ
れた絶縁膜２は、水平面21,21 上に形成された絶縁膜２
よりもエッチング速度が速いために、傾斜面22のみが露
出するようにエッチングすることが可能となる。また、
絶縁膜２をエッチングする際のパターニングに、精密さ
を必要としない。このように形成された開口部６に、図
２(c) に示すようにゲート電極５をリフトオフ法により
形成する。
【００１２】本発明の半導体装置の製造方法では、エッ
チング速度の差により選択的にGaAs半導体基板の傾斜面
のみを露出させ、ここにゲート電極が形成されるため、
傾斜面の長さがゲート長となり、ゲート長を制御しなが
ら定められた位置にゲート電極を形成することができ
る。
チング速度の差により選択的にGaAs半導体基板の傾斜面
のみを露出させ、ここにゲート電極が形成されるため、
傾斜面の長さがゲート長となり、ゲート長を制御しなが
ら定められた位置にゲート電極を形成することができ
る。
【００１３】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図３は、本発明によりMESFETを製
造する工程を示す模式的断面図である。まず、図３(a)
に示すように、GaAs半導体基板１に2000Åのメサエッチ
ングを行い、水平面と傾斜面とを形成する。次にＳｉイ
オン注入及び活性化アニールにより中央にｎ層７を、そ
の両側にソース，ドレイン領域形成部分となるｎ+ 層
８，８を形成する。
き具体的に説明する。図３は、本発明によりMESFETを製
造する工程を示す模式的断面図である。まず、図３(a)
に示すように、GaAs半導体基板１に2000Åのメサエッチ
ングを行い、水平面と傾斜面とを形成する。次にＳｉイ
オン注入及び活性化アニールにより中央にｎ層７を、そ
の両側にソース，ドレイン領域形成部分となるｎ+ 層
８，８を形成する。
【００１４】図３(b) に示すように、 ECRプラズマCVD
法を用いて、GaAs半導体基板１の水平面に垂直にプラズ
マを照射する。GaAs半導体基板１の表面にＳｉＯ2 の絶
縁膜２を堆積する。傾斜面上に形成された絶縁膜２を含
んだ部分を光リソグラフィによりパターニングし、図３
(c) に示すように、エッチングにより絶縁膜２に開口部
６を形成する。水平面上の絶縁膜２と傾斜面上の絶縁膜
２とは上述したように、緻密な膜質の水平面と弱い膜質
の傾斜面とで形成されており、弱い膜質の傾斜面上の絶
縁膜２の方がエッチング速度が速いので、傾斜面のみを
露出することができる。これにより、開口部６の底部は
GaAs半導体基板１の傾斜面のみとなる。次に図３(d) に
示すように開口部６にゲート電極５をリフトオフ法によ
り形成し、図３(e) に示すように、オーミック電極９，
９を形成してMESFETが製造される。
法を用いて、GaAs半導体基板１の水平面に垂直にプラズ
マを照射する。GaAs半導体基板１の表面にＳｉＯ2 の絶
縁膜２を堆積する。傾斜面上に形成された絶縁膜２を含
んだ部分を光リソグラフィによりパターニングし、図３
(c) に示すように、エッチングにより絶縁膜２に開口部
６を形成する。水平面上の絶縁膜２と傾斜面上の絶縁膜
２とは上述したように、緻密な膜質の水平面と弱い膜質
の傾斜面とで形成されており、弱い膜質の傾斜面上の絶
縁膜２の方がエッチング速度が速いので、傾斜面のみを
露出することができる。これにより、開口部６の底部は
GaAs半導体基板１の傾斜面のみとなる。次に図３(d) に
示すように開口部６にゲート電極５をリフトオフ法によ
り形成し、図３(e) に示すように、オーミック電極９，
９を形成してMESFETが製造される。
【００１５】このように形成されたMESFETのゲートは、
ゲート長を短く制御され、面内分布良く形成されてい
る。
ゲート長を短く制御され、面内分布良く形成されてい
る。
【００１６】
【発明の効果】以上のように、本発明の半導体装置の製
造方法においては、半導体基板の傾斜面の長さがゲート
長となるため、短ゲート長のゲート電極が再現性良く形
成され、またその面内分布を均一にして形成される等、
本発明は優れた効果を奏する。
造方法においては、半導体基板の傾斜面の長さがゲート
長となるため、短ゲート長のゲート電極が再現性良く形
成され、またその面内分布を均一にして形成される等、
本発明は優れた効果を奏する。
【図１】従来の斜め蒸着法によりゲート電極を形成する
工程を示す模式的断面図である。
工程を示す模式的断面図である。
【図２】GaAs半導体基板上にゲート電極を形成する工程
を示した模式的断面図である。
を示した模式的断面図である。
【図３】本発明によりMESFETを製造する工程を示す模式
的断面図である。
的断面図である。
１ GaAs半導体基板 ２ 絶縁膜 ３ フォトレジスト ５ ゲート電極 ６ 開口部 21 GaAs半導体基板の水平面 22 GaAs半導体基板の傾斜面
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (1)
- 【請求項１】 化合物半導体基板上に堆積された絶縁膜
にエッチングを施し、これによって形成された開口部に
ゲート電極を形成して半導体装置を製造する方法におい
て、 化合物半導体基板に傾斜面を形成する工程と、前記化合
物半導体基板の水平面及び傾斜面に絶縁膜を夫々エッチ
ング速度を異ならせるべく堆積する工程と、前記絶縁膜
に前記傾斜面のみを露出させた前記開口部を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04118259A JP3081361B2 (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04118259A JP3081361B2 (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291300A JPH05291300A (ja) | 1993-11-05 |
| JP3081361B2 true JP3081361B2 (ja) | 2000-08-28 |
Family
ID=14732199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04118259A Expired - Fee Related JP3081361B2 (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3081361B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109052310A (zh) * | 2018-07-06 | 2018-12-21 | 中国工程物理研究院电子工程研究所 | 一种制备部分覆盖侧面电极的方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101103775B1 (ko) * | 2008-11-21 | 2012-01-06 | 페어차일드코리아반도체 주식회사 | 질화물계 반도체 소자 및 그 제조방법 |
| CN109052311B (zh) * | 2018-07-06 | 2021-07-23 | 中国工程物理研究院电子工程研究所 | 一种制备全部覆盖侧面电极的方法 |
-
1992
- 1992-04-10 JP JP04118259A patent/JP3081361B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109052310A (zh) * | 2018-07-06 | 2018-12-21 | 中国工程物理研究院电子工程研究所 | 一种制备部分覆盖侧面电极的方法 |
| CN109052310B (zh) * | 2018-07-06 | 2021-07-23 | 中国工程物理研究院电子工程研究所 | 一种制备部分覆盖侧面电极的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291300A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |