JP3011814B2 - 入出力割付可変プログラマブルコントローラ - Google Patents
入出力割付可変プログラマブルコントローラInfo
- Publication number
- JP3011814B2 JP3011814B2 JP4066798A JP6679892A JP3011814B2 JP 3011814 B2 JP3011814 B2 JP 3011814B2 JP 4066798 A JP4066798 A JP 4066798A JP 6679892 A JP6679892 A JP 6679892A JP 3011814 B2 JP3011814 B2 JP 3011814B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- memory
- digital
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Information Transfer Systems (AREA)
- Programmable Controllers (AREA)
Description
ローラに関し、さらに詳しくは、入出力装置に対するメ
モリ入出力領域のアドレス割付が変更可能な入出力割付
可変プログラマブルコントローラに関する。
(以下、PCと称する)の構成は、図6に示すように、
演算及び制御を行うCPU(Central Processing Unit)
部401と、そのCPU部401の制御に基づいて複数
の被制御装置に対して入出力データを入出力するI/O
部420とに分かれている。そのI/O部420とCP
U部401とはバス410を介して接続されている。
り動作する演算部404、その演算部404とI/O部
420間で入出力されるデータを記憶するI/Oメモリ
402、及びそのI/Oメモリ402が入出力するデー
タを一時的に蓄えるI/Oバッファ403から成ってい
る。
して入出力データを入出力するI/O装置(インタフェ
ース)420−1、420−2・・・420−nから成
る。それらのI/O装置420−i(i=1、2・・・
n)は、それぞれ局番設定器430−i(i=1、2・
・・n)を備え、その局番設定器430−iには各I/
O装置430−iに付与される2桁の装置番号(局番)
が設定される。
てI/O部420の各I/O装置420−iから入力す
るデータを、I/Oバッファ403及びI/Oメモリ4
02を介して演算部404に入力し、その入力データを
用いて演算をなし、その演算結果をI/Oメモリ40
2、I/Oバッファ403、及びバス410を介してI
/O部420のI/O装置420−iに出力することに
より、それらのI/O装置420−iに接続される被制
御装置を制御するようになっている。
モリ402のアドレスが予め上記各I/O装置430−
iに付与される局番に対応するように設定されており、
その設定に基づいて、I/Oメモリ402のアドレス
と、そのアドレスに対応するI/O装置430−i間で
データの入出力が行われる。
・・n)は、PCの運用分野に応じて、分野毎に異なる
被制御装置に対応して、様々に異なる組合せをもって構
成される。したがって、I/O装置420−iに対して
I/Oメモリ402のアドレスを対応付けるI/O割付
の仕様も、PCの運用分野により様々に異なったものと
なる。
ある。同図に示すI/Oメモリ402′には、「00」
〜「99」の2桁で表わされる合計100個のメモリ局
番が設定されている。1つのメモリ局番のデータ境界
(バウンダリ)は1ワードに設定され、アドレスはI/
Oメモリ402′の先頭から1ワード毎に昇順して対応
する。
入出力データが2ワードであり、装置局番が「00」に
設定されている。I/O装置420−1には、その装置
局番「00」に対応するI/Oメモリ402′のメモリ
局番「00」と、それに続くメモリ局番「01」の2つ
のメモリ局番(2ワード分)が割付けられている。
うにメモリ局番「01」がメモリ局番「00」と共にI
/O装置420−1に割付け済みであるため、次のメモ
リ局番「02」に対応する装置局番「02」が付与され
ている。そしてI/O装置420−2の入出力データが
1ワードであるので、メモリ局番「02」(1ワード
分)のみが割付けられている。
が「31」に設定され、入出力データが8ワードとなっ
ている。してがって、その装置局番「31」に対応する
I/Oメモリ402′のメモリ局番「31」から「3
8」までの8つのメモリ局番(8ワード分)が割付けら
れている。
装置420−iの入出力データが16ワードであれば、
上記I/Oメモリ402′に割付け可能なI/O装置の
個数は、100メモリ局番(=100ワード)÷16ワ
ード=6.25、即ち6個である。また、全てのI/O
装置420−iの入出力データが1ワードであるとすれ
ば、上記I/Oメモリ402′に割付け可能なI/O装
置の個数は、100メモリ局番(=100ワード)÷1
ワード=100、即ち100個である。
の例である。I/Oメモリ402″の記憶領域は、例え
ば製品個数の仕分け等を制御するディジタルI/Oメモ
リ領域402″−Dと、例えば動力用の電圧等を制御す
るアナログI/Oメモリ領域402″−Aに2分割され
ている。その2分割された記憶領域はそれぞれ「00」
から「31」まで32のメモリ局番が設定されている。
ディジタルI/Oメモリ領域402″−Dのメモリ局番
のデータ境界(バウンダリ)はそれぞれ4ワード、アナ
ログI/Oメモリ領域402″−Aのメモリ局番のバウ
ンダリはそれぞれ16ワードに設定されている。この場
合も、アドレスはI/Oメモリ402″の先頭から1ワ
ード毎に昇順して対応する。
ィジタルI/O装置であり、前述同様に装置局番が「0
0」に設定され、入出力データが2ワードとなってい
る。その装置局番「00」に対応してI/Oメモリ40
2″のディジタルI/Oメモリ領域402″−Dのメモ
リ局番「00」が割付けられている。
I/O装置であり、やはり前述同様に装置局番が「0
2」に設定され、入出力データが1ワードとなってれ
ば、その装置局番「02」に対応してI/Oメモリ40
2″のディジタルI/Oメモリ領域402″−Dのメモ
リ局番「02」が割付られる。この例では、ディジタル
I/Oメモリ領域402″−Dのメモリ局番「01」が
未使用となる。もちろん、I/O装置420−2の装置
局番を「01」に設定して、メモリ局番「01」を割付
けることもできる。
I/O装置であり、これも前述同様に装置局番が「3
1」に設定され、入出力データが8ワードとなってい
る。この場合は、I/Oメモリ402″のアナログI/
Oメモリ領域402″−Aのメモリ局番「31」に割付
けられる。
/O装置に同一の装置局番を設定することはできないの
で、上記の場合、ディジタルI/O装置とアナログI/
O装置合わせて最大32個のI/O装置が割付け可能と
なる。
のデータの入出力は、I/O装置420−iがディジタ
ルI/O装置であるか又はアナログI/O装置であるか
を示す区分データ、先頭アドレス、バウンダリ値、及び
装置局番に基づいてI/Oメモリ402′(又は40
2″)のアドレスを算出することにより当該I/O装置
に割付けられたメモリ局番を対応させて、データ入出力
を行う。
途に合わせて異なるI/O割付が設定されて運用されて
いた。
示した1番目のメモリ割付の例では、I/O装置の入出
力データのワード数が大きくなると、図8に示した2番
目のメモリ割付の例に比較して、I/O装置の接続可能
個数が極端に少なくなるという問題が発生する。例え
ば、全てのI/O装置の入出力データが16ワードにな
った場合、2番目のメモリ割付の例では、16ワードの
メモリ領域が32局設定されているのでI/O装置32
個が接続可能であるのに対して、1番目のメモリ割付の
例では、100メモリ局番(=100ワード)÷16ワ
ード=6.25、即ち接続可能なI/O装置は6個のみ
である。したがって、ワード数の大きなI/O装置を6
個より多数接続する必要が生じた場合は当該PCの運用
ができないという欠点がある。
I/O装置の入出力ワード数の多少にかかわらず、I/
O装置の接続可能個数が限定されるという問題が生ず
る。例えば、全てのI/O装置の入出力データが1ワー
ドになった場合、1番目のメモリ割付の例では、100
メモリ局番(=100ワード)÷1ワード=100であ
って、接続可能なI/O装置は100個となるのに対し
て、2番目のメモリ割付の例では、4ワード32局及び
16ワード32局の中のいずれかの局へ局番が重複しな
いように割り付けるので接続可能なI/O装置は32個
のみとなる。したがって、この場合は、32個より多数
のI/O装置を接続する必要が生ずると、やはり当該P
Cの運用が不可能になるという不都合が生じ、種々問題
があった。
Oメモリの入出力割付を随時変更して設定できる入出力
割付可変プログラマブルコントローラを提供することで
ある。
および作用は次の通りである。請求項1記載の発明で
は、ディジタル境界値設定手段1は、それぞれが装置番
号を有する複数のディジタル入出力装置に対して入出力
されるデータのメモリ入出力領域における境界値を設定
する。
数のディジタル入出力装置に対する入出力データの先頭
アドレスを設定する。ディジタルテーブル生成手段3
は、上記複数のディジタル入出力装置のそれぞれの装置
番号と、ディジタル境界値設定手段1により設定される
境界値と、ディジタルアドレス設定手段2により設定さ
れる先頭アドレスとに基づいて、上記複数のディジタル
入出力装置のそれぞれの装置番号とメモリ入出力領域の
アドレスとが対応するディジタル入出力データ割付テー
ブルを生成する。
ーブル生成手段3により生成されたディジタル入出力デ
ータ割付テーブルに基づいて上記複数のディジタル入出
力装置に対するデータの入出力を行う。
装置に対する入出力メモリの割付けを随時変更でき、そ
の変更した入出力割付によりディジタル入出力データの
入出力を行うことができるようになる。
設定手段5は、それぞれが装置番号を有するアナログ入
出力装置に対して入出力されるデータのメモリ入出力領
域における境界値を設定する。
のアナログ入出力装置に対する入出力データの先頭アド
レスを設定する。アナログテーブル生成手段7は、上記
複数のアナログ入出力装置のそれぞれの装置番号と、ア
ナログ境界値設定手段7により設定される境界値と、ア
ナログアドレス設定手段6により設定される先頭アドレ
スとに基づいて、上記複数のアナログ入出力装置のそれ
ぞれの装置番号とメモリ入出力領域のアドレスとが対応
するアナログ入出力データ割付テーブルを生成する。
ル生成手段7により生成されたアナログ入出力データ割
付テーブルに基づいて上記複数のアナログ入出力装置に
対するデータの入出力を行う。
置に対する入出力メモリの割付けを随時変更でき、その
変更した入出力割付によりアナログ入出力データの入出
力を行うことができるようになる。
ついて説明する。図2は、第1の実施例に係わるプログ
ラマブルコントローラの構成を示すブロック図である。
ラ10は、演算及び制御を行うCPU(Central Process
ing Unit) 100と、そのCPU部100の制御に基づ
いて複数の入出力被制御装置に対してデータを入出力す
るI/O部120とに分かれている。そのI/O部12
0とCPU部100とはバス110を介して接続されて
いる。
り動作する演算部101、システムのセットアップ時に
オン又はオフに設定されるフラグレジスタ部102、そ
のフラグレジスタ部102のオン/オフの状態に対応し
て所定のメモリ条件を設定するメモリ条件設定部10
3、そのメモリ条件設定部103に設定されるメモリ条
件に基づいてデータ入出力テーブルを作成して記憶する
データテーブル部104、そのデータテーブル部104
に記憶されるデータ入出力テーブルに基づいて上記演算
部101とI/O部120間で入出力されるデータを、
I/O装置とそのI/O装置に割付けられたメモリ記憶
領域に対応付けて記憶するI/Oメモリ105、及びそ
の入出力データを一時的に蓄え、バス110を介してI
/O部120とデータの入出力を行うI/Oバッファ1
06からなっている。
置とデータを入出力するI/O装置(インタフェース)
120−1、120−2・・・120−nから成る。そ
れらのI/O装置120−i(i=1、2・・・n)
は、それぞれ装置局番設定器130−i(i=1、2・
・・n)を有しており、それらの装置局番設定器130
−iには2桁の装置局番が設定される。
のフラグレジスタ部102、メモリ条件設定部103、
及びデータテーブル部104のデータ構成を示す。ま
ず、同図(a) に示すフラグレジスタ部102は、システ
ムのセットアップ時に設定されるオン又はオフ情報を記
憶する。
103は、メモリDB103−1、メモリDT103−
2、メモリAB103−3、及びメモリAT103−4
の4つのメモリ領域からなる。上記メモリDB103−
1はディジタルI/O入出力データのバウンダリ値を記
憶し、メモリDT103−2はディジタルI/O入出力
データの先頭アドレスを記憶する。また、メモリAB1
03−3はアナログI/O入出力データのバウンダリ値
を記憶し、メモリAT103−4はアナログI/O入出
力データの先頭アドレスを記憶する。
ルワード等固定長フィールドに対応して主記憶装置(I
/Oメモリ105)の中で与えられる情報単位のメモリ
規定境界を表し、例えば、従来例における図7の場合で
あれば、データバウンダリ値は「1」である。また、従
来例の図8の場合においては、ディジタル入出力データ
領域のデータバウンダリ値は「4」であり、アナログ入
出力データ領域のデータのバウンダリ値は「16」であ
る。
部102がオンの時は、メモリDB103−1には
「1」、メモリDT103−2には「0」、メモリAB
103−3には「1」、及びメモリAT103−4には
「0」が記憶される。一方、フラグレジスタ部102が
オフの時は、メモリDB103−1には「4」、メモリ
DT103−2には「0」、メモリAB103−3には
「16」、そしてメモリAT103−4には「128」
が記憶される。
104について説明する。データテーブル部104は、
「0」から「99」まで100個の装置局番とその装置
局番に割付けられるI/Oメモリのアドレスとで構成さ
れるデータ入出力テーブルを有する。このデータ入出力
テーブルを構成するI/Oメモリのアドレスは、次に説
明する演算により算出され、それぞれの装置局番に対応
して割付けられる。
は、数式DT+DB×PN=AD、アナログI/O装置
については、数式AT+AB×PN=ADにより、それ
ぞれの装置局番に対応するメモリアドレスが算出され
る。ここで、DTはメモリDT103−2に設定される
ディジタル入出力データ領域の先頭アドレス、DBはメ
モリDB103−1に設定されるディジタル入出力デー
タのバウンダリ値、PNはI/O装置120−iの装置
局番設定器130−iに設定される局番、ATはメモリ
AT103−3に設定されるアナログ入出力データ領域
の先頭アドレス、ABはメモリAB103−4に設定さ
れるアナログ入出力データのバウンダリ値、及びADは
演算により算出されるメモリアドレスである。
説明する。まず、システム立ち上がり時において、フラ
グレジスタ部102がオンに設定された場合について説
明する。フラグレジスタ部102がオンの時には、メモ
リDB103−1は「1」(以下、DB=1のごとくに
記載)、DT=0、AB=1及びAT=0に設定され
る。
がディジタルI/O装置であり、装置局番が「00」で
あるとすれば、上記数式DT+DB×PN=ADによ
り、0(DT)+1(DB)×00(PN)=0が算出
される。すなわち、装置局番「00」のI/O装置12
0−1に割付けられるメモリアドレスADは「00」と
算出され、図3(c) に示すデータ入出力テーブルの装置
局番「00」に対応してアドレス「00」が設定され
る。
I/O装置であり、装置局番が「02」であるとすれ
ば、同じく数式DT+DB×PN=ADにより、0(D
T)+1(DB)×02(PN)=2が算出される。す
なわち、装置局番「02」のI/O装置120−2に割
付けられるメモリアドレスADは「02」と算出され
る。そして、データ入出力テーブルには、装置局番「0
2」に対応してアドレス「02」が設定される。
I/O装置であり、装置局番が「31」であるとすれ
ば、この場合は上記数式AT+AB×PN=ADが用い
られる。そして、0(AT)+1(AB)×31(P
N)=31が算出され、装置局番「31」のI/O装置
120−nに割付けられるメモリアドレスADは「3
1」となって、データ入出力テーブルの装置局番「3
1」に対応してアドレス「31」が設定される。
出力する毎に上記設定されたデータテーブル部104の
データ入出力テーブルが参照され、入出力データが格納
されるメモリ領域がデータ入出力テーブル上のアドレス
と当該I/O装置のワード数により判別され、そのアド
レスと対応するI/O装置120−iが同じくデータ入
出力テーブルの装置局番により判別されて、I/O装置
とメモリ領域との割付けが行われる。すなわち、上述し
たように、アドレス「00」にはI/O装置局番「0
0」が、アドレス「02」にはI/O装置局番「02」
が、アドレス「31」にはI/O装置局番「31」が、
それぞれ割り付けられる。
従来例と同様に、バウンダリ値が「1」で且つディジタ
ル、アナログ共に入出力データのメモリ先頭アドレスが
「00」のときは、I/O装置120−iに対して、図
7の従来例と全く同様なI/O割付けが実現できる。
ラグレジスタ部102がオフに設定された場合の動作を
説明する。フラグレジスタ部102がオフの時には、D
B=4、DT=0、AB=16及びAT=128に設定
される。
ジタルI/O装置であり、装置局番が「00」であると
すれば、数式DT+DB×PN=ADにより、0(D
T)+4(DB)×00(PN)=0が算出される。す
なわち、装置局番「00」のI/O装置120−1に割
付けられるメモリアドレスADは「00」と算出され
る。そして、図3(c) に示すデータ入出力テーブルの装
置局番「00」に対応してアドレス「00」が設定され
る。
I/O装置であり、装置局番が「02」であるとすれ
ば、同じく数式DT+DB×PN=ADにより、0(D
T)+4(DB)×02(PN)=8が算出される。す
なわち、装置局番「02」のI/O装置120−2に割
付けられるメモリアドレスADは「08」と算出され、
データ入出力テーブルの装置局番「02」に対応してア
ドレス「08」が設定される。
I/O装置であり、装置局番が「31」であるとすれ
ば、この場合は数式AT+AB×PN=ADにより、1
28(AT)+16(AB)×31(PN)=624が
算出される。すなわち、装置局番「31」のI/O装置
120−nに割付けられるメモリアドレスADは「62
4」と算出され、データ入出力テーブルの装置局番「3
1」に対応してアドレス「624」が設定される。
がデータを入出力する毎に、上記データ入出力テーブル
に基づいて、I/O装置局番「00」にはアドレス「0
0」が、I/O装置局番「02」にはアドレス「08」
が、I/O装置局番「31」にはアドレス「128」
が、それぞれ割付けられる。
従来例のように、バウンダリ値がディジタル入出力デー
タについては「4」、アナログ入出力データについては
「16」、ディジタル入出力データのメモリ先頭アドレ
スが「00」、アナログ入出力データのメモリ先頭アド
レスが「128」の場合にも、I/O装置120−iに
対して、図8の従来例と全く同様のI/O割付けが実現
できる。
データ及びアナログ入出力データのバウンダリ値及び先
頭アドレスについて、それぞれ2組の設定値を予め定め
ておき、フラグレジスタ102のオン/オフに基づいて
上記2組の設定値から1組の設定値を選択するようにし
ているが、設定値を予め決めることなく、任意に設定す
るようにしてもよい。これを、他の実施例として以下に
説明する。
ブルコントローラの構成を示すブロック図である。同図
において、図2に示す第1の実施例と同一構成部分につ
いては同一番号を付与して示す。CPU部101には、
第1の実施例に示したフラグレジスタ部102が除か
れ、設定値設定部107が設けられる。その設定値設定
部107には、外部に設けられる例えば液晶パネルから
なる表示部140が接続される。その他の構成は、第1
の実施例と同一である。
示画面の一例を示す。この表示は、システム立ち上がり
時において、設定値設定部107により、例えばメモリ
105の他のデータ領域に予め記憶されている表示デー
タが読み出されて表示される。
は、この表示がI/Oメモリの割り付け設定のための表
示画面であることを示す「I/O割付設定画面」が表示
され、その下方、1段目には、入力すべき設定値がなん
であるかを示す「ディジタルI/Oメモリバウンダリ設
定値」と、入力された設定値を表示するための囲い枠
と、設定値が記憶されるメモリ領域を示す「DB」が表
示されている。2段目には、同じく入力すべき設定値が
なんであるかを示す「ディジタルI/Oメモリ先頭アド
レス設定値」と、入力された設定値を表示するための囲
い枠と、設定値が記憶されるメモリ領域を示す「DT」
が表示されている。同様に、3段目には、「アナログI
/Oメモリバウンダリ設定値」、囲い枠、及び「AB」
が表示され、4段目には「アナログI/Oメモリ先頭ア
ドレス設定値」、囲い枠、及び「AT」が表示されてい
る。
いが、テンキー、カーソルキー等を有するキーボードが
接続されており、カーソルキーによって上記囲い枠の1
つが選択され、テンキーによってその選択された囲い枠
表示部分に対応する設定値が入力される。これらの入力
された設定値は、メモリ条件設定部103により各メモ
リ領域(メモリDB103−1、DT103−2、AB
103−3、及びAT103−4)に記憶されるように
なっている。
アナログ入出力データそれぞれについて任意のバウンダ
リ値及び先頭アドレスを設定することができる。これら
の設定されたバウンダリ値及び先頭アドレスに基づい
て、前述した演算により装置局番に対応するI/Oメモ
リのアドレスが算出され、それらの算出されたアドレス
がデータテーブル部104のデータ入出力テーブル上
で、それぞれの装置局番に対応して設定される。
すCPU部100が、データを入出力する毎に上記設定
されたデータテーブル部104のデータ入出力テーブル
が参照され、I/O装置に対するメモリ領域の割付けが
行われて、データの入出力が実行される。
随時にI/O割付を変更して運用することができる。
/Oメモリの入出力割付を随時変更して設定できるの
で、接続されるI/O装置のワード数に変更があった
り、I/O装置の個数に変更があっても、それらの変更
に応じて随意に入出力割付を変更できるため、PCの用
途によってメモリの設計を変更する必要がなくPCの運
用効率が向上する。
構成を示すブロック図である。
メモリ条件設定部のデータ構成、(c) はデータテーブル
部のデータ構成を示す図である。
構成を示すブロック図である。
て説明する図である。
す図である。
Claims (2)
- 【請求項1】 それぞれが装置番号を有する複数のディ
ジタル入出力装置に対して入出力されるデータのメモリ
入出力領域における境界値を入出力装置毎に任意設定す
るディジタル境界値設定手段(1) と、 前記複数のディジタル入出力装置に対する入出力データ
の先頭アドレスを設定するディジタルアドレス設定手段
(2) と、 前記複数のディジタル入出力装置のそれぞれの装置番号
と、前記ディジタル境界値設定手段(1) により設定され
る境界値と、前記ディジタルアドレス設定手段(2) によ
り設定される先頭アドレスとに基づいて、前記複数のデ
ィジタル入出力装置のそれぞれの装置番号とメモリ入出
力領域のアドレスとが対応するディジタル入出力データ
割付テーブルを生成するディジタルテーブル生成手段
(3) と、 該ディジタルテーブル生成手段(3) により生成されたデ
ィジタル入出力データ割付テーブルに基づいて前記複数
のディジタル入出力装置に対するデータの入出力を行う
ディジタル入出力手段(4) と を有することを特徴とする入出力割付可変プログラマブ
ルコントローラ。 - 【請求項2】 それぞれが装置番号を有するアナログ入
出力装置に対して入出力されるデータのメモリ入出力領
域における境界値を入出力装置毎に任意設定するアナロ
グ境界値設定手段(5) と、 前記複数のアナログ入出力装置に対する入出力データの
先頭アドレスを設定するアナログアドレス設定手段(6)
と、 前記複数のアナログ入出力装置のそれぞれの装置番号
と、前記アナログ境界値設定手段(5) により設定される
境界値と、前記アナログアドレス設定手段(6) により設
定される先頭アドレスとに基づいて、前記複数のアナロ
グ入出力装置のそれぞれの装置番号とメモリ入出力領域
のアドレスとが対応するアナログ入出力データ割付テー
ブルを生成するアナログテーブル生成手段(7) と、 該アナログテーブル生成手段(7) により生成されたアナ
ログ入出力データ割付テーブルに基づいて前記複数のア
ナログ入出力装置に対するデータの入出力を行うアナロ
グ入出力手段(8) とを有することを特徴とする入出力割
付可変プログラマブルコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4066798A JP3011814B2 (ja) | 1992-03-25 | 1992-03-25 | 入出力割付可変プログラマブルコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4066798A JP3011814B2 (ja) | 1992-03-25 | 1992-03-25 | 入出力割付可変プログラマブルコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05274012A JPH05274012A (ja) | 1993-10-22 |
JP3011814B2 true JP3011814B2 (ja) | 2000-02-21 |
Family
ID=13326255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4066798A Expired - Fee Related JP3011814B2 (ja) | 1992-03-25 | 1992-03-25 | 入出力割付可変プログラマブルコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3011814B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3526293B2 (ja) | 2001-11-30 | 2004-05-10 | 三菱電機株式会社 | プログラマブルコントローラ |
JP4613681B2 (ja) * | 2004-08-03 | 2011-01-19 | Jfeエンジニアリング株式会社 | リモート入出力装置、分散独立型リモートシステム及び無線伝送システム |
JP4711709B2 (ja) * | 2005-03-18 | 2011-06-29 | 富士通株式会社 | パーティション割り振り方法及びコンピュータシステム |
-
1992
- 1992-03-25 JP JP4066798A patent/JP3011814B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05274012A (ja) | 1993-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2797435B2 (ja) | 表示コントローラ | |
KR970012084A (ko) | 그래프표시장치 및 방법 | |
JP3011814B2 (ja) | 入出力割付可変プログラマブルコントローラ | |
EP0147542A2 (en) | A multiple window display system | |
JP2951664B2 (ja) | タッチパネル装置 | |
JPH03196188A (ja) | 情報処理装置の表示方式 | |
KR20200108491A (ko) | 작화 지원 장치, 표시 시스템, 작화 지원 방법 및 작화 지원 프로그램 | |
JPS6338715B2 (ja) | ||
JPH08328613A (ja) | シーケンス・プログラムの作成・データ設定方法 | |
JPH08221412A (ja) | データ処理装置 | |
JPH02144593A (ja) | 情報処理装置の画面切替方式 | |
JPS6148004A (ja) | 数値制御用crt表示方式 | |
JPH05204523A (ja) | キーボード設定装置 | |
JPH05307492A (ja) | サービスプロセッサ | |
JPH03176716A (ja) | 電子機器 | |
JPS62200974A (ja) | インタ−リ−ブ装置 | |
JPH03107193A (ja) | プロセスデータ表元装置 | |
JPH0466994A (ja) | マルチウインドウ表示装置 | |
JPH09179991A (ja) | グラフ表示装置 | |
JPH04139571A (ja) | 文書処理装置 | |
JPS6197740A (ja) | 画面選択方式 | |
JPS60175106A (ja) | 数値制御装置 | |
JPH0362170A (ja) | Cadシステムにおけるコメント入力方式 | |
JPS63138390A (ja) | 文字処理装置 | |
JPS60121493A (ja) | 表示制御方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991130 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |