JP2991904B2 - 信号処理用集積回路 - Google Patents
信号処理用集積回路Info
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- JP2991904B2 JP2991904B2 JP5253680A JP25368093A JP2991904B2 JP 2991904 B2 JP2991904 B2 JP 2991904B2 JP 5253680 A JP5253680 A JP 5253680A JP 25368093 A JP25368093 A JP 25368093A JP 2991904 B2 JP2991904 B2 JP 2991904B2
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- circuit
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- signal
- integrated circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は遅延補償を有する集積回
路に関する。特に、バッファの遅延を所定の時間範囲内
に収まるように補償する集積回路に関する。
路に関する。特に、バッファの遅延を所定の時間範囲内
に収まるように補償する集積回路に関する。
【０００２】
【従来の技術】集積回路では、論理信号は適正に読み出
されるために、適正な時間で到着しなければならない。
このためには、バスへの、またはバスからの信号の転送
を開始するパルスに対して論理信号を適正にタイミング
合わせしなければならない。バスに配置される前に、論
理信号は、適正なタイミングでバスに確実に配置するた
めに、バッファをかけることができる。
されるために、適正な時間で到着しなければならない。
このためには、バスへの、またはバスからの信号の転送
を開始するパルスに対して論理信号を適正にタイミング
合わせしなければならない。バスに配置される前に、論
理信号は、適正なタイミングでバスに確実に配置するた
めに、バッファをかけることができる。
【０００３】データ転送を開始するためにバッファが記
憶される場合、信号路内の論理デバイスのスイッチング
速度は伝搬遅延の一因になる。一つの問題は、温度およ
び供給電圧の影響のような動作条件の変動並びに集積回
路の製造中のデバイスパラメータ変動により、伝搬遅延
が、大きな範囲にわたって変化することである。
憶される場合、信号路内の論理デバイスのスイッチング
速度は伝搬遅延の一因になる。一つの問題は、温度およ
び供給電圧の影響のような動作条件の変動並びに集積回
路の製造中のデバイスパラメータ変動により、伝搬遅延
が、大きな範囲にわたって変化することである。
【０００４】この問題の一つの解決法として、固定時間
の遅延部品をバッファに付加することが行われてきた。
これにより、総伝搬遅延は所望の時間範囲内に収まる。
この解決法は幾つかの用途では申し分のないものである
が、全ての用途について満足のいくものではない。
の遅延部品をバッファに付加することが行われてきた。
これにより、総伝搬遅延は所望の時間範囲内に収まる。
この解決法は幾つかの用途では申し分のないものである
が、全ての用途について満足のいくものではない。
【０００５】別の解決法では、回路の伝搬遅延を調整す
るために位相または遅延同期ループの形の帰還を使用
し、基準クロックの時間を追跡する。この解決法の欠点
は、帰還コントロールループおよび基準クロックを必要
とすることである。
るために位相または遅延同期ループの形の帰還を使用
し、基準クロックの時間を追跡する。この解決法の欠点
は、帰還コントロールループおよび基準クロックを必要
とすることである。
【０００６】米国特許第４７９１３２６号明細書には別
の解決法として、トランジスタのスイッチング特性を回
路としてほぼ均一に維持し、そして、処理速度変動によ
りスイッチング条件を変化させることが開示されてい
る。補償電流源は、スイッチングトランジスタにより、
あらゆるスイッチング条件下で大体一定であるように最
大スイッチング電流をコントロールし、このトランジス
タにより導入されたスイッチング遷移時間（伝搬遅延）
を制御する。スイッチング特性は、ほぼ均一に維持さ
れ、そして、処理速度変動はスイッチング条件を変化さ
せる。これにより、ほぼ均一な伝搬遅延が得られる。し
かし、この方法は、補償回路が伝搬遅延に影響を及ぼす
回路条件および処理速度変動の全てを検出するものでは
ないという欠点を有する。
の解決法として、トランジスタのスイッチング特性を回
路としてほぼ均一に維持し、そして、処理速度変動によ
りスイッチング条件を変化させることが開示されてい
る。補償電流源は、スイッチングトランジスタにより、
あらゆるスイッチング条件下で大体一定であるように最
大スイッチング電流をコントロールし、このトランジス
タにより導入されたスイッチング遷移時間（伝搬遅延）
を制御する。スイッチング特性は、ほぼ均一に維持さ
れ、そして、処理速度変動はスイッチング条件を変化さ
せる。これにより、ほぼ均一な伝搬遅延が得られる。し
かし、この方法は、補償回路が伝搬遅延に影響を及ぼす
回路条件および処理速度変動の全てを検出するものでは
ないという欠点を有する。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、信号路スイッチングデバイスにおける伝搬遅延に影
響を及ぼす回路条件および処理速度変動を検出し、そし
て、検出されたパラメータの影響を取り入れるコントロ
ール信号を例えば、バイアス電流のような形で供給し、
変動遅延を発生し、その結果、信号路内の総伝搬遅延が
許容可能な所定の範囲内に収まるようにコントロールさ
れる、新規な伝搬遅延補償方法を提供することである。
は、信号路スイッチングデバイスにおける伝搬遅延に影
響を及ぼす回路条件および処理速度変動を検出し、そし
て、検出されたパラメータの影響を取り入れるコントロ
ール信号を例えば、バイアス電流のような形で供給し、
変動遅延を発生し、その結果、信号路内の総伝搬遅延が
許容可能な所定の範囲内に収まるようにコントロールさ
れる、新規な伝搬遅延補償方法を提供することである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明では、第１の回路を第２の回路と共に直列に
包含する信号路を有する集積回路を提供する。第１の回
路は、回路条件および処理速度が高い回路速度を生じる
場合に、低下する伝搬遅延を導入し、一方、第２の回路
は同じ条件で増加する伝搬遅延を導入する。これによ
り、総伝搬遅延は、回路条件および処理速度変動があっ
ても、所定の範囲内に維持される。本発明の別の実施例
では、電流源は第２の回路の伝搬遅延の持続期間を制御
するバイアス電流を発生する。更に別の実施例では、電
流源はカレントミラーである。
に、本発明では、第１の回路を第２の回路と共に直列に
包含する信号路を有する集積回路を提供する。第１の回
路は、回路条件および処理速度が高い回路速度を生じる
場合に、低下する伝搬遅延を導入し、一方、第２の回路
は同じ条件で増加する伝搬遅延を導入する。これによ
り、総伝搬遅延は、回路条件および処理速度変動があっ
ても、所定の範囲内に維持される。本発明の別の実施例
では、電流源は第２の回路の伝搬遅延の持続期間を制御
するバイアス電流を発生する。更に別の実施例では、電
流源はカレントミラーである。
【０００９】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。
に説明する。
【００１０】図１は、本発明の一実施例による集積回路
の環境の全体図である。構内交換機（ＰＢＸ）は、電話
線２２とシステムバス２４の間にラインカード２０イン
タフェースを使用する。ラインカード２０は、双方向的
に動作する。一つの方向はライン２２の電話機２６から
アナログ信号２０受信し、この信号をデジタル化してデ
ータのパルスコード変調パケットをシステムバス２４に
出力し、他の方向は、システムバス２４からデータパケ
ットを受信し、ライン２２の電話機２６にアナログ信号
を出力する。
の環境の全体図である。構内交換機（ＰＢＸ）は、電話
線２２とシステムバス２４の間にラインカード２０イン
タフェースを使用する。ラインカード２０は、双方向的
に動作する。一つの方向はライン２２の電話機２６から
アナログ信号２０受信し、この信号をデジタル化してデ
ータのパルスコード変調パケットをシステムバス２４に
出力し、他の方向は、システムバス２４からデータパケ
ットを受信し、ライン２２の電話機２６にアナログ信号
を出力する。
【００１１】データパケットは、システムバス上に配置
される前に、あるいはバスから読み出されるとき、デジ
タル信号からアナログ信号に変換される前に、バスバッ
ファ２８を通過する。双方向デバイスのバスバッファは
システムバス２０に対してラインカード２０をインタフ
ェースする。典型的なＰＢＸは、非常に多数の電話器２
６，２６´を有する。各電話機はそれぞれのラインカー
ド２０，２０´によりシステムバス２４に接続されてい
る。
される前に、あるいはバスから読み出されるとき、デジ
タル信号からアナログ信号に変換される前に、バスバッ
ファ２８を通過する。双方向デバイスのバスバッファは
システムバス２０に対してラインカード２０をインタフ
ェースする。典型的なＰＢＸは、非常に多数の電話器２
６，２６´を有する。各電話機はそれぞれのラインカー
ド２０，２０´によりシステムバス２４に接続されてい
る。
【００１２】コントロールコンピュータ（これもシステ
ムバスに接続されている）は、マスタークロック信号を
供給する。このマスタークロック信号は、特定のライン
カードがシステムバスを読み出すか、またはシステムバ
スから読み出されるときを決定する。マスタークロック
が、システムバスへ、またはシステムバスからデータを
転送するために特定のラインについて適当な時間である
ことを決定するとき、論理インバータは状態を変化する
ためにトリガされる。システムバスは中央局と相互接続
されている。
ムバスに接続されている）は、マスタークロック信号を
供給する。このマスタークロック信号は、特定のライン
カードがシステムバスを読み出すか、またはシステムバ
スから読み出されるときを決定する。マスタークロック
が、システムバスへ、またはシステムバスからデータを
転送するために特定のラインについて適当な時間である
ことを決定するとき、論理インバータは状態を変化する
ためにトリガされる。システムバスは中央局と相互接続
されている。
【００１３】図２は、補償遅延セル５０と直列に配列さ
れた非補償論理３２を含む双方向バスバッファ２８の模
式図である。ＣＭＯＳ論理３２の一例を図３に示す。ｎ
−チャネルトランジスタ３４のゲートは、ｐ−チャネル
トランジスタ３６のゲートと連結されており、状態を変
化させるための入力信号を受信する。トランジスタ３４
のソースは接地されている。
れた非補償論理３２を含む双方向バスバッファ２８の模
式図である。ＣＭＯＳ論理３２の一例を図３に示す。ｎ
−チャネルトランジスタ３４のゲートは、ｐ−チャネル
トランジスタ３６のゲートと連結されており、状態を変
化させるための入力信号を受信する。トランジスタ３４
のソースは接地されている。
【００１４】トランジスタ３６のソースは、電源（ＶＤ
ＤＡ）に接続されている。トランジスタ３４のドレイン
は、トランジスタ３６のドレインに接続されており、ノ
ード３８で指定される。代表キャパシタンス４０がノー
ド３８と接地との間に接続されている。コンデンサ４０
で示されるキャパシタンスは論理３２により駆動される
論理ゲートからの寄生キャパシタンスと経路指定寄生キ
ャパシタンスの合計である。
ＤＡ）に接続されている。トランジスタ３４のドレイン
は、トランジスタ３６のドレインに接続されており、ノ
ード３８で指定される。代表キャパシタンス４０がノー
ド３８と接地との間に接続されている。コンデンサ４０
で示されるキャパシタンスは論理３２により駆動される
論理ゲートからの寄生キャパシタンスと経路指定寄生キ
ャパシタンスの合計である。
【００１５】図２および図５に詳細に示される遅延セル
５０は、論理３２に構造および動作が類似するインバー
タであり、論理３２と直列に接続されている。ｎ−チャ
ネルトランジスタ５４のゲートは、ｐ−チャネルトラン
ジスタ５６のゲートに接続されており、論理３２からの
出力、すなわちノード３８における電圧を入力信号とし
て受信し、状態を変化させる。トランジスタ５４のソー
スおよび接地との間に接続された電流源５２は、コンデ
ンサ４１の放電を制御するために使用される。
５０は、論理３２に構造および動作が類似するインバー
タであり、論理３２と直列に接続されている。ｎ−チャ
ネルトランジスタ５４のゲートは、ｐ−チャネルトラン
ジスタ５６のゲートに接続されており、論理３２からの
出力、すなわちノード３８における電圧を入力信号とし
て受信し、状態を変化させる。トランジスタ５４のソー
スおよび接地との間に接続された電流源５２は、コンデ
ンサ４１の放電を制御するために使用される。
【００１６】トランジスタ５６のソースと電源との間に
接続された対応する電流源５８は、コンデンサ４１の充
電を制御するために使用される。トランジスタ５４およ
び５６のドレインは一緒に接続され、更に代表キャパシ
タンス４１により接地されている。コンデンサ４１のキ
ャパシタンスはコンデンサ４０のキャパシタンスと異な
る。
接続された対応する電流源５８は、コンデンサ４１の充
電を制御するために使用される。トランジスタ５４およ
び５６のドレインは一緒に接続され、更に代表キャパシ
タンス４１により接地されている。コンデンサ４１のキ
ャパシタンスはコンデンサ４０のキャパシタンスと異な
る。
【００１７】電流源５２を図６に示す。ここで、電流源
５２は、トランジスタ３４の動作をかたどるモデル的な
回路６２の一部分として図示されている。直列接続され
た２個以上のトランジスタを示すこともある、トランジ
スタ６４のゲートは電源に接続されている。トランジス
タ６４のドレインは電流源６６に接続されている。トラ
ンジスタ６４のソースは接地されている。ドレイン・ソ
ース間電圧は、駆動トランジスタ６４へ十分な電流を供
給するバイアス電流源６６により、ノード６８で発生さ
れる。電流源６６はトランジスタ３４の名目伝搬遅延に
基づいて一定の大きさに作られ、処理および温度とは無
関係であることが好ましい。
５２は、トランジスタ３４の動作をかたどるモデル的な
回路６２の一部分として図示されている。直列接続され
た２個以上のトランジスタを示すこともある、トランジ
スタ６４のゲートは電源に接続されている。トランジス
タ６４のドレインは電流源６６に接続されている。トラ
ンジスタ６４のソースは接地されている。ドレイン・ソ
ース間電圧は、駆動トランジスタ６４へ十分な電流を供
給するバイアス電流源６６により、ノード６８で発生さ
れる。電流源６６はトランジスタ３４の名目伝搬遅延に
基づいて一定の大きさに作られ、処理および温度とは無
関係であることが好ましい。
【００１８】演算増幅器７０の正入力はノード６８でト
ランジスタ６４のドレインに接続されている。増幅器７
０の出力はトランジスタ７２のゲートに接続されてい
る。トランジスタ３４および６４と同様に、トランジス
タ７２もｎ−チャネルデバイスである。トランジスタ７
２のソースはノード７３で増幅器７０の負入力に接続さ
れており、さらに、抵抗器７４を介して接地されてい
る。このようにして、増幅器７０の出力は増幅器７０の
負入力へフィードバックされる。好ましい実施例では、
増幅器７０はトランジスタ３４と同じウエハ上に作製さ
れている。
ランジスタ６４のドレインに接続されている。増幅器７
０の出力はトランジスタ７２のゲートに接続されてい
る。トランジスタ３４および６４と同様に、トランジス
タ７２もｎ−チャネルデバイスである。トランジスタ７
２のソースはノード７３で増幅器７０の負入力に接続さ
れており、さらに、抵抗器７４を介して接地されてい
る。このようにして、増幅器７０の出力は増幅器７０の
負入力へフィードバックされる。好ましい実施例では、
増幅器７０はトランジスタ３４と同じウエハ上に作製さ
れている。
【００１９】トランジスタ８０および８２は、当業者に
公知の通り、カレントミラーとして形成されている電流
源からなるｐチャネルトランジスタである。トランジス
タ８０および８２のゲートは相互に接続されており、更
に、トランジスタ８０のドレインとトランジスタ７２の
ドレインに接続されている。トランジスタ８０および８
２のソースは互いに接続されており、更に、電源電圧供
給源ＶＤＤＡに接続されている。トランジスタ８２のド
レインは別のカレントミラー（このカレントミラーは電
流源５２を構成する）に接続されている。
公知の通り、カレントミラーとして形成されている電流
源からなるｐチャネルトランジスタである。トランジス
タ８０および８２のゲートは相互に接続されており、更
に、トランジスタ８０のドレインとトランジスタ７２の
ドレインに接続されている。トランジスタ８０および８
２のソースは互いに接続されており、更に、電源電圧供
給源ＶＤＤＡに接続されている。トランジスタ８２のド
レインは別のカレントミラー（このカレントミラーは電
流源５２を構成する）に接続されている。
【００２０】図７に電流源５８を示す。ここで、電流源
５８は、トランジスタ３６の動作をかたどるモデル的な
回路６２´の一部分として図示されている。回路６２´
は、ｎ−チャネルトランジスタをｐ−チャネルトランジ
スタと置き換え、また、この逆の置き換えも行い、接地
と電源を逆にし、抵抗器７４について下記に述べるよう
な方法で、抵抗器７４´の抵抗値を算出することにより
形成される。
５８は、トランジスタ３６の動作をかたどるモデル的な
回路６２´の一部分として図示されている。回路６２´
は、ｎ−チャネルトランジスタをｐ−チャネルトランジ
スタと置き換え、また、この逆の置き換えも行い、接地
と電源を逆にし、抵抗器７４について下記に述べるよう
な方法で、抵抗器７４´の抵抗値を算出することにより
形成される。
【００２１】動作中、論理３２のノード３８は、入力信
号がトランジスタ３６または３４をそれぞれ活性化した
とき、コンデンサ４０をトランジスタ３６を介してＶＤ
ＤＡにまで充電し、あるいは、トランジスタ３４を介し
てコンデンサ４０を接地に放電させる。低−高入力遷移
についてだけ詳細に説明する。この説明により、当業者
は低−高遷移による動作を理解できるであろう。トラン
ジスタ３４および３６の入力ゲートにおける低−高遷移
中、トランジスタ３４はコンデンサ４０を接地に放電さ
せる電流源として機能する。
号がトランジスタ３６または３４をそれぞれ活性化した
とき、コンデンサ４０をトランジスタ３６を介してＶＤ
ＤＡにまで充電し、あるいは、トランジスタ３４を介し
てコンデンサ４０を接地に放電させる。低−高入力遷移
についてだけ詳細に説明する。この説明により、当業者
は低−高遷移による動作を理解できるであろう。トラン
ジスタ３４および３６の入力ゲートにおける低−高遷移
中、トランジスタ３４はコンデンサ４０を接地に放電さ
せる電流源として機能する。
【００２２】図４に示された電圧波形４２は、コンデン
サ４０が接地に放電する際の、インバータ３２のノード
３８における電圧を示す。符号４４で示される直線状傾
斜部分は、飽和状態で動作し、そして、定電流源として
機能するトランジスタ３４から生じる。符号４６で示さ
れる指数関数部分は、トライオード領域で動作するトラ
ンジスタ３４から生じる。
サ４０が接地に放電する際の、インバータ３２のノード
３８における電圧を示す。符号４４で示される直線状傾
斜部分は、飽和状態で動作し、そして、定電流源として
機能するトランジスタ３４から生じる。符号４６で示さ
れる指数関数部分は、トライオード領域で動作するトラ
ンジスタ３４から生じる。
【００２３】ノイズマージンを最小にするために、入力
電圧が状態を変化させる時から出力が伝搬遅延として定
義されるスイッチング閾値と交差するまでの経過時間が
あっても、ＣＭＯＳ論理スイッチング閾値は一般的に、
電源電圧の半分にセットされる。トランジスタ３４によ
り導入される伝搬遅延は次の数１により与えられる。
電圧が状態を変化させる時から出力が伝搬遅延として定
義されるスイッチング閾値と交差するまでの経過時間が
あっても、ＣＭＯＳ論理スイッチング閾値は一般的に、
電源電圧の半分にセットされる。トランジスタ３４によ
り導入される伝搬遅延は次の数１により与えられる。
【数１】 前記の数１において、Ｃ４０はコンデンサ４０のキャパ
シタンスであり、Ｉ４８は電流４８であり、ＶＤＤＡは
電源電圧である。
シタンスであり、Ｉ４８は電流４８であり、ＶＤＤＡは
電源電圧である。
【００２４】数１から明らかなように、トランジスタ３
４の伝搬遅延は、トランジスタ３４を駆動する電源電
圧、キャパシタンス４０の大きさおよび電流放電コンデ
ンサ４０の関数である。電源電圧は、トランジスタ３４
により示されるトランジスタの個数に応じて設計するこ
とにより決定される。トランジスタ３４の構造を決定す
るデバイスパラメータは、トランジスタ３４が製造され
るときに、固定される。コンデンサ４０により示される
寄生キャパシタンスも固定される。
４の伝搬遅延は、トランジスタ３４を駆動する電源電
圧、キャパシタンス４０の大きさおよび電流放電コンデ
ンサ４０の関数である。電源電圧は、トランジスタ３４
により示されるトランジスタの個数に応じて設計するこ
とにより決定される。トランジスタ３４の構造を決定す
るデバイスパラメータは、トランジスタ３４が製造され
るときに、固定される。コンデンサ４０により示される
寄生キャパシタンスも固定される。
【００２５】論理３２の伝搬遅延は補償されないが、こ
のような論理の伝搬遅延はキャパシタンス４０を放電す
る電流４８をコントロールすることにより制御すること
ができる。大きな電流は一層迅速な変化と一層小さな伝
搬遅延を生じ、一方、小さな電流は一層緩慢な変化と一
層大きな伝搬遅延を生じる。
のような論理の伝搬遅延はキャパシタンス４０を放電す
る電流４８をコントロールすることにより制御すること
ができる。大きな電流は一層迅速な変化と一層小さな伝
搬遅延を生じ、一方、小さな電流は一層緩慢な変化と一
層大きな伝搬遅延を生じる。
【００２６】伝搬遅延は、単一部品により単一路中に導
入された遅延に対して使用されてきた。しかし、伝搬遅
延の意味をこのようなものに限定すべきではない。遅延
セル５０は、図２に示されるような論理３２の伝搬遅延
と直列な、コントロールされた可変伝搬遅延を発生し、
全信号路中の様々な遅延を補償する。これにより、総伝
搬遅延は確実に所定の範囲内に収められる。
入された遅延に対して使用されてきた。しかし、伝搬遅
延の意味をこのようなものに限定すべきではない。遅延
セル５０は、図２に示されるような論理３２の伝搬遅延
と直列な、コントロールされた可変伝搬遅延を発生し、
全信号路中の様々な遅延を補償する。これにより、総伝
搬遅延は確実に所定の範囲内に収められる。
【００２７】図５に示された遅延セル５０は、論理ゲー
ト３２と同様な態様で動作する。トランジスタ５４およ
び５６はスイッチとして動作し、各電流源５２および５
８を“ＯＮ”または“ＯＦＦ”させる。電流源５２およ
び５８は、コントロール電流８６および８６´をそれぞ
れ供給し、遅延セル５０により導入された伝搬遅延をコ
ントロールする。
ト３２と同様な態様で動作する。トランジスタ５４およ
び５６はスイッチとして動作し、各電流源５２および５
８を“ＯＮ”または“ＯＦＦ”させる。電流源５２およ
び５８は、コントロール電流８６および８６´をそれぞ
れ供給し、遅延セル５０により導入された伝搬遅延をコ
ントロールする。
【００２８】図６に示されるように、演算増幅器７０は
トランジスタ７２を駆動する。トランジスタ７２は、ト
ランジスタ８０および８２のバイアスカレントミラーを
駆動するための高インピーダンス電流源も供給する電圧
追従器である。増幅器７０は高入力インピーダンス増幅
器であり、抵抗器７４に加わる電圧を、増幅器７０の正
入力，ノード６８の電圧（トランジスタ６４のドレイン
電圧でもある）に維持する。
トランジスタ７２を駆動する。トランジスタ７２は、ト
ランジスタ８０および８２のバイアスカレントミラーを
駆動するための高インピーダンス電流源も供給する電圧
追従器である。増幅器７０は高入力インピーダンス増幅
器であり、抵抗器７４に加わる電圧を、増幅器７０の正
入力，ノード６８の電圧（トランジスタ６４のドレイン
電圧でもある）に維持する。
【００２９】トランジスタ８０および８２は同一であ
り、同じゲート・ソース間電圧を有するので、電流８４
は抵抗器７４を通る電流７６と同じ大きさである。カレ
ントミラー内の電流源として単一のカレントミラーセッ
トしか図示されていないが、追加のカレントミラーセッ
トも電流源に加えることができることは当業者に自明で
ある。
り、同じゲート・ソース間電圧を有するので、電流８４
は抵抗器７４を通る電流７６と同じ大きさである。カレ
ントミラー内の電流源として単一のカレントミラーセッ
トしか図示されていないが、追加のカレントミラーセッ
トも電流源に加えることができることは当業者に自明で
ある。
【００３０】モデル的回路６２のトランジスタ６４は、
トランジスタ３４のモデルであるために、論理３２のト
ランジスタ３４とほぼ同一に作製される。トランジスタ
６４に発生されるドレイン・ソース間電圧は本質的に、
電源電圧変動、接合温度、ドーピングレベル、電子移動
度および製造変動並びにその他の回路条件や処理特性に
より、様々な変動を包含する。トランジスタの動作に影
響を及ぼすこれらおよび同様な公知のｄｃパラメータは
集合的に、回路条件および処理速度と呼ばれる。
トランジスタ３４のモデルであるために、論理３２のト
ランジスタ３４とほぼ同一に作製される。トランジスタ
６４に発生されるドレイン・ソース間電圧は本質的に、
電源電圧変動、接合温度、ドーピングレベル、電子移動
度および製造変動並びにその他の回路条件や処理特性に
より、様々な変動を包含する。トランジスタの動作に影
響を及ぼすこれらおよび同様な公知のｄｃパラメータは
集合的に、回路条件および処理速度と呼ばれる。
【００３１】トランジスタ６４は、トランジスタ３４と
大体同一に製造されたこと、および、ゲートが電源電圧
に接続されているため、トランジスタ３４の回路条件と
処理特性を示すドレイン・ソース間電圧を発生する。増
幅器７０の出力、特に、ノード７３における電圧はノー
ド６８における電圧を後追いするので、回路条件および
処理速度変動は、抵抗器７４に加わる電圧、抵抗器７４
を通過する電流７６、カレントミラーにより発生される
電流８４および（電流源５２により発生された電流８６
は、遅延セル５０におけるコンデンサ４１の放電をコン
トロールするために電流８４を反映するので）電流源５
２により発生された電流８６に固有のものである。
大体同一に製造されたこと、および、ゲートが電源電圧
に接続されているため、トランジスタ３４の回路条件と
処理特性を示すドレイン・ソース間電圧を発生する。増
幅器７０の出力、特に、ノード７３における電圧はノー
ド６８における電圧を後追いするので、回路条件および
処理速度変動は、抵抗器７４に加わる電圧、抵抗器７４
を通過する電流７６、カレントミラーにより発生される
電流８４および（電流源５２により発生された電流８６
は、遅延セル５０におけるコンデンサ４１の放電をコン
トロールするために電流８４を反映するので）電流源５
２により発生された電流８６に固有のものである。
【００３２】トランジスタ６４はトランジスタ３４をモ
デルとしているので、電流７６，８４および８６は、ト
ランジスタ３４の動作条件により左右される可変電流で
ある。例えば、高電子移動度、接合温度の低下または電
源電圧の増大により回路条件および処理速度は高論理速
度を生じるので、ノード６８で発生されるドレイン・ソ
ース間電圧は低下する。その結果、抵抗器７４に加わる
ノード７３における電圧は低くなり、電流７６は低くな
り、電流８４は低くなり、また、電流源５２で反射され
る電流８６は低くなる。これにより、遅延セル５０に関
する伝搬遅延が長くなる。
デルとしているので、電流７６，８４および８６は、ト
ランジスタ３４の動作条件により左右される可変電流で
ある。例えば、高電子移動度、接合温度の低下または電
源電圧の増大により回路条件および処理速度は高論理速
度を生じるので、ノード６８で発生されるドレイン・ソ
ース間電圧は低下する。その結果、抵抗器７４に加わる
ノード７３における電圧は低くなり、電流７６は低くな
り、電流８４は低くなり、また、電流源５２で反射され
る電流８６は低くなる。これにより、遅延セル５０に関
する伝搬遅延が長くなる。
【００３３】例えば、接合温度の上昇または電源電圧の
低下により、回路条件および処理速度は低論理速度を生
じるので、ノード６８で発生されるドレイン・ソース間
電圧は上昇し、その結果、抵抗器７４に加わるノード７
３における電圧は高くなり、電流７６は高くなり、電流
８４は高くなり、また、これに対応して電流源５２で反
射される電流８６は高くなり、遅延セル５０に適当な補
償伝搬遅延が与えられる。
低下により、回路条件および処理速度は低論理速度を生
じるので、ノード６８で発生されるドレイン・ソース間
電圧は上昇し、その結果、抵抗器７４に加わるノード７
３における電圧は高くなり、電流７６は高くなり、電流
８４は高くなり、また、これに対応して電流源５２で反
射される電流８６は高くなり、遅延セル５０に適当な補
償伝搬遅延が与えられる。
【００３４】このようにして、電流７６，８４および８
６の大きさはトランジスタ６４およびトランジスタ３４
の回路条件および処理速度に対して反比例する。更に、
回路条件および処理特性は生得的に電流８６に取り込ま
れ、伝搬遅延の変動を補償する。これにより、トランジ
スタ６４は回路条件および処理速度を検出し、そして、
モデル的回路６２はアダプティブバイアス電流８６を連
続的に発生し、遅延セル伝搬時間の持続時間を回路条件
および処理速度に比例するように調整する。
６の大きさはトランジスタ６４およびトランジスタ３４
の回路条件および処理速度に対して反比例する。更に、
回路条件および処理特性は生得的に電流８６に取り込ま
れ、伝搬遅延の変動を補償する。これにより、トランジ
スタ６４は回路条件および処理速度を検出し、そして、
モデル的回路６２はアダプティブバイアス電流８６を連
続的に発生し、遅延セル伝搬時間の持続時間を回路条件
および処理速度に比例するように調整する。
【００３５】抵抗器７４の大きさは、最初に所望の総遅
延時間を決定することにより決定される。この総遅延時
間は、遅延セルおよび電流８６の回路パラメータを決定
する。トランジスタ６４および電流６６のｄｃパラメー
タはノード６８における電圧を決定する。ノード７３に
おける電圧はノード６８における電圧を後追し、そし
て、電流７６はカレントミラーによりセットされるの
で、電流８６が流れる。抵抗器７４の大きさはＶ７３／
Ｉ７６である。
延時間を決定することにより決定される。この総遅延時
間は、遅延セルおよび電流８６の回路パラメータを決定
する。トランジスタ６４および電流６６のｄｃパラメー
タはノード６８における電圧を決定する。ノード７３に
おける電圧はノード６８における電圧を後追し、そし
て、電流７６はカレントミラーによりセットされるの
で、電流８６が流れる。抵抗器７４の大きさはＶ７３／
Ｉ７６である。
【００３６】トライオードモードで動作するトランジス
タ６４は次の数２により表すことができる。
タ６４は次の数２により表すことができる。
【数２】 前記の数２において、ｋｐはキャリア移動度およびゲー
ト酸化物膜厚項を含み、ＷおよびＬはそれぞれデバイス
の電気的な幅および長さであり、ＶTHはデバイス閾値電
圧であり、Ｖgsはゲート・ソース間電圧であり、Ｖdsは
ドレイン・ソース間電圧である。
ト酸化物膜厚項を含み、ＷおよびＬはそれぞれデバイス
の電気的な幅および長さであり、ＶTHはデバイス閾値電
圧であり、Ｖgsはゲート・ソース間電圧であり、Ｖdsは
ドレイン・ソース間電圧である。
【００３７】Ｖds＜＜Ｖgs−ＶTHの場合、Ｖdsについて
解き、そして、図６から電圧を代入してＶds＝Ｖ６８お
よびＶgs＝ＶＤＤＡとすると、次の数３が得られる。
解き、そして、図６から電圧を代入してＶds＝Ｖ６８お
よびＶgs＝ＶＤＤＡとすると、次の数３が得られる。
【数３】
【００３８】更に、セル５０の伝搬遅延はコンデンサＣ
４１の放電に要する時間に比例するので、次の数４が得
られる。
４１の放電に要する時間に比例するので、次の数４が得
られる。
【数４】 前記の数４において、Ｉ５２はこの実施例におけるＩ７
６と等しい。
６と等しい。
【００３９】ＣＭＯＳ非補償論理の場合、次の数５で示
される。
される。
【数５】
【００４０】バスバッファに関する総伝搬遅延は２個の
各遅延の合計であり、下記の数６で示される。
各遅延の合計であり、下記の数６で示される。
【数６】
【００４１】所定の電源電圧の場合、前記の数６は下記
の数７のように単純化される。
の数７のように単純化される。
【数７】
【００４２】所定の処理速度（ｋｐ・Ｗ／Ｌ係数）の場
合、およびＶＤＤＡ＞＞ＶTHの場合、前記の数６は下記
の数８のように単純化される。
合、およびＶＤＤＡ＞＞ＶTHの場合、前記の数６は下記
の数８のように単純化される。
【数８】 前記の数８において、Ｋ１，Ｋ１´およびＫ１´´は非
補償論理３２に起因する総バスバッファ遅延時間の部分
を示し、また、Ｋ１，Ｋ１´およびＫ１´´は遅延セル
５０に起因する総バスバッファ遅延の部分を示す。
補償論理３２に起因する総バスバッファ遅延時間の部分
を示し、また、Ｋ１，Ｋ１´およびＫ１´´は遅延セル
５０に起因する総バスバッファ遅延の部分を示す。
【００４３】バスバッファ遅延に対する非補償論理３２
（Ｋ１項）の寄与は、数６および数７で示されるよう
に、処理速度の増大に対して反比例し、また、数６およ
び数８で示されるように、電源電圧の増大に対して反比
例する。
（Ｋ１項）の寄与は、数６および数７で示されるよう
に、処理速度の増大に対して反比例し、また、数６およ
び数８で示されるように、電源電圧の増大に対して反比
例する。
【００４４】これに対して、バスバッファ遅延に対する
遅延セルの寄与（Ｋ２項）は、数６および数７で示され
るように、回路速度の増大に対して正比例し、また、数
６および数８で示されるように、電源電圧の増大に対し
て正比例する。
遅延セルの寄与（Ｋ２項）は、数６および数７で示され
るように、回路速度の増大に対して正比例し、また、数
６および数８で示されるように、電源電圧の増大に対し
て正比例する。
【００４５】図７はモデル的回路６２と同様な、電流源
５８により電流８６´を発生するモデル的回路６２´を
示す。モデル的回路６２の動作は前記の回路６２の動作
に関する説明から当業者ならば容易に理解できる。
５８により電流８６´を発生するモデル的回路６２´を
示す。モデル的回路６２の動作は前記の回路６２の動作
に関する説明から当業者ならば容易に理解できる。
【００４６】図８は、処理および動作条件の関数として
正規化伝搬遅延を示す特性図である。理想的には、伝搬
遅延の補償は全てのパラメータ変動について均一な遅延
を提供する。
正規化伝搬遅延を示す特性図である。理想的には、伝搬
遅延の補償は全てのパラメータ変動について均一な遅延
を提供する。
【００４７】曲線９０は論理３２の非補償伝搬遅延を示
す。縦軸から明らかなように、回路条件および処理速度
の変動は、非補償論理に関する伝搬遅延において５対１
以下の変動を起こすことができる。これは、バスバッフ
ァの総伝搬遅延に対する数６のＫ１項の寄与による。曲
線９０は非直線的であり、回路条件および処理速度が速
くなるにつれて低下する。最長伝搬遅延は低回路条件お
よび低処理速度において生じる。
す。縦軸から明らかなように、回路条件および処理速度
の変動は、非補償論理に関する伝搬遅延において５対１
以下の変動を起こすことができる。これは、バスバッフ
ァの総伝搬遅延に対する数６のＫ１項の寄与による。曲
線９０は非直線的であり、回路条件および処理速度が速
くなるにつれて低下する。最長伝搬遅延は低回路条件お
よび低処理速度において生じる。
【００４８】曲線９２は回路条件および処理特性によ
る、補償遅延セル伝搬遅延変動を示す。回路条件および
処理速度による遅延は回路条件および処理速度に比例し
て変化する。従って、処理が速くなるにつれて遅延は長
くなる。これは、バスバッファの総伝搬遅延に対する数
６のＫ２項の寄与によるものである。
る、補償遅延セル伝搬遅延変動を示す。回路条件および
処理速度による遅延は回路条件および処理速度に比例し
て変化する。従って、処理が速くなるにつれて遅延は長
くなる。これは、バスバッファの総伝搬遅延に対する数
６のＫ２項の寄与によるものである。
【００４９】曲線９４は、補償伝搬遅延が許容できる所
定の時間範囲内に確実に収まるようにする、補償を有す
るバスバッファの正規化伝搬遅延を示す。バスバッファ
の総伝搬遅延は論理３２と遅延セル５０の伝搬遅延の合
計、数６の項の合計または同等的に、曲線９４で示され
る曲線９０と９２の合計である。下限９６および上限９
８は所望の動作の極値を示す。
定の時間範囲内に確実に収まるようにする、補償を有す
るバスバッファの正規化伝搬遅延を示す。バスバッファ
の総伝搬遅延は論理３２と遅延セル５０の伝搬遅延の合
計、数６の項の合計または同等的に、曲線９４で示され
る曲線９０と９２の合計である。下限９６および上限９
８は所望の動作の極値を示す。
【００５０】セルの非補償遅延を支配する、すなわち、
曲線９０で示される伝搬遅延が曲線９２で示される伝搬
遅延よりも大きい、下限９６と上限９８の間の領域で
は、曲線９４の正規化伝搬遅延は、回路条件および処理
速度が一層速い非補償論理速度を生じるにつれて低下す
る。しかし、遅延セルによる伝搬遅延が支配する領域、
すなわち、曲線９２で示される伝搬遅延が曲線９０で示
される伝搬遅延よりも大きい領域では、曲線９４の正規
化伝搬遅延は、回路条件および処理速度が一層速くなる
につれて、増大する。
曲線９０で示される伝搬遅延が曲線９２で示される伝搬
遅延よりも大きい、下限９６と上限９８の間の領域で
は、曲線９４の正規化伝搬遅延は、回路条件および処理
速度が一層速い非補償論理速度を生じるにつれて低下す
る。しかし、遅延セルによる伝搬遅延が支配する領域、
すなわち、曲線９２で示される伝搬遅延が曲線９０で示
される伝搬遅延よりも大きい領域では、曲線９４の正規
化伝搬遅延は、回路条件および処理速度が一層速くなる
につれて、増大する。
【００５１】総伝搬遅延に対する各項の相対的寄与は、
Ｋ１および２の相対的大きさを変更することにより変化
させることができる。図９は、各インバータおよび遅延
セルによる総伝搬遅延の寄与を変化させた、図８に類似
の正規化伝搬遅延を示す特性図である。インバータによ
る寄与はＣ４０／Ｉ４８比を変更することにより変化さ
せた。これは曲線９０´で示される。遅延セルによる総
伝搬遅延に対して寄与される遅延は、Ｒ７４を変更する
ことにより変化させた。これは曲線９２´で示される。
総伝搬遅延は曲線９４´で示される。このようにして、
総伝搬遅延が所定の範囲内に収まるように設計すること
ができる。
Ｋ１および２の相対的大きさを変更することにより変化
させることができる。図９は、各インバータおよび遅延
セルによる総伝搬遅延の寄与を変化させた、図８に類似
の正規化伝搬遅延を示す特性図である。インバータによ
る寄与はＣ４０／Ｉ４８比を変更することにより変化さ
せた。これは曲線９０´で示される。遅延セルによる総
伝搬遅延に対して寄与される遅延は、Ｒ７４を変更する
ことにより変化させた。これは曲線９２´で示される。
総伝搬遅延は曲線９４´で示される。このようにして、
総伝搬遅延が所定の範囲内に収まるように設計すること
ができる。
【００５２】本発明は、所望の範囲の両端よりもむしろ
中間的なパラメータ変動範囲において、一層短い伝搬遅
延を与えることができる遅延補償技術を提供する。リー
ド線は信号を集積回路へ伝えるための手段を提供する。
直列状の遅延を通過するのに続いて、遅延信号は集積回
路で更に処理されるか、または、リード線より集積回路
から伝導させることができる。
中間的なパラメータ変動範囲において、一層短い伝搬遅
延を与えることができる遅延補償技術を提供する。リー
ド線は信号を集積回路へ伝えるための手段を提供する。
直列状の遅延を通過するのに続いて、遅延信号は集積回
路で更に処理されるか、または、リード線より集積回路
から伝導させることができる。
【００５３】以上、本発明をバスから、またはバスへの
デジタル信号の転送用途について説明してきたが、本発
明は、比較的均一な遅延が望ましい用途で使用すること
もできる。
デジタル信号の転送用途について説明してきたが、本発
明は、比較的均一な遅延が望ましい用途で使用すること
もできる。
【００５４】その他の処理により製造された、例えば、
ｐ−型金属酸化物半導体（ＰＭＯＳ）およびｎ型金属酸
化物半導体（ＮＭＯＳ）などのような論理用途において
も本発明が適用可能であることは当業者に自明である。
更に、本発明はシステムレベルでも使用可能である。
ｐ−型金属酸化物半導体（ＰＭＯＳ）およびｎ型金属酸
化物半導体（ＮＭＯＳ）などのような論理用途において
も本発明が適用可能であることは当業者に自明である。
更に、本発明はシステムレベルでも使用可能である。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
回路条件および処理速度変動があっても、総伝搬遅延は
所定の範囲内に維持される。
回路条件および処理速度変動があっても、総伝搬遅延は
所定の範囲内に維持される。
【図１】本発明が使用できる環境を示すブロック図であ
る。
る。
【図２】図１のバスバッファを更に詳細に示すブロック
図である。
図である。
【図３】論理インバータを示す模式図である。
【図４】出力波形を示すグラフ図である。
【図５】単純化された遅延セルの模式図である。
【図６】電流バイアスを示す模式図である。
【図７】ｐ−チャネルトランジスタに関する電流バイア
スを示す、図６と類似の、模式図である。
スを示す、図６と類似の、模式図である。
【図８】非補償論理インバータと補償遅延セルの伝搬遅
延の合計としてバスバッファの正規化伝搬遅延を示すグ
ラフ図である。
延の合計としてバスバッファの正規化伝搬遅延を示すグ
ラフ図である。
【図９】総伝搬遅延に対する各遅延の相対的寄与を変化
させた図８に類似のグラフ図である。
させた図８に類似のグラフ図である。
２０ ラインカード ２２ 電話線 ２４ システムバス ２６ 電話機 ２８ バスバッファ ３０ コントロールコンピュータ ３２ 論理 ３４ ｎ−チャネルトランジスタ ３６ ｐ−チャネルトランジスタ ３８ ノード ４０ コンデンサ ４１ コンデンサ ４８ 電流 ５０ 遅延セル ５２ 電流源 ５４ ｎ−チャネルトランジスタ ５６ ｐ−チャネルトランジスタ ５８ 電流源 ６２ モデル的回路 ６４ ｎ−チャネルトランジスタ ６６ 電流源 ６８ ノード ７０ 演算増幅器 ７２ ｎ−チャネルトランジスタ ７３ ノード ７４ 抵抗器 ７６，８４，８６ 電流 ８０，８２ ｐ−チャネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−197165（ＪＰ，Ａ) 特開 平６−164360（ＪＰ，Ａ) 実開 昭64−23137（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/00 H03K 19/00
Claims (15)
- 【請求項１】 （Ａ）信号に対して第１の時間遅延を導
入する第１の回路（３２）と、ここで、該第１の時間遅
延の持続期間は、回路条件および処理速度が速くなるに
つれて短縮し、 （Ｂ）スイッチングデバイスを含む第２の回路（５０）
と、ここで、該第２の回路は、信号に対して第２の時間
遅延を導入して信号を遅延させ、該第２の回路は、前記
第１の回路と直列に構成され、該第２の時間遅延の持続
期間はコントロール信号により決定され、該第２の時間
遅延は回路条件および処理速度が速くなるにつれて増大
し、 （Ｃ）第１の回路における回路条件および処理速度を検
出し、かつ、前記第２の時間遅延の持続期間を統制する
ために前記コントロール信号を発生する第３の回路とか
らなり、 第１および第２の時間遅延の合計に由来する総時間遅延
は、所定の範囲内に維持され、そして、回路条件および
処理速度に影響を及ぼすｄｃパラメータを検出すること
により、帰還無しに発生されることを特徴とする信号処
理用集積回路。 - 【請求項２】 第２の回路（５０）は、バイアス電流に
より駆動される第１の電界効果トランジスタを有する遅
延セルからなり、 第３の回路は、 （ａ）第１の電流源により駆動される第２の電界効果ト
ランジスタと、 （ｂ）第２の電界効果トランジスタと第１の電流源に接
続された正の第１の入力、出力および負の第２の入力を
有する演算増幅器と、ここで、この出力は、この出力で
発生される電圧が正の第１の入力における電圧を反映す
るように負の第２の入力に接続し、 （ｃ）演算増幅器の前記出力と基準電圧との間に接続さ
れたインピーダンスと、および、 （ｄ）第１の電界効果トランジスタを駆動するためにバ
イアス電流を発生する第２の電流源とからなり、該第２
の電流源は演算増幅器の前記出力と前記インピーダンス
との間に接続されており、これにより、演算増幅器の正
の第１の入力で発生された電圧は、第２の電界効果トラ
ンジスタが動作する回路条件および処理速度の変化を示
し、そのバイアス電流は、第１の電界効果トランジスタ
を駆動するためにこれら回路条件および処理速度の影響
を生得的に取込み、その結果、これらの条件に応答して
第２の時間遅延を制御することを特徴とする請求項１の
集積回路。 - 【請求項３】 第２の電流源は、カレントミラーからな
ることを特徴とする請求項２の集積回路。 - 【請求項４】 基準電圧は、接地電圧であることを特徴
とする請求項２の集積回路。 - 【請求項５】 演算増幅器の前記出力、第２の電流源お
よび前記インピーダンスに接続された第３の電界効果ト
ランジスタを更に含み、この第３の電界効果トランジス
タのゲートは、演算増幅器の前記出力に接続されてお
り、この第３の電界効果トランジスタのドレインとソー
スは第２の電流源と前記インピーダンスとの間に接続さ
れていることを特徴とする請求項２の集積回路。 - 【請求項６】 該集積回路に接続され、信号を該集積回
路に伝導するリード線、および、 該集積回路に接続され、該集積回路からの遅延信号を伝
導するリード線を更に有することを特徴とする請求項２
の集積回路。 - 【請求項７】 該集積回路上にあり、遅延信号を更に処
理する更なる回路を更に有することを特徴とする請求項
２の集積回路。 - 【請求項８】 第１の回路は第４の電界効果トランジス
タを更に有し、第２および第４の電界効果トランジスタ
は概ね同一であることを特徴とする請求項２の集積回
路。 - 【請求項９】 （Ａ）トランジスタを含む第１の回路
と、ここで、該第１の回路は第１の信号伝搬時間遅延を
導入し、 （Ｂ）第１の回路と直列に構成された第２の回路と、こ
こで、該第２の回路はバイアス電流によって制御された
第２の信号伝搬時間遅延を導入して信号を遅延させ、お
よび、 （Ｃ）前記トランジスタの動作をかたどりモデル化し、
前記トランジスタが動作する回路条件および処理速度の
変化に応じて連続的に適応するバイアス電流を発生する
バイアス電流発生回路とからなり、そのバイアス電流は
第２の時間遅延の持続期間を制御し、前記モデル化によ
って、回路条件および処理速度に影響を及ぼすｄｃパラ
メータを直接検出し、そして、これに応答して第２の時
間遅延を変化させ、その結果、第１および第２の時間遅
延の合計に由来する総時間遅延を所定の範囲内に維持す
ることを特徴とする信号処理用集積回路。 - 【請求項１０】 バイアス電流発生回路は回路条件およ
び処理速度に反比例するバイアス電流を発生することを
特徴とする請求項９の集積回路。 - 【請求項１１】 総時間遅延に対する第１の時間遅延の
寄与は第１の割合係数により確定され、総時間遅延に対
する第２の時間遅延の寄与は第２の割合係数により確定
され、第１および第２の割合係数はそれぞれ独立してい
ることを特徴とする請求項９の集積回路。 - 【請求項１２】 （Ａ）集積回路へ信号を伝導するステ
ップと、 （Ｂ）回路条件および処理速度が速くなるにつれて短縮
する持続期間を有する第１の時間遅延を信号路に導入す
るステップと、 （Ｃ）回路条件および処理速度が速くなるにつれて増大
する持続期間を有する第２の時間遅延を第１の時間遅延
と直列に構成するように信号路に導入するステップと、 （Ｄ）集積回路上のスイッチングデバイスの回路条件お
よび処理速度を検出するステップと、および、 （Ｅ）検出した回路条件および処理速度に応答して第２
の時間遅延の持続期間を変更するステップとからなり、
これにより、第２の時間遅延の持続期間は検出した回路
条件および処理速度に応じて変更され、その結果、第１
および第２の時間遅延の合計に由来する総時間遅延は所
定の範囲内に維持されることを特徴とする集積回路の信
号路内の伝搬遅延の制御方法。 - 【請求項１３】 検出した回路条件および処理速度に基
づいて、第２の時間遅延を制御するために、バイアス電
流を発生するステップを更に含むことを特徴とする請求
項１２の伝搬遅延制御方法。 - 【請求項１４】 （Ａ）信号に対して第１の時間遅延を
導入する第１の回路と、ここで、該第１の時間遅延の持
続期間は回路条件および処理速度が速くなるにつれて短
縮し、 （Ｂ）スイッチングデバイスを含む第２の回路と、ここ
で、該第２の回路は信号に対して第２の時間遅延を導入
して信号を遅延させ、該第２の回路は前記第１の回路と
直列に構成され、前記第２の時間遅延の持続期間はコン
トロール信号により決定され、該第２の時間遅延は回路
条件および処理速度が速くなるにつれて増大し、およ
び、 （Ｃ）第１の回路における回路条件および処理速度を直
接検出し、かつ、前記第２の時間遅延の持続期間を統制
するために前記コントロール信号を発生する第３の回路
とからなり、これにより、第１および第２の時間遅延の
合計に由来する総時間遅延は、所定の範囲内に維持さ
れ、そして、回路条件および処理速度に影響を及ぼすｄ
ｃパラメータを検出することにより発生されることを特
徴とする通過する信号の時間遅延を制御するためのバッ
ファシステム。 - 【請求項１５】 第１の回路は第１の電界効果トランジ
スタを含み、第３の回路は第２の電界効果トランジスタ
を含み、第１および第２の電界効果トランジスタは概ね
同一に作製されていることを特徴とする請求項１４のバ
ッファシステム。
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