JPH08265115A - 集積回路 - Google Patents
集積回路Info
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- JPH08265115A JPH08265115A JP8045940A JP4594096A JPH08265115A JP H08265115 A JPH08265115 A JP H08265115A JP 8045940 A JP8045940 A JP 8045940A JP 4594096 A JP4594096 A JP 4594096A JP H08265115 A JPH08265115 A JP H08265115A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
- G01R19/257—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques using analogue/digital converters of the type with comparison of different reference values with the value of voltage or current, e.g. using step-by-step method
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Abstract
(57)【要約】
【課題】 カレントコピアに基づいた、オフセットが小
さいコンパレータを有する集積回路を実現する。 【解決手段】 集積回路は、入力ノードと、基準ノード
と、入力デバイスと、カレントコピアとを有する。入力
デバイスは、第１比較サイクル中に基準ノードから基準
信号を受信し、第２比較サイクル中に入力ノードから入
力信号を受信し、入力信号および基準信号をそれぞれ入
力電流および基準電流に変換する。カレントコピアは、
第１比較サイクル中に基準電流を蓄積し、第２比較サイ
クル中に入力電流および蓄積した基準電流から比較信号
を生成する。カレントコピアは、第１比較サイクル中に
閉じるスイッチと、第２スイッチを閉じたことに応答し
て第１比較サイクル中に基準電流を蓄積するトランジス
タを有する。本発明のコンパレータを用いて改良された
フラッシュコンバータも実現される。
さいコンパレータを有する集積回路を実現する。 【解決手段】 集積回路は、入力ノードと、基準ノード
と、入力デバイスと、カレントコピアとを有する。入力
デバイスは、第１比較サイクル中に基準ノードから基準
信号を受信し、第２比較サイクル中に入力ノードから入
力信号を受信し、入力信号および基準信号をそれぞれ入
力電流および基準電流に変換する。カレントコピアは、
第１比較サイクル中に基準電流を蓄積し、第２比較サイ
クル中に入力電流および蓄積した基準電流から比較信号
を生成する。カレントコピアは、第１比較サイクル中に
閉じるスイッチと、第２スイッチを閉じたことに応答し
て第１比較サイクル中に基準電流を蓄積するトランジス
タを有する。本発明のコンパレータを用いて改良された
フラッシュコンバータも実現される。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパレータに関
し、特に、カレントコピアに基づくコンパレータおよび
回路に関する。
し、特に、カレントコピアに基づくコンパレータおよび
回路に関する。
【０００２】
【従来の技術】標準的な差動対コンパレータのようない
くつかのコンパレータでは、入力デバイスしきい値不整
合および相互コンダクタンスパラメータ不整合により電
圧オフセットが生じる。カレントミラーを用いたコンパ
レータはこのような電圧オフセットを有する。その理由
は、カレントミラー負荷がオフセットに寄与し、正確な
動作のためには調整が必要であるためである。オフセッ
ト電圧はキャパシタに蓄積され、後で入力信号から差し
引いて当該オフセットを調整することが多い。蓄積・差
引きプロセスは遅いことがある。その理由は、コンパレ
ータは一般に閉フィードバックループ構成で配置される
ためである。アナログ−ディジタル（Ａ／Ｄ）およびデ
ィジタル−アナログ（Ｄ／Ａ）コンバータとともに用い
る場合、このように遅いオフセットの調整は、変換プロ
セスの速度を制限する。
くつかのコンパレータでは、入力デバイスしきい値不整
合および相互コンダクタンスパラメータ不整合により電
圧オフセットが生じる。カレントミラーを用いたコンパ
レータはこのような電圧オフセットを有する。その理由
は、カレントミラー負荷がオフセットに寄与し、正確な
動作のためには調整が必要であるためである。オフセッ
ト電圧はキャパシタに蓄積され、後で入力信号から差し
引いて当該オフセットを調整することが多い。蓄積・差
引きプロセスは遅いことがある。その理由は、コンパレ
ータは一般に閉フィードバックループ構成で配置される
ためである。アナログ−ディジタル（Ａ／Ｄ）およびデ
ィジタル−アナログ（Ｄ／Ａ）コンバータとともに用い
る場合、このように遅いオフセットの調整は、変換プロ
セスの速度を制限する。
【０００３】
【発明が解決しようとする課題】オフセット効果を調整
するいくつかのコンパレータ回路では、電流がある基準
に比例するように蓄積され、入力信号が入力デバイスに
供給され、クロックフィードスルーが抑制される。しか
し、このようなコンパレータも、オフセット調整は遅
い。オフセット調整は、フラッシュコンバータなどのよ
うな他の回路にも必要である。オフセット効果を縮小ま
たは消去するとともに、閉ループ構成や、コンパレータ
の入力における直接スイッチ電荷注入を行わずに比較処
理速度を大きくすることが所望される。
するいくつかのコンパレータ回路では、電流がある基準
に比例するように蓄積され、入力信号が入力デバイスに
供給され、クロックフィードスルーが抑制される。しか
し、このようなコンパレータも、オフセット調整は遅
い。オフセット調整は、フラッシュコンバータなどのよ
うな他の回路にも必要である。オフセット効果を縮小ま
たは消去するとともに、閉ループ構成や、コンパレータ
の入力における直接スイッチ電荷注入を行わずに比較処
理速度を大きくすることが所望される。
【０００４】
【課題を解決するための手段】本発明によれば、カレン
トコピアに基づいた、オフセットが小さいコンパレータ
を有する集積回路が実現される。当該集積回路は、入力
ノードと、基準ノードと、第１比較サイクル中に基準ノ
ードから基準信号を受信し、第２比較サイクル中に入力
ノードから入力信号を受信し、入力信号および基準信号
をそれぞれ入力電流および基準電流に変換する入力デバ
イスと、第１比較サイクル中に基準電流を蓄積し、第２
比較サイクル中に入力電流および蓄積した基準電流から
比較信号を生成するカレントコピアとを有する。
トコピアに基づいた、オフセットが小さいコンパレータ
を有する集積回路が実現される。当該集積回路は、入力
ノードと、基準ノードと、第１比較サイクル中に基準ノ
ードから基準信号を受信し、第２比較サイクル中に入力
ノードから入力信号を受信し、入力信号および基準信号
をそれぞれ入力電流および基準電流に変換する入力デバ
イスと、第１比較サイクル中に基準電流を蓄積し、第２
比較サイクル中に入力電流および蓄積した基準電流から
比較信号を生成するカレントコピアとを有する。
【０００５】カレントコピアは、第１比較サイクル中に
閉じるスイッチと、第２スイッチを閉じたことに応答し
て第１比較サイクル中に基準電流を蓄積するトランジス
タを有することが可能である。調整回路は、入力デバイ
スおよびカレントコピアに接続され、基準電流の第１部
分として過小評価電流を生成する。カレントコピアは、
この過小評価電流に応答して、基準電流の第２部分を蓄
積し、比較信号の生成におけるオフセットを縮小する。
閉じるスイッチと、第２スイッチを閉じたことに応答し
て第１比較サイクル中に基準電流を蓄積するトランジス
タを有することが可能である。調整回路は、入力デバイ
スおよびカレントコピアに接続され、基準電流の第１部
分として過小評価電流を生成する。カレントコピアは、
この過小評価電流に応答して、基準電流の第２部分を蓄
積し、比較信号の生成におけるオフセットを縮小する。
【０００６】さらに、増幅器を設け、比較信号の生成に
伴う利得を増大させることをも可能である。この増幅器
は、利得を増大させるために、入力デバイスとカレント
コピアの間にカスコード構成の複数のトランジスタを有
することが可能である。比較機能出力は、入力デバイス
とカレントコピアを接続するノードで生成される。この
ノードにおける電圧は、このノードに他の電荷フローの
経路が存在しない場合、カレントコピアに蓄積された電
流が入力デバイスによって生成される電流より大きいと
きに上昇する。
伴う利得を増大させることをも可能である。この増幅器
は、利得を増大させるために、入力デバイスとカレント
コピアの間にカスコード構成の複数のトランジスタを有
することが可能である。比較機能出力は、入力デバイス
とカレントコピアを接続するノードで生成される。この
ノードにおける電圧は、このノードに他の電荷フローの
経路が存在しない場合、カレントコピアに蓄積された電
流が入力デバイスによって生成される電流より大きいと
きに上昇する。
【０００７】本発明のコンパレータを用いて改良された
フラッシュコンバータも実現される。
フラッシュコンバータも実現される。
【０００８】
【発明の実施の形態】図１に、本発明による、カレント
コピアに基づく低オフセットコンパレータおよびフラッ
シュコンバータを示す。これらのデバイスにおいて、コ
ンパレータ内の入力デバイスの不整合に伴うオフセット
は、２つの入力信号の間で時分割されるただ１つの入力
デバイスを用いることによって除去される。入力デバイ
スは各信号を続けて電流に変換する。電流コピアがこれ
らの信号のうちの一方の信号を蓄積する一方で、入力デ
バイスは他方の信号を生成し、その後で２つの電流が比
較される。
コピアに基づく低オフセットコンパレータおよびフラッ
シュコンバータを示す。これらのデバイスにおいて、コ
ンパレータ内の入力デバイスの不整合に伴うオフセット
は、２つの入力信号の間で時分割されるただ１つの入力
デバイスを用いることによって除去される。入力デバイ
スは各信号を続けて電流に変換する。電流コピアがこれ
らの信号のうちの一方の信号を蓄積する一方で、入力デ
バイスは他方の信号を生成し、その後で２つの電流が比
較される。
【０００９】オフセットを補償するため、本発明のコン
パレータは、入力信号とある基準の間でスイッチする単
一の入力デバイスと、同様にスイッチするサンプリング
回路とを使用する。図１に示した実施例では、コンパレ
ータ１０は入力信号１２を受信する。入力信号１２は、
スイッチ１４によって、入力デバイス（入力回路）１６
にスイッチされる。この回路は例えば集積回路（ＩＣ）
に組み込まれる。入力デバイス１６は入力信号１２を電
流に変換する。この電流は、入力デバイス１６に接続さ
れたサンプリング回路１８によって蓄積される。動作時
には、コンパレータ１０は、スイッチ１４、入力デバイ
ス１６、およびサンプリング回路１８を用いて、入力信
号１２と基準信号の比較信号として出力２０を生成す
る。コンパレータ１０は、スイッチ１４およびサンプリ
ング回路１８を制御するコントローラ２２を含むこと、
または、そのようなコントローラ２２に接続されること
が可能である。このようなコントローラ２２は、周知の
方法で、コンパレータ１０を含む集積回路、または、コ
ンパレータに接続される集積回路の制御機構内に組み込
むことが可能である。
パレータは、入力信号とある基準の間でスイッチする単
一の入力デバイスと、同様にスイッチするサンプリング
回路とを使用する。図１に示した実施例では、コンパレ
ータ１０は入力信号１２を受信する。入力信号１２は、
スイッチ１４によって、入力デバイス（入力回路）１６
にスイッチされる。この回路は例えば集積回路（ＩＣ）
に組み込まれる。入力デバイス１６は入力信号１２を電
流に変換する。この電流は、入力デバイス１６に接続さ
れたサンプリング回路１８によって蓄積される。動作時
には、コンパレータ１０は、スイッチ１４、入力デバイ
ス１６、およびサンプリング回路１８を用いて、入力信
号１２と基準信号の比較信号として出力２０を生成す
る。コンパレータ１０は、スイッチ１４およびサンプリ
ング回路１８を制御するコントローラ２２を含むこと、
または、そのようなコントローラ２２に接続されること
が可能である。このようなコントローラ２２は、周知の
方法で、コンパレータ１０を含む集積回路、または、コ
ンパレータに接続される集積回路の制御機構内に組み込
むことが可能である。
【００１０】図１のコンパレータ１０は、オプションと
して、入力デバイス１６およびサンプリング回路１８に
接続された調整回路２４を含むことが可能である。この
調整回路２４は、基準信号を過小評価し、コンパレータ
１０によるオフセットの調整を改善することができる。
また、コンパレータ１０は、比較段階中の利得を高める
ための増幅器２６を含むことも可能である。
して、入力デバイス１６およびサンプリング回路１８に
接続された調整回路２４を含むことが可能である。この
調整回路２４は、基準信号を過小評価し、コンパレータ
１０によるオフセットの調整を改善することができる。
また、コンパレータ１０は、比較段階中の利得を高める
ための増幅器２６を含むことも可能である。
【００１１】図２に示したコンパレータ１０の実施例で
は、コンパレータ１０は、コンパレータ１０には、比較
のための入力信号１２として、入力電圧ＶINおよび基準
電圧ＶREFが入力される。入力信号１２は、スイッチ１
４のスイッチ３２、３４によってそれぞれスイッチされ
る。このようなスイッチ３２、３４は、入力デバイス１
６を駆動するクロックパルスに応答する金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなトラ
ンジスタで実現可能である。理解されるように、従来技
術による他のタイプのトランジスタや等価回路も使用可
能である。
は、コンパレータ１０は、コンパレータ１０には、比較
のための入力信号１２として、入力電圧ＶINおよび基準
電圧ＶREFが入力される。入力信号１２は、スイッチ１
４のスイッチ３２、３４によってそれぞれスイッチされ
る。このようなスイッチ３２、３４は、入力デバイス１
６を駆動するクロックパルスに応答する金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなトラ
ンジスタで実現可能である。理解されるように、従来技
術による他のタイプのトランジスタや等価回路も使用可
能である。
【００１２】スイッチされた入力信号１２は入力デバイ
ス１６に送られる。入力デバイス１６は、例えば、ドレ
イン電圧Ｖdd２８およびソース電圧Ｖss３０に接続され
たＭＯＳＦＥＴである。入力デバイス１６はサンプリン
グ回路１８および出力２０に接続される。実施例では、
サンプリング回路１８はカレントコピアである。カレン
トコピアは、S. J. Daubert et al., "Current Copier
Cells", ElectronicsLetters, Vol. 24, No. 25, Dec.
1988, pp. 1560-1562に記載されている。カレントコピ
ア１８は、ＭＯＳＦＥＴ３６およびスイッチ３８を含
む。実施例では、ＭＯＳＦＥＴ３６のゲートキャパシタ
ンスは、カレントコピア１８の動作に十分である。そう
でない場合、キャパシタ４０がカレントコピア１８に設
けられる。
ス１６に送られる。入力デバイス１６は、例えば、ドレ
イン電圧Ｖdd２８およびソース電圧Ｖss３０に接続され
たＭＯＳＦＥＴである。入力デバイス１６はサンプリン
グ回路１８および出力２０に接続される。実施例では、
サンプリング回路１８はカレントコピアである。カレン
トコピアは、S. J. Daubert et al., "Current Copier
Cells", ElectronicsLetters, Vol. 24, No. 25, Dec.
1988, pp. 1560-1562に記載されている。カレントコピ
ア１８は、ＭＯＳＦＥＴ３６およびスイッチ３８を含
む。実施例では、ＭＯＳＦＥＴ３６のゲートキャパシタ
ンスは、カレントコピア１８の動作に十分である。そう
でない場合、キャパシタ４０がカレントコピア１８に設
けられる。
【００１３】デバイス５０、５２は、存在する場合に
は、これから説明するようにして性能を向上させる。存
在しない場合、すなわち、それぞれのドレインからソー
スへの経路を短絡で置き換えた場合でも、コンパレータ
１０は動作する。
は、これから説明するようにして性能を向上させる。存
在しない場合、すなわち、それぞれのドレインからソー
スへの経路を短絡で置き換えた場合でも、コンパレータ
１０は動作する。
【００１４】動作時に、コントローラ２２、あるいは、
独立のクロック源が、図３に示すようにクロックパルス
をスイッチ３２、３４、３８に供給する。カレントコピ
ア１８のスイッチ３８は、Ｃ1とラベルされたパルス５
４を受信し、一方、スイッチ３４、３２はそれぞれ
Ｃ2、Ｃ3とラベルされたパルス５６、５８をそれぞれ受
信する。特に、パルスがハイすなわちアクティブである
とき、対応するスイッチは閉じる（すなわち、導通す
る）。
独立のクロック源が、図３に示すようにクロックパルス
をスイッチ３２、３４、３８に供給する。カレントコピ
ア１８のスイッチ３８は、Ｃ1とラベルされたパルス５
４を受信し、一方、スイッチ３４、３２はそれぞれ
Ｃ2、Ｃ3とラベルされたパルス５６、５８をそれぞれ受
信する。特に、パルスがハイすなわちアクティブである
とき、対応するスイッチは閉じる（すなわち、導通す
る）。
【００１５】Ｃ1およびＣ2がアクティブのとき、すなわ
ち、スイッチ３８、３４がそれぞれ閉じているとき、入
力デバイス１６は、ほぼ次式で与えられる、ＭＯＳＦＥ
Ｔ３６を流れる電流を生成する。 ＩREF＝ｋ1（Ｗ／Ｌ）1（ＶREF−ＶT1）2 （１） ただし、ｋは定数であり、ＷおよびＬはそれぞれチャネ
ルの幅および長さであり、ＶT1はＭＯＳＦＥＴのしきい
値電圧である。Ｃ1がローのとき、上記の電流に対応す
るＭＯＳＦＥＴ３６のゲート電圧がキャパシタ４０に蓄
積される。その後（Ｃ2がローになると）、スイッチ３
２は開く。
ち、スイッチ３８、３４がそれぞれ閉じているとき、入
力デバイス１６は、ほぼ次式で与えられる、ＭＯＳＦＥ
Ｔ３６を流れる電流を生成する。 ＩREF＝ｋ1（Ｗ／Ｌ）1（ＶREF−ＶT1）2 （１） ただし、ｋは定数であり、ＷおよびＬはそれぞれチャネ
ルの幅および長さであり、ＶT1はＭＯＳＦＥＴのしきい
値電圧である。Ｃ1がローのとき、上記の電流に対応す
るＭＯＳＦＥＴ３６のゲート電圧がキャパシタ４０に蓄
積される。その後（Ｃ2がローになると）、スイッチ３
２は開く。
【００１６】図３において、Ｃ3がハイでありＣ1がロー
のとき、入力デバイス１６は次の大きさを有する電流を
生成する。 ＩIN＝ｋ1（Ｗ／Ｌ）1（ＶIN−ＶT1）2 （２）
のとき、入力デバイス１６は次の大きさを有する電流を
生成する。 ＩIN＝ｋ1（Ｗ／Ｌ）1（ＶIN−ＶT1）2 （２）
【００１７】こうして、入力デバイス１６およびＭＯＳ
ＦＥＴ３６からの２つの電流は衝突し、出力２０におけ
る電圧は、これらの２つの電流のうちのいずれが大きい
かを示す。基準電圧ＶREFのほうが入力電圧ＶINより高
い場合、出力電圧は上昇し、論理的決定として解釈され
る。
ＦＥＴ３６からの２つの電流は衝突し、出力２０におけ
る電圧は、これらの２つの電流のうちのいずれが大きい
かを示す。基準電圧ＶREFのほうが入力電圧ＶINより高
い場合、出力電圧は上昇し、論理的決定として解釈され
る。
【００１８】比較される電流はいずれも同じ入力デバイ
ス１６によって続けて生成され、ｋ1Ｗ／ＬとＶT1はキ
ャンセルする。コンパレータ１０が、接合漏洩が無視で
きるほど十分に高速に動作するとき、コンパレータ１０
は、スイッチ３８によって生成される以外にはほとんど
オフセット源の影響を受けない。
ス１６によって続けて生成され、ｋ1Ｗ／ＬとＶT1はキ
ャンセルする。コンパレータ１０が、接合漏洩が無視で
きるほど十分に高速に動作するとき、コンパレータ１０
は、スイッチ３８によって生成される以外にはほとんど
オフセット源の影響を受けない。
【００１９】カレントコピア１８のスイッチ３８からの
フィードスルーにより、カレントコピア１８に蓄積され
た電流に誤りが導入される。ＭＯＳＦＥＴ３６のドレイ
ン電流は次式の通りである。 Ｉ2＝β2（Ｖsg2−ＶT2）2 （３） 入力デバイス１６のドレイン電流は次式の通りである。 Ｉ1＝β1（Ｖgs1−ＶT1）2 （４）
フィードスルーにより、カレントコピア１８に蓄積され
た電流に誤りが導入される。ＭＯＳＦＥＴ３６のドレイ
ン電流は次式の通りである。 Ｉ2＝β2（Ｖsg2−ＶT2）2 （３） 入力デバイス１６のドレイン電流は次式の通りである。 Ｉ1＝β1（Ｖgs1−ＶT1）2 （４）
【００２０】スイッチ３８の電荷フィードスルーによ
り、ＭＯＳＦＥＴ３６のソース−ゲート電圧はΔＶに等
しくなり、次式のように計算されるオフセットが生じ
る。 ＶOFFSET＝ΔＶ（β2／β1）1/2 （５） これは入力を基準にしたものである。
り、ＭＯＳＦＥＴ３６のソース−ゲート電圧はΔＶに等
しくなり、次式のように計算されるオフセットが生じ
る。 ＶOFFSET＝ΔＶ（β2／β1）1/2 （５） これは入力を基準にしたものである。
【００２１】本発明のコンパレータ１０では、オフセッ
トは、入力デバイス１６およびＭＯＳＦＥＴ３６のパラ
メータＷおよびＬを調整することによって比β2／β1を
最小にすることにより最小化される。
トは、入力デバイス１６およびＭＯＳＦＥＴ３６のパラ
メータＷおよびＬを調整することによって比β2／β1を
最小にすることにより最小化される。
【００２２】代替実施例では、過大なＶsg2を避けるた
めに、図２に示したように、調整回路２４が含められ
る。調整回路２４は、接続４２によって、入力デバイス
１６、カレントコピア１８、および出力２０に接続され
る。調整回路２４は、ＶREFに接続されたＭＯＳＦＥＴ
４４と、一対のＭＯＳＦＥＴ４６、４８を含み、ＭＯＳ
ＦＥＴ４８のドレインは入力デバイス１６、サンプリン
グ回路１８、および出力２０に接続される。調整回路２
４は、ＭＯＳＦＥＴ４８からの接続４２を流れる電流ｉ
xが電流ＩREFの過小評価となるとともに、ＭＯＳＦＥＴ
３６が残りの部分すなわちＩREF−ｉxを運ぶように動作
する。ｉxがＩREFのうちの大きい割合を占める場合、入
力デバイス１６およびＭＯＳＦＥＴ３６のパラメータは
β2／β1を最小にするように決定される。この実施例で
は、図２に示した調整回路２４を含むコンパレータ１０
のドレイン電流は、入力デバイス１６およびＭＯＳＦＥ
Ｔ３６と同じではなく、オフセット電圧は次式のように
なる。 ＶOFFSET＝ΔＶ（ｇm2／ｇm1） （６）
めに、図２に示したように、調整回路２４が含められ
る。調整回路２４は、接続４２によって、入力デバイス
１６、カレントコピア１８、および出力２０に接続され
る。調整回路２４は、ＶREFに接続されたＭＯＳＦＥＴ
４４と、一対のＭＯＳＦＥＴ４６、４８を含み、ＭＯＳ
ＦＥＴ４８のドレインは入力デバイス１６、サンプリン
グ回路１８、および出力２０に接続される。調整回路２
４は、ＭＯＳＦＥＴ４８からの接続４２を流れる電流ｉ
xが電流ＩREFの過小評価となるとともに、ＭＯＳＦＥＴ
３６が残りの部分すなわちＩREF−ｉxを運ぶように動作
する。ｉxがＩREFのうちの大きい割合を占める場合、入
力デバイス１６およびＭＯＳＦＥＴ３６のパラメータは
β2／β1を最小にするように決定される。この実施例で
は、図２に示した調整回路２４を含むコンパレータ１０
のドレイン電流は、入力デバイス１６およびＭＯＳＦＥ
Ｔ３６と同じではなく、オフセット電圧は次式のように
なる。 ＶOFFSET＝ΔＶ（ｇm2／ｇm1） （６）
【００２３】従って、次の因子 （β2／β1）1/2 および （Ｉd2／Ｉd1）1/2 （７） は両方とも、スイッチ３８を用いたカレントコピア１８
によるオフセットの減少に寄与する。
によるオフセットの減少に寄与する。
【００２４】上記の実施例では、入力デバイス１６およ
び調整回路のＭＯＳＦＥＴ４４のソースは共通のソース
電圧Ｖss３０に接続される。もう１つの実施例では、Ｍ
ＯＳＦＥＴ１６、４４のソースとＶssの間にバイアス電
流源を含めてテール電流ＩBI ASを供給することによりバ
イアス条件が確立される。テール電流ＩBIASにより、オ
フセット効果を付け加えることなく、ＶREFとＩREFを独
立に制御することが可能となる。バイアス電流を含めた
場合、式（１）および（２）は修正されるが、式（５）
〜（７）はそのまま成り立つ。
び調整回路のＭＯＳＦＥＴ４４のソースは共通のソース
電圧Ｖss３０に接続される。もう１つの実施例では、Ｍ
ＯＳＦＥＴ１６、４４のソースとＶssの間にバイアス電
流源を含めてテール電流ＩBI ASを供給することによりバ
イアス条件が確立される。テール電流ＩBIASにより、オ
フセット効果を付け加えることなく、ＶREFとＩREFを独
立に制御することが可能となる。バイアス電流を含めた
場合、式（１）および（２）は修正されるが、式（５）
〜（７）はそのまま成り立つ。
【００２５】図２のコンパレータにおいて調整回路２４
を含む代替実施例では、カレントコピア１８は双方向カ
レントコピアとすることも可能であり、これは、ｉxが
ＩREFより小さいことを要求しない。
を含む代替実施例では、カレントコピア１８は双方向カ
レントコピアとすることも可能であり、これは、ｉxが
ＩREFより小さいことを要求しない。
【００２６】他の周知の利得向上技術を用いて、増幅器
２６により、比較段階中（すなわち、Ｃ3がハイのと
き）の増幅を増大させることが可能である。図２に示し
た実施例では、増幅器２６は、カスコード回路を形成す
る一対のＭＯＳＦＥＴ５０、５２であり、出力２０はＭ
ＯＳＦＥＴ５０、５２のソースに接続され、入力デバイ
ス１６およびＭＯＳＦＥＴ３６のソースはそれぞれＭＯ
ＳＦＥＴ５０、５２のドレインに接続される。
２６により、比較段階中（すなわち、Ｃ3がハイのと
き）の増幅を増大させることが可能である。図２に示し
た実施例では、増幅器２６は、カスコード回路を形成す
る一対のＭＯＳＦＥＴ５０、５２であり、出力２０はＭ
ＯＳＦＥＴ５０、５２のソースに接続され、入力デバイ
ス１６およびＭＯＳＦＥＴ３６のソースはそれぞれＭＯ
ＳＦＥＴ５０、５２のドレインに接続される。
【００２７】図４に示したもう１つの代替実施例では、
コンパレータ回路６０は、上記のようにオフセットを縮
小するためのカレントコピア１８およびスイッチ３２、
３４、３８によるスイッチ入力の構成とともに、利得向
上のためのＭＯＳＦＥＴ６２、５４のカスコード構成を
使用する。入力デバイス１６およびＭＯＳＦＥＴ３６は
インバータ機能を実行し、もう１つのインバータ６６
が、カスコード構成を出力６８に接続する。実施例で
は、ＭＯＳＦＥＴ６２、６４は低しきい値デバイスであ
るが、代わりに、ＭＯＳＦＥＴ６４のゲートを独立のバ
イアス電圧源に接続することも可能である。ＭＯＳＦＥ
Ｔ７０は、図５に示す回路で説明するように基準電流を
制御することが可能な手段となる。
コンパレータ回路６０は、上記のようにオフセットを縮
小するためのカレントコピア１８およびスイッチ３２、
３４、３８によるスイッチ入力の構成とともに、利得向
上のためのＭＯＳＦＥＴ６２、５４のカスコード構成を
使用する。入力デバイス１６およびＭＯＳＦＥＴ３６は
インバータ機能を実行し、もう１つのインバータ６６
が、カスコード構成を出力６８に接続する。実施例で
は、ＭＯＳＦＥＴ６２、６４は低しきい値デバイスであ
るが、代わりに、ＭＯＳＦＥＴ６４のゲートを独立のバ
イアス電圧源に接続することも可能である。ＭＯＳＦＥ
Ｔ７０は、図５に示す回路で説明するように基準電流を
制御することが可能な手段となる。
【００２８】図３について既に説明したように、スイッ
チ３４、３８が閉じると、ｎチャネルＭＯＳＦＥＴ１
６、６４のゲートは基準電圧ＶREFに接続され、電流は
カレントコピア１８内のＭＯＳＦＥＴ３６、６２にコピ
ーされる。インバータ６６は出力をバッファリングす
る。スイッチ３２が閉じると、入力信号ＶINがＭＯＳＦ
ＥＴ１６、６４に接続され、出力６８における負荷は、
カレントコピア１８に蓄積されたコピーされた電流を取
得する。次に、ＶINとＶREFの比較が、縮小したオフセ
ットでなされる。ＶREFの大きさが増大すると、蓄積さ
れる電流が過大になることもある。ＶBIASに接続された
ゲートを有するｐチャネルデバイス７０によりこの電流
を制御することが可能である。
チ３４、３８が閉じると、ｎチャネルＭＯＳＦＥＴ１
６、６４のゲートは基準電圧ＶREFに接続され、電流は
カレントコピア１８内のＭＯＳＦＥＴ３６、６２にコピ
ーされる。インバータ６６は出力をバッファリングす
る。スイッチ３２が閉じると、入力信号ＶINがＭＯＳＦ
ＥＴ１６、６４に接続され、出力６８における負荷は、
カレントコピア１８に蓄積されたコピーされた電流を取
得する。次に、ＶINとＶREFの比較が、縮小したオフセ
ットでなされる。ＶREFの大きさが増大すると、蓄積さ
れる電流が過大になることもある。ＶBIASに接続された
ゲートを有するｐチャネルデバイス７０によりこの電流
を制御することが可能である。
【００２９】本発明によるカレントコピアおよびスイッ
チ入力信号の使用によりオフセットを縮小することはさ
らに応用を有する。例えば、フラッシュコンバータで
は、２N個のコンパレータを使用してｎビットの分解能
が得られ、コンパレータは単純かつ高速でなければなら
ない。図５に示すように、フラッシュコンバータは抵抗
の列７２、７４を用いて、基準電圧ＶR1、ＶR2、ＶR3、
ＶR4として複数の基準レベルを生成する。このような抵
抗列により、広範囲の電流値にわたるコピーされた電流
の変動が引き起こされ、特に、電流はＭＯＳＦＥＴの二
乗則特性に関係する。
チ入力信号の使用によりオフセットを縮小することはさ
らに応用を有する。例えば、フラッシュコンバータで
は、２N個のコンパレータを使用してｎビットの分解能
が得られ、コンパレータは単純かつ高速でなければなら
ない。図５に示すように、フラッシュコンバータは抵抗
の列７２、７４を用いて、基準電圧ＶR1、ＶR2、ＶR3、
ＶR4として複数の基準レベルを生成する。このような抵
抗列により、広範囲の電流値にわたるコピーされた電流
の変動が引き起こされ、特に、電流はＭＯＳＦＥＴの二
乗則特性に関係する。
【００３０】電流の変動は、図５に示すように、一対の
相補型デバイス７６、７８の直列結合のような、相補型
金属酸化物半導体（ＣＭＯＳ）の使用により回避するこ
とが可能である。実施例では、電流バイアスされた２つ
の抵抗列７２、７４が用いられ、ＭＯＳＦＥＴ８０、８
２が設けられ、フラッシュコンバータ内の各コンパレー
タの入力デバイスの電流は整合精度内でほぼ等しくな
る。図５の対７６、７８は、図４においてＭＯＳＦＥＴ
１６、７０を含む入力デバイスとして使用され、図４の
複数のコンパレータをフラッシュコンバータとして接続
する。
相補型デバイス７６、７８の直列結合のような、相補型
金属酸化物半導体（ＣＭＯＳ）の使用により回避するこ
とが可能である。実施例では、電流バイアスされた２つ
の抵抗列７２、７４が用いられ、ＭＯＳＦＥＴ８０、８
２が設けられ、フラッシュコンバータ内の各コンパレー
タの入力デバイスの電流は整合精度内でほぼ等しくな
る。図５の対７６、７８は、図４においてＭＯＳＦＥＴ
１６、７０を含む入力デバイスとして使用され、図４の
複数のコンパレータをフラッシュコンバータとして接続
する。
【００３１】例えば第１の抵抗列７２に接続されたコン
パレータの場合、低しきい値デバイスはカスコード接続
に本質的ではない。その理由は、第２の抵抗列７４がカ
スコードデバイスをバイアスするために利用可能である
ためである。第２の抵抗列７４からの分岐を用いて、カ
スコードバイアス電圧を取得することが可能である。さ
らに他の実施例では、図６のコンパレータ８４は相補的
負荷を設けるため、ＶREFが図５のＶddに近づくような
高い基準レベル値の場合にも使用可能である。
パレータの場合、低しきい値デバイスはカスコード接続
に本質的ではない。その理由は、第２の抵抗列７４がカ
スコードデバイスをバイアスするために利用可能である
ためである。第２の抵抗列７４からの分岐を用いて、カ
スコードバイアス電圧を取得することが可能である。さ
らに他の実施例では、図６のコンパレータ８４は相補的
負荷を設けるため、ＶREFが図５のＶddに近づくような
高い基準レベル値の場合にも使用可能である。
【００３２】図７に示したもう１つの代替実施例に、カ
レントコピアコンパレータのＡＢ級プッシュプル版８６
を示す。スイッチ９２、１０４がいずれも閉じると、ト
ランジスタ９０、９６はそれぞれ図６のトランジスタ１
６、３６と等価な機能を実行する。同時に、相補的トラ
ンジスタ８８、９８は、同じ機能を実行する。スイッチ
９４が閉じると、比較が行われ、出力は、バッファとし
てのインバータ１００を通じて出力ノード１０２におい
て得られる。図７に示すように、オプションとしてキャ
パシタ１０６を含めることも可能である。
レントコピアコンパレータのＡＢ級プッシュプル版８６
を示す。スイッチ９２、１０４がいずれも閉じると、ト
ランジスタ９０、９６はそれぞれ図６のトランジスタ１
６、３６と等価な機能を実行する。同時に、相補的トラ
ンジスタ８８、９８は、同じ機能を実行する。スイッチ
９４が閉じると、比較が行われ、出力は、バッファとし
てのインバータ１００を通じて出力ノード１０２におい
て得られる。図７に示すように、オプションとしてキャ
パシタ１０６を含めることも可能である。
【００３３】さらにもう１つの実施例として、低いオフ
セットを有する差動コンパレータ１０８を図８に示す。
差動コンパレータ１０８は、基準電圧Ｖrp、Ｖrn（それ
ぞれ正および負）と、入力電圧Ｖinp、Ｖinn（正および
負）を、それぞれ、スイッチ１１０〜１１６に接続す
る。スイッチ１１０、１１２は図３のパルスＣ2によっ
てクロッキングされ、スイッチ１１４、１１６はパルス
Ｃ3によってクロッキングされる。スイッチ１１０〜１
１４は、入力デバイス１１８、１２０、パルスＣ1によ
ってクロッキングされるスイッチ１２２、１２４を含む
カレントコピア、およびＭＯＳＦＥＴ１２６、１２８
（オプションとして、キャパシタ１３０および電流バイ
アス１３２を有する）に接続される。出力ノード１３
４、１３６は、差動コンパレータ１０８の正および負の
出力である。
セットを有する差動コンパレータ１０８を図８に示す。
差動コンパレータ１０８は、基準電圧Ｖrp、Ｖrn（それ
ぞれ正および負）と、入力電圧Ｖinp、Ｖinn（正および
負）を、それぞれ、スイッチ１１０〜１１６に接続す
る。スイッチ１１０、１１２は図３のパルスＣ2によっ
てクロッキングされ、スイッチ１１４、１１６はパルス
Ｃ3によってクロッキングされる。スイッチ１１０〜１
１４は、入力デバイス１１８、１２０、パルスＣ1によ
ってクロッキングされるスイッチ１２２、１２４を含む
カレントコピア、およびＭＯＳＦＥＴ１２６、１２８
（オプションとして、キャパシタ１３０および電流バイ
アス１３２を有する）に接続される。出力ノード１３
４、１３６は、差動コンパレータ１０８の正および負の
出力である。
【００３４】
【図１】本発明のコンパレータのブロック図である。
【図２】本発明のコンパレータの例示的な回路図であ
る。
る。
【図３】クロックパルス信号の説明図である。
【図４】インバータの説明図である。
【図５】フラッシュコンバータの抵抗列の図である。
【図６】コンパレータの代替実施例の図である。
【図７】可変しきい値インバータの説明図である。
【図８】差動コンパレータの説明図である。
１０ コンパレータ １２ 入力信号 １４ スイッチ １６ 入力デバイス １８ サンプリング回路 ２０ 出力 ２２ コントローラ ２４ 調整回路 ２６ 増幅器 ２８ ドレイン電圧Ｖdd ３０ ソース電圧Ｖss ３２ スイッチ ３４ スイッチ ３６ ＭＯＳＦＥＴ ３８ スイッチ ４０ キャパシタ ４４ ＭＯＳＦＥＴ ４６ ＭＯＳＦＥＴ ４８ ＭＯＳＦＥＴ ５０ ＭＯＳＦＥＴ ５２ ＭＯＳＦＥＴ ５４ パルス ５６ パルス ５８ パルス ６０ コンパレータ回路 ６２ ＭＯＳＦＥＴ ６４ ＭＯＳＦＥＴ ６６ ＭＯＳＦＥＴ ６８ 出力 ７０ ＭＯＳＦＥＴ ７２ 抵抗列 ７４ 抵抗列 ７６ 相補型デバイス ７８ 相補型デバイス ８０ ＭＯＳＦＥＴ ８２ ＭＯＳＦＥＴ ８４ コンパレータ ８６ コンパレータ ８８ トランジスタ ８８ トランジスタ ９０ トランジスタ ９２ スイッチ ９６ トランジスタ ９８ トランジスタ １００ インバータ １０２ 出力ノード １０４ スイッチ １０６ キャパシタ １０８ 差動コンパレータ １１０ スイッチ １１２ スイッチ １１４ スイッチ １１６ スイッチ １１８ 入力デバイス １２０ 入力デバイス １２２ スイッチ １２４ スイッチ １２６ ＭＯＳＦＥＴ １２８ ＭＯＳＦＥＴ １３０ キャパシタ １３２ 電流バイアス １３４ 出力ノード １３６ 出力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サヤムクランガラ ラマスワミ ヴィスワ ナサン アメリカ合衆国、75244 テキサス、アデ ィソン、ベルトウェイ ドライブ 4051、 アパートメント 204
Claims (13)
- 【請求項１】 入力ノードと、 基準ノードと、 第１比較サイクル中に基準ノードから基準信号を受信
し、第２比較サイクル中に入力ノードから入力信号を受
信し、入力信号および基準信号をそれぞれ入力電流およ
び基準電流に変換する入力デバイスと、 第１比較サイクル中に基準電流を蓄積し、第２比較サイ
クル中に入力電流および蓄積した基準電流から比較信号
を生成するカレントコピアとからなることを特徴とする
コンパレータを有する集積回路。 - 【請求項２】 カレントコピアは、 第１比較サイクル中に閉じるスイッチと、 前記スイッチが閉じたことに応答して、第１比較サイク
ル中に基準電流を蓄積するトランジスタとを有すること
を特徴とする請求項１の集積回路。 - 【請求項３】 入力デバイスおよびカレントコピアに接
続され、基準電流の第１の部分として過小評価電流を生
成する調整回路をさらに有し、 カレントコピアは、前記過小評価電流に応答して、基準
電流の第２の部分を蓄積することにより比較信号の生成
中のオフセットを縮小することを特徴とする請求項１の
集積回路。 - 【請求項４】 比較信号の生成に伴う利得を高める増幅
器をさらに有することを特徴とする請求項１の集積回
路。 - 【請求項５】 前記増幅器は、入力デバイスとカレント
コピアの間にカスコード接続された複数のトランジスタ
を含むことにより利得を高めることを特徴とする請求項
４の集積回路。 - 【請求項６】 カレントコピアは、基準信号が入力信号
より大きい場合に高い基準信号を生成することを特徴と
する請求項１の集積回路。 - 【請求項７】 第１比較サイクル中に基準ノードを入力
デバイスに接続する基準スイッチと、第２比較サイクル
中に入力ノードを入力デバイスに接続する入力スイッチ
と、カレントコピアとからなるコンパレータにおいて、 入力デバイスは、第１および第２の導電性素子を有する
入力トランジスタを含み、入力デバイスは、第１比較サ
イクル中に基準ノードから第１の導電性素子において基
準信号を受信し、第２比較サイクル中に入力ノードから
第１の導電性素子において入力信号を受信し、入力信号
および基準信号をそれぞれ入力電流および基準電流に変
換し、 カレントコピアは、 入力トランジスタの第１の導電性要素に接続された第１
の導電性要素と、第２の導電性要素とを有するコピアト
ランジスタと、 第１比較サイクル中に閉じ、第２比較サイクル中に開
き、第１比較サイクル中にコピアトランジスタの第１お
よび第２の導電性要素を接続するコピアスイッチとを有
し、 コピアトランジスタは、コピアスイッチが開いたことに
応答して、入力電流を受信し、比較信号を生成し、第２
比較サイクル中に、蓄積した基準電流と入力電流を比較
した比較信号に伴うオフセットを縮小することを特徴と
するコンパレータ。 - 【請求項８】 コピアトランジスタを出力ノードに接続
する第１のトランジスタと、 第１のトランジスタとカスコード接続され出力ノードを
入力トランジスタに接続する第２のトランジスタを有す
る増幅器をさらに有し、 第１および第２のトランジスタは、入力電流および蓄積
された基準電流に応答して、比較信号の生成に伴う利得
を増大させることを特徴とする請求項７のコンパレー
タ。 - 【請求項９】 カレントコピアは、基準信号が入力信号
より大きい場合に高い比較信号を生成し、それにより、
基準信号に対する入力信号の反転信号を生成することを
特徴とする請求項７のコンパレータ。 - 【請求項１０】 入力デバイスは入力信号と基準信号の
間で時分割され、各信号を対応する電流に続けて変換す
ることを特徴とする請求項７のコンパレータ。 - 【請求項１１】 入力信号を変換するフラッシュコンバ
ータにおいて、当該フラッシュコンバータは、複数の基
準電圧を生成するための抵抗要素の列と、各基準ノード
における各基準電圧に対応するコンパレータを複数個有
し、各コンパレータは、 入力ノードと基準ノードの間のスイッチングを行う第１
のスイッチと、 第１比較サイクル中に各基準ノードから基準電圧を受信
し、第２比較サイクル中に入力ノードから入力信号を受
信し、入力信号および基準信号をそれぞれ入力電流およ
び基準電流に変換する入力デバイスと、 第１比較サイクル中に基準電流を蓄積し、第２比較サイ
クル中に、蓄積した基準電流と入力電流から比較信号を
生成するカレントコピアとからなることを特徴とするフ
ラッシュコンバータ。 - 【請求項１２】 各コンパレータの入力デバイスが、コ
ピーされた基準電流の変動を縮小するために相補型金属
酸化物半導体（ＣＭＯＳ）を有することを特徴とする請
求項１１のフラッシュコンバータ。 - 【請求項１３】 オフセットの少ない比較信号を生成す
る方法において、 入力ノードにおいて入力信号を受信するステップと、 基準ノードにおいて基準信号を受信するステップと、 入力デバイスにおいて第１比較サイクル中に基準ノード
から基準入力信号を受信するステップと、 基準信号から基準電流を生成するステップと、 第１比較サイクル中にコピアスイッチを切り替えるステ
ップと、 第１比較サイクル中にカレントコピアに基準電流を蓄積
するステップと、 入力デバイスにおいて第２比較サイクル中に入力ノード
から入力信号を受信するステップと、 入力デバイスにおいて第２比較サイクル中に入力電流を
生成するステップと、 第２比較サイクル中に、蓄積した基準電流と入力電流か
ら比較信号を生成するステップとからなることを特徴と
する、オフセットの少ない比較信号を生成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US398487 | 1995-03-03 | ||
| US08/398,487 US5572153A (en) | 1995-03-03 | 1995-03-03 | Low offset comparators based on current copiers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265115A true JPH08265115A (ja) | 1996-10-11 |
Family
ID=23575563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8045940A Pending JPH08265115A (ja) | 1995-03-03 | 1996-03-04 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5572153A (ja) |
| EP (1) | EP0730158A1 (ja) |
| JP (1) | JPH08265115A (ja) |
| TW (1) | TW276373B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (9)
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| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
| JP3441320B2 (ja) * | 1996-11-28 | 2003-09-02 | 株式会社東芝 | 電流増幅装置およびこれを用いた電流モードのアナログ−ディジタル変換器 |
| US6020769A (en) * | 1997-10-17 | 2000-02-01 | Lucent Technologies, Inc. | Low voltage sample and hold circuits |
| US5973518A (en) * | 1997-10-17 | 1999-10-26 | Lucent Technologies, Inc. | Low voltage sample and hold circuit |
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| CN103529276B (zh) * | 2013-10-28 | 2015-11-25 | 无锡中星微电子有限公司 | 电流检测电路及充电电池 |
| JP7029890B2 (ja) * | 2017-03-02 | 2022-03-04 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の制御方法、及び、電子機器 |
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