JP3196937B2

JP3196937B2 - 回復時間の速い比較回路

Info

Publication number: JP3196937B2
Application number: JP11236589A
Authority: JP
Inventors: ダブリュ．ファタルソジョン
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 1988-05-04
Filing date: 1989-05-02
Publication date: 2001-08-06
Anticipated expiration: 2016-08-06
Also published as: JPH0219020A; US4883987A

Description

【発明の詳細な説明】産業上の利用分野本発明は電子比較回路に関係し、詳細には連続的な近
似アナログ−ディジタル回路、もしくは複数の連続す
る、高速で、非常に正確な比較を必要とする他の回路を
構成するのに有用な比較回路に関する。

従来の技術及び問題点コンパレータは、二つのアナログ入力電圧または電流
の信号の振幅を比較し、その二つのアナログ入力信号の
うち一方が、他方よりも振幅が大きいかどうかを示すデ
ィジタル信号を発生するアナログ装置である。いかなる
利得の高い差動増幅器でも電圧コンパレータとして機能
するが、複数の容量的に連結された、直列につながれ
た、コンパレータ・ステージの使用により、正確さが増
す。1/fノイズと、ステージを連結するキャパシタの、
前のステージの出力オフセット電圧を埋め合わせるチャ
ージを蓄積することにより、非常に正確な比較が行われ
る。

しかしながら、過励振が生じると、この様なマルチス
テージ・コンパレータでは、望ましくないことに回復時
間が長くなる。回復時間とは、次の比較が起こる前に、
前の比較から回復するのに必要な時間の長さをいう。連
続的な近似アナログ−ディジタル（A/D）変換器は一般
的に、複数の連続する比較を行うのに、コンパレータを
含む。回復時間が長いことは、マルチステージ・コンパ
レータが、連続する近似A/D変換器アプリケーションで
使用されるときには、特に望ましくない。これは、全て
のワード変換が、変換における各ビットの最悪の場合の
回復時間の為に、遅延されなければならないからであ
る。従って、回復時間特性の改良された比較回路が必要
である。

問題点を解決するための手段及び作用本発明の利点の一つは、回復時間の速い比較回路が提
供され、よって連続する比較が速く行われ得ることであ
る。

本発明のもう一つの利点は、マルチステージ・コンパ
レータが提供され、よって非常に正確な比較が行われ得
ることである。

本発明の更にもう一つの利点は、マルチステージ・コ
ンパレータの各ステージの出力は、それぞれの変換に先
立ち、リセット状態に近づけられ、よって最後の方のス
テージは、いかなる過励振状態からも素早く回復し得る
ことである。

本発明の以上のまたは他の利点は、コンパレータと短
絡装置の一つの形態においてもたらされる。短絡装置
は、コンパレータの出力の間につながり、よって選択さ
れたときには、コンパレータの出力は一緒に短絡する。

本発明は、図面と共に以下の詳細な説明を参照するこ
とにより、更に良く理解されるであろう。図面では、同
様な部分には、同じ参照番号が用いられる。

実施例第１図は、本発明により形成された、マルチステージ
比較回路10のブロック図である。比較回路10には、カス
ケードにされた鎖状の、コンパレータ・ステージ12a、1
2b、及び12nまでを含む。ステージ12a−12nの正確な数
は、本発明においては重要ではない。ステージ12aは一
番最初のステージであり、ステージ12nは一番最後のス
テージである。

第１図では、比較回路10への差動アナログ入力電圧信
号が、端子14及び16で受信され、これらの端子はそれぞ
れノード18a及び20aにつながれる。ノード18a及び20a
は、ステージ12aへの入力ノードとして機能し、それぞ
れキャパシタ22aと24aの第一のノードにつながる。キャ
パシタ22aと24aの第二のノードはそれぞれ、ノード26a
及び28aと、またスイッチ30a及び32aの第一のポートに
つながる。加えて、ノード26a及び28aは、電圧コンパレ
ータ34aの第一及び第二の入力へつながる。電圧コンパ
レータ34aの第一及び第二の出力は、ノード36a及び38a
につながり、これらは比較回路10のステージ12aからの
出力端子として機能する。加えて、ノード36a及び38aは
それぞれ、スイッチ40aの第一及び第二ポートにつなが
る。

スイッチ30a及び32aの第二のポートは互いに連結し、
またバイアス電圧発生器42からの出力を提供するノード
41にもつながる。コンパレータ34aの制御入力は、フィ
ードバック制御器44の第一の出力につながり、スイッチ
40aの制御入力は、クロック発振器46の第一の出力につ
ながる。

ステージ12bの構造は、ステージ12aと同一である。従
って、ノード18b及び20bは、ステージ12bへの入力とし
て機能し、ステージ12aからの出力端子36a及び38aにそ
れぞれつながる。ノード18b及び20bはそれぞれ、直列に
接続されたキャパシタ22b及び24bを介して、電圧コンパ
レータ34bの入力ノード26b及び28bにつながる。加え
て、ノード26b及び28bはそれぞれ、スイッチ30b及び32b
の第一のポートにつながる。コンパレータ34bの第一及
び第二の差動出力はそれぞれ、出力ノード36b及び38b
と、また短絡スイッチ40bの第一及び第二のポートにつ
ながる。スイッチ30b及び32bの第二のノードは、互いに
つながり、またバイアス電圧発生器42から基準電圧を提
供するノード41へつながる。同様に、コンパレータ34b
の制御入力は、フィードバック制御器44の第二の出力へ
つながり、また短絡スイッチ40bの制御入力は、クロッ
ク発振器46の第二の出力へつながる。

ステージ12bと12nの間には、ステージがいくつ介在し
てもよい。従って、出力ノード36b及び38bはそれぞれ、
その様な間にあるステージを介して、ステージ12nの入
力ノード18n及び20nとつながる。ステージ12nは、短絡
スイッチが省略されている以外、ステージ12a及び12bと
同様な構造を持つ。従って、ノード18n及び20nはそれぞ
れ、直列に結合されたキャパシタ22n及び24nを介して、
電圧コンパレータ34nの入力ノード26n及び28nにつなが
る。加えて、ノード26n及び28nはそれぞれ、スイッチ30
n及び32nの第一のポートにつながる。コンパレータ34n
の第一及び第二の差動出力は、出力ノード36n及び38nに
つながり、これらのノードはステージ12nの出力端子と
して機能する。スイッチ30nと32nの第二のノードは互い
につながり、またノード41へとつながる。更に、コンパ
レータ34nの制御入力は、フィードバック制御器44の第
三の出力につながる。

前述のように、ステージ12nは、比較回路10の一番最
後のステージである。従って、出力端子36nと38nはそれ
ぞれ、比較回路10の出力として機能するノード48及び50
につながる。加えて、ノード48と50は、それぞれフィー
ドバック制御器44の第一及び第二の入力とつながる。ク
ロック発振器46の第二の出力は、フィードバック制御器
44の第三の入力へつながる。

バイアス電圧発生器42は、所定の振幅を持つ基準信号
を提供する。ノード41の出力は、基準信号を提供する。
この基準信号の振幅は、本発明において重要ではない
が、コンパレータ34a−34nの共通のモードの範囲の中
で、電圧を示す。コンパレータ34a−34nは、従来のコン
パレータでも良く、または第３及び４図と関連して以下
で説明される特殊な特性を持っていても良い。フィード
バック制御器44は、コンパレータ34a−34nをダイナミッ
クに制御し、回復時間パラメータを最小限にする。フィ
ードバック制御器44を介して、ステージ12a−12nのそれ
ぞれに、個々のフィードバック・ループが形成される。
フィードバック制御器44の動作は、第５及び６図と関連
して、以下でより詳細に説明される。クロック発振器46
は、タイミング及び制御信号を、フィードバック制御器
44と、スイッチ30a−30n、32a−32n、及び40a−40nに提
供する。スイッチ30a−30nと32a−32nを作動させる特定
の制御線は、図面の簡略化のために、第１図では省略さ
れる。

第２図のタイミング線図は、連続する近似アナログ−
ディジタル（A/D）変換器アプリケーションにおける、
比較回路10の動作を示す。第２図のタイミング線図は、
サイクル定義52を含む。サイクル定義52は、比較回路10
（第１図参照）が、比較回路10を利用するA/D変換器に
よる一つの変換の間に、三つの異なったモードで動作す
ることを示す。

リセット・モード54は、サイクル52で最初に起こる。
信号56′、58′及び60′は、リセット・モード54の間
の、比較回路10の動作を示す。第２図の例で示されるよ
うに、リセット・モード54において、比較回路10のステ
ージ12a−12nは三個のみであると仮定する。よって信号
56′は、ステージ12aのスイッチ30aと32aの動作を制御
するクロック発振器46（第１図参照）により、発生され
るタイミング信号を示す。同様に信号58′は、ステージ
12bのスイッチ30bと32bの動作を制御するクロック発振
器46により、発生される信号を示す。更に信号60′は、
ステージ12nのスイッチ30nと32nの動作を制御するクロ
ック発振器46により、発生されるタイミング信号を示
す。信号56′乃至60′からわかるように、スイッチ30a
−30n及び32a−32nは、リセット・モード54の始まりに
おいて、同時に閉じる。スイッチ30a−30n及び32a−32n
は次に順次に開き、最初のステージ12aから始まり、最
後のステージ12nで終わる。言い換えれば、スイッチ30a
−32aは、第２図の信号56′の高から低への移行で、最
初に開く。スイッチ30b及び32bは、第２図の信号58′の
高から低への移行で、次に開く。更に、スイッチ30n及
び32nが、第２図の信号60′の高から低への移行で開
く。もし比較回路10が更に多くのステージを含むなら
ば、その様なステージへの入力スイッチは、それぞれの
ステージの連鎖の中の位置に従い、順次に開く。

スイッチ30a−30n及び32a−32nが閉じることにより、
コンパレータ34a−34nの入力26a−26n及び28a−28nへ、
共通のモード信号が提供される。言い換えると、ゼロ・
ボルト差動入力が、各コンパレータ34a−34nの信号入力
へ提供される。更に、スイッチ30a−30n及び32a−32nが
閉じることにより、カップリング・キャパシタ22a−22n
及び24a−24nに渡って、インピーダンスが低くなり、こ
れによりこれらのカップリング・キャパシタが、すぐに
充電または放電する。この時点において、各コンパレー
タ34a−34nからの出力信号は、コンパレータ34a−34nの
出力オフセット電圧パラメータ、1/fエラー、スイッチ3
0a−30n及び32a−32nの動作からのフィードスルー・エ
ラーなどを表す。厳密には、スイッチ30a−30n及び32a
−32nからのチャージ・フィードスルーは、スイッチが
開く時、カップリング・キャパシタ22a−22n及び24a−2
4nにある。スイッチ30a−30n及び32a−32nが閉じられる
とき、ステージ出力電圧は、出力オフセットと1/fノイ
ズ・エラーの合計である。そして、スイッチ30a−30n及
び32a−32nが開くとき、フィードスルー・エラーは、コ
ンパレータ34a−34nの出力で、これらの他のエラーに追
加される。従って、ゼロ・ボルト差動入力があり、また
フィードバック制御器44による訂正動作がないとき、各
コンパレータ34a−34nは、必ずしもゼロ・ボルトではな
い電圧を出力する。カップリング・キャパシタ22a−22n
及び24a−24nは従って、これらのエラーを補正する電圧
レベルへ充電する。

スイッチ30a−30n及び32a−32nを開くのに用いられた
シーケンスは、スイッチ30a−30n及び32a−32nの動作に
よるフィードスルー・エラーを補正する。しかしなが
ら、ステージ12nに起因するエラーは補正されない。し
かしながら、ステージ12nのエラーが補正されなくて
も、比較回路10により得られる正確さはさほど影響され
ない。なぜならばこのエラーは、前にある全てのステー
ジの利得により分割される範囲においてしか、影響を及
ぼさないからである。従って、カップリング・キャパシ
タ22a−22n及び24a−24nに、補正チャージを蓄積するこ
とにより、比較回路10を、マイクロ・ボルトの精度レベ
ルにせしめる。

リセット・モード54の終わりで、スイッチ30a−30n及
び32a−32nの全てが開き、キャパシタ22a−22n及び24a
−24nは、サイクル52の残りの間中、著しく充電または
放電しない。

リセット・モード54の後、トリム・モード62が起こ
る。リセット・モード54の結果として、各コンパレータ
34a−34nにより発生された出力信号は、ほぼゼロ電圧レ
ベルを示す。しかしながら、これらの電圧レベルは、正
確にゼロ・ボルトである必要はない。フィードバック制
御器44（第１図参照）は、トリム・モード62の間、これ
らの出力信号を、ほぼゼロ・ボルトに平均する。更にト
リム・モード62は、第２図の信号64′で示されるよう
に、オフセット・トリム部分と、信号66′で示されるよ
うに、フィードスルー・エラー調整部分に、細分されて
も良い。トリム・モード62の動作は、第５及び６図と関
連して、以下で詳細に説明される。

端子14と16（第１図参照）における、比較回路10への
差動入力電圧信号は、第２図では信号68′で示される。
リセット・モード54とトリム・モード62の間中、信号6
8′は、図面には示されていない回路により、ゼロ・ボ
ルトのレベルに保たれる。しかしながら、トリム・モー
ド62の後、入力信号68′は、ワード比較モード70が始ま
るので、A/D変換器に対して従来の方法で、正と負のレ
ベルの両方を様々に示し始める。ワード比較モード70
は、複数のビット比較ピリオド71に分けられる。サイク
ル定義52では、ワード比較モード70は、12個のビット比
較ピリオド71を含むように示される。12個のピリオド71
は、12個のビットのA/D変換を行う。しかしながら、ワ
ード比較モード70の間には、ビット比較がいくつ行われ
てもよい。入力信号68′は、ワード比較モード70の、各
ビット比較ピリオド71の後で変化する。

リセット・モード54とトリム・モード62の直後は、比
較回路10のどの部分も飽和状態ではない。従って、比較
回路10は信号68′に素早く応答する。しかしながら、信
号68′に応答した後は、ステージ12a−12nの一つまたは
それ以上が、飽和状態になる。再び比較回路10をリセッ
トしなければ、比較回路10は、その出力が入力信号68′
の変化に再び応答する前に、回復時間を経験しなければ
ならない。言い換えると、比較回路10が、リセット状態
からのではなく、むしろ飽和状態からの入力信号に応答
するのに必要な時間の追加が、回復時間を示す。

クロック発生回路46（第１図参照）は、12a、12bなど
の各ステージに対して、別個の短絡信号72′を発生す
る。短絡信号72′は、各ビット比較ピリオド71の始まり
において同時に、40a、40bなどのスイッチに、34a、34b
などの各コンパレータに対する差動出力を、それぞれ一
時的に短絡させる。もちろん当業者には、出力を同時に
短絡させても、スイッチ40a−40nには、オン状態におけ
るスイッチと能動装置の、有限のレジスト特性がまだあ
るということは明白であろう。第５及び６図と関連して
以下で説明されるトリミング動作のために、オフセット
・トリム・ピリオド64の間、更に短絡信号パルスを追加
し得る。差動出力を同時に一時的に短絡させると、コン
パレータ34a−34nが、リセット状態に近づく。従って、
短絡信号72′のすぐ後、各コンパレータ34a−34nは、そ
れらが飽和状態のままにされた時に反応するよりも、も
っと速く入力信号に反応する。この短縮により、キャパ
シタ22a−22n及び24a−24n（第１図参照）におけるイン
ピーダンスは、それほど減少しない。従って、キャパシ
タ22a−22n及び24a−24nに蓄積されたチャージは、信号
72′がアクティブになる結果として、それほど変化しな
い。

第２図に示される各信号を、クロック発振器46で発生
するのは、当業者には容易であろう。好ましい実施態様
では、短絡信号72′はワード比較時間70の間、一回につ
きほんの数ナノ秒間、アクティブになる。この様な信号
は、従来の方法で、伝播遅延を利用して発生され得る。

短絡信号72′がアクティブにされているときでさえ、
各コンパレータ34a−34nは、いくらかの余剰差動出力電
圧が残る。この余剰電圧は、閉じられたスイッチ40aと4
0bにおける有限の抵抗、コンパレータ34a−34nの差動入
力における平衡でない電圧、コンパレータ34a−34n内の
装置の不整合などにより起こる。非常に正確な比較にお
いては、ステージ12a−12nの最初の方におけるこの余剰
差動出力電圧は、比較回路10を介してリップルし、よっ
てステージ12a−12nの最後の方は、スイッチ40a−40bに
より提供された差動出力短絡にもかかわらず、飽和した
ままとなる。この様な余剰差動出力電圧が飽和を起こす
ようなアプリケーションでは、余剰電圧を減らすため
に、コンパレータ34a−34nに特定の構造が用いられても
良い。

第３図はその様なコンパレータの一例を示す。第３図
のコンパレータには、第１図で用いられたアルファベッ
トの参照記号がなく、第３図のコンパレータ34が、コン
パレータ34a−34nのどれにも対応することを示す。従っ
て、コンパレータ34の入力ノード26と28は、差動ペア73
を形成するのに互いにつながる能動装置の制御入力につ
ながる。明確には、ノード26は、ＮチャンネルFET74の
ゲートにつながり、またノード28は、ＮチャンネルFET7
6のゲートにつながる。FET74と76のソースは、互いにつ
ながり、またＮチャンネルFET78のドレインにつなが
る。FET78のソースは、V_ssのような所定の電圧を提供す
る端子80へつながる。FET78のゲートは、FET78を差動ペ
ア73に対して、定電流「テール」ソースとして機能させ
るバイアス電圧を提供する端子82へつながる。

FET74のドレインは、差動ペア73の一つの出力を示
す。FET74のドレインは、ＮチャンネルFET84と86のソー
スとつながる。同様に、FET76のドレインは、差動ペア7
3の第二の出力を示し、ＮチャンネルFET88と90のソース
とつながる。FET84と88のドレインは互いにつながり、
出力ノード38、及びロード92の第一のポートへつなが
る。FET86と90のドレインは互いにつながり、出力ノー
ド36、及びロード92の第二のポートへつながる。FET84
と90のゲートは互いにつながり、また端子94へつなが
る。端子94は、FET84と90を常に「オン」のままにする
バイアス電圧を提供する。FET86と88のゲートは互いに
つながり、また端子72へつながる。端子72は、第２図と
関連して説明されたように、短絡信号72′に類似する信
号を受ける。

ノード72へ提供される信号は、短絡信号72′がアクテ
ィブになるとき以外は、いつも「オフ」または低であ
る。信号72′がオフの時、FET86と88は電流を通さず、
またFET84と90は、カスコード・ステージとして一緒に
機能し、そのようなカスコード・ステージを含まない差
動増幅器と比べて、利得と反応時間を改良する。しかし
ながら、短絡信号72′がアクティブな間、電圧レベルは
端子72で供給され、これは端子94で印加されるバイアス
電圧とほぼ等しい。これらの二つの電圧はほぼ等しいの
で、ノード36へ流れ込む電流は、ノード38へ流れ込む電
流とほぼ等しい。これは、ノード26と28に印加される特
定の差動入力電圧に関係なく起こる。従って、短絡スイ
ッチ40a−40b（第１図参照）が閉じると、スイッチ40a
−40bには電流がほとんど流れず、各ステージ12a−12n
に対するノード36と38の出力は、ゼロ・ボルトのレベル
によりいっそう近くなる。コンパレータ34a−34nは、飽
和のまま止まる可能性が減り、比較回路10の回復時間は
改良される。

前述のように、リセット状態は必ずしも、コンパレー
タ34a−34nに、正確にゼロ・ボルト信号を出力させる必
要はない。従って、たとえ短絡スイッチ40a−40b（第１
図参照）が、コンパレータ34a−34nからの出力を、ゼロ
・ボルト差動出力に完全に等しくさせるのに成功して
も、その様な出力は、必ずしも正確にリセット状態を示
さない。この「ゼロ」状態とリセット状態の出力電圧の
差異は、短絡スイッチ40a−40bが開き、またキャパシタ
22a−22n及び24a−24nに蓄積されたチャージが、ゼロ・
ボルト出力信号に加えられる瞬間、最後の方のステージ
を飽和させるのに十分である。従って、ゼロ状態とリセ
ット状態がほぼ合うときに得られるであろう回復時間に
比べて、ゼロ状態からリセット状態への回復は、回復時
間を遅らせる。この回復時間でさえ問題があるようなア
プリケーションでは、各ステージをトリムし、リセット
状態がゼロ状態に合うようにしてもよい。言い換える
と、各ステージはトリムされ、リセット・モード54（第
２図参照）の終わりにおける各ステージからの出力電圧
は、平均してゼロ・ボルトになる。

第４図は、比較回路10のステージ12全体の略図を示
す。第４図に示されるステージは、ステージ12a−12n
（第１図参照）のいずれをも示し、それゆえアルファベ
ット記号を用いずに参照される。ステージ入力ノード18
と20はそれぞれ、キャパシタ22と24の第一のノードにつ
ながる。キャパシタ22と24の第二のノードはそれぞれ、
コンパレータ34の入力ノード26と28につながり、またＮ
チャンネルFET30と32のドレインにつながる。FET30と32
のゲートは互いにつながり、また端子56/60につなが
る。FET30と32のソースは端子41につながる。

コンパレータ34の入力ノード26と28は、Ｎチャンネル
FET74と76のゲートにつながる。FET74と76のソースは互
いにつながり、またＮチャンネルFET78のドレインにつ
ながる。FET78のソースは、V_ssのような所定の電圧を提
供するノード80とつながる。FET78のゲートはノード82
とつながり、このノードはFET78が定電流ソースとして
機能するのに十分なバイアス電圧を提供する。FET74の
ドレインは、ＮチャンネルFET84のソースと、Ｎチャン
ネルFET95のドレインにつながる。同様に、FET76のドレ
インは、ＮチャンネルFET90のソースと、ＮチャンネルF
ET96のドレインにつながる。FET95のソースはFET96のソ
ースと、ＮチャンネルFET98のドレインにつながる。FET
96のゲートは端子97につながり、またFET95のゲートは
端子99につながる。FET98のソースはノード80につなが
り、FET98のゲートはノード82につながる。

FET84と90のゲートは互いにつながり、またFET84と90
をオン状態に保つのに十分なバイアス電圧を提供するノ
ード94へつながる。FET84と90のドレインは、それぞれ
出力ノード36と38へつながる。同様に、ロード92の第一
及び第二のポートが、ノード36と38にそれぞれつなが
る。ロード92はＰチャンネルFET100を含み、これはV_dd
のような一定ポテンシャルを提供する端子102へつなが
るソースを持つ。ロード92は更にＰチャンネルFET104を
含み、これはノード102へつながるソースを持つ。FET10
4のドレイン、FET100のドレイン、及びFET100のゲート
は、ノード36へつながる。ロード92は更にＰチャンネル
FET106とＰチャンネルFET108を含む。FET106と108のソ
ースは、ノード102へつながる。FET106と108のドレイ
ン、及びFET108のゲートは互いにつながり、またノード
38へつながる。加えて、FET104のゲートはノード38へつ
ながり、FET106のゲートはノード36へつながる。

更に、キャパシタとしての形状をとるＰチャンネルFE
T110は、ノード36につながり、またキャパシタとしての
形状をとるＰチャンネルFET112は、ノード38につなが
る。明確には、FET110のドレインのソースは互いにつな
がり、ノード36につながる。FET110のゲートは端子114
につながる。FET112のドレインとソースは互いにつなが
り、またノード38へつながる。FET112のゲートは端子11
6とつながる。出力ノード36と38は、キャパシタ34とス
テージ12の両方からの出力を示す。短絡スイッチ40は、
ノード36と38の間でつながる。第４図では、Ｐチャンネ
ルFET40が、短絡スイッチの機能を果たす。FET40のソー
スは端子36とつながり、FET40のドレインはノード38と
つながる。FET40のゲートは端子75とつながる。

第３図と関連して説明されたように、FET74と76は互
いにつながり、差動ペア73を形成する。同様に、FET78
は差動ペア73に対して、定電流「テール」ソースとして
機能する。更に、FET95と96は互いにつながり、第二の
差動ペア118を形成し、またFET98は差動ペア118に対し
て、定電流「テール」ソースとして機能する。第３図と
関連して説明されたように、FET84と90は、差動ペア73
につながり、カスコード・ステージ120を形成する。FET
110と112は互いに、フィードスルー・チャージ補償回路
122を形成し、ノード36と38におけるフィードスルー・
エラーの補償をするチャージを送る。FET78と98、差動
ペア73と118、カスコード・ステージ120、回路122、及
びロード92が一緒になり、本発明のこの実施例におい
て、コンパレータ34を形成する。

キャパシタ22と24、スイッチ30と32、及びスイッチ40
は、第１図と関連して説明されたように機能する。明確
には、第２図に示された信号56′−60′の一つのような
信号が、FET30と32をアクティブにし、ノード41のバイ
アス電圧発生器42（第１図参照）から、コンパレータ34
の入力26と28に、基準信号を提供する。同時に、これに
よりキャパシタ22と24が、充電または放電し、比較回路
10の前のステージにおけるエラーを補正する。第１及び
２図と関連して説明されたように、第２図に示される信
号72′のタイミング特性を持つ信号は、端子75で受けら
れ、FET40に一時的に出力端子36と38を一緒に短絡させ
る。コンパレータ34においては、ロード92の特定の構造
が、正のフィードバックを提供し、この様な正のフィー
ドバックなしで達成される利得と反応に比べて、コンパ
レータ34の利得と反応時間が改良される。

差動ペア118とテール電流ソース98は、差動ペア73と
テール電流ソース78よりも小さく、また導く電流も少な
い。差動ペア118は差動ペア73に接続し、よってノード3
6と38に流れる電流のうち少量が、差動ペア118を流れ
る。トリム電圧が端子99と97に印加され、少量の電流が
ノード36と38から、それぞれFET95と96を介して導かれ
る。従って、これらのトリム電圧の相対的な振幅は、コ
ンパレータ34に対して出力オフセット電圧を調整する。
例えば、端子99に印加されるトリム電圧を、端子97に印
加される電圧よりもあげることにより、FET96とノード3
8を流れるよりも僅かに多い電流が、FET95とノード36に
流れる。これにより端子36の電圧が、ノード38の電圧に
比べて減少する。好ましい実施例では、端子97に印加さ
れるトリム電圧は、定バイアス電圧とされ、負のフィー
ドバック・ループで端子99に印加された電圧は調整され
る。これは第５及び６図と関連して以下で説明される。

短絡スイッチ40がアクティブまたは非アクティブにな
るときはいつでも、少量のフィードスルー・チャージが
ノード36と38に印加される。このフィードスルー・チャ
ージは、比較回路10（第１図参照）を介して伝わるであ
ろうエラーを引き起こす。従って回路122は、これらの
フィードスルー・チャージを補正するような形状をと
る。FET110、112、及び40は、非常によく類似する型の
能動装置である。端子114と116に与えられた信号は、端
子75に与えられた信号と同じタイミングを持つ。しかし
ながら、端子114と116に与えられた信号は、端子75に与
えられた信号とは反対の極性を示す。従って、端子75に
現れる立ち上がりエッジ信号は、端子114と116に与えら
れる次のエッジ信号により補正される。更に、端子114
と116に印加された電圧レベルは調整され、回路122の能
力を最大限にし、スイッチ40で生じたフィードスルー・
エラーを補正する。

第５図は、第４図で示された略図と関連して動作す
る、フィードバック制御器44（第１図参照）のブロック
図を示す。好ましい実施例において、第５図に示される
回路は、比較回路10（第１図参照）のステージ12a−12n
のそれぞれに対応する。第５図では、比較回路10（第１
図参照）からの出力ノード48は、スイッチ124と126の第
一の入力ポートへつながる。同様に、比較回路10からの
出力ノード50は、スイッチ124と126の第二の入力ポート
へつながる。スイッチ124と126の第一の出力ポートは、
それぞれ集積回路128と130の第一の入力へつながり、ス
イッチ124と126の第二の出力ポートは、それぞれ集積回
路128と130の第二の入力へつながる。スイッチ124の制
御入力は、端子64とつながり、スイッチ126の制御入力
は、端子66とつながる。集積回路128の出力は、端子99
とつながる。

集積回路130の出力は、スイッチ132の第一の「Ａ」入
力ポートにつながる。Ｖ_dd′のような所定の基準電圧を
提供するバイアス電圧発生器134は、スイッチ132の第一
及び第二の「Ｂ」入力ポートと、スイッチ132の第三の
「Ａ」入力ポートにつながる。Ｖ_ss′のような所定の基
準電圧を提供する、バイアス電圧発生器136は、スイッ
チ132の第三の「Ｂ」入力ポートにつながり、またV_dd/2
のようなV_ssとＶ_dd′の間の基準電圧を提供するバイア
ス電圧発生器138は、スイッチ132の第二の「Ａ」入力ポ
ートにつながる。スイッチ132の、第一、第二、及び第
三の出力ポートは、それぞれ端子114、116、及び75につ
ながる。スイッチ132の制御入力は、端子72につなが
る。

スイッチ124と集積回路128は一緒に作動し、第４図に
示されるように、端子99に印加されるトリム電圧を、ダ
イナミックに調整する。スイッチ124は、端子64に送ら
れた信号がアクティブな間は閉じる。第２図は、トリム
・モード62のトリム調整期間の間に、端子64に送られた
信号64′を示す。従って、トリム・モード62のトリム調
整期間の間、集積回路128は、比較回路10から出力を集
積して値を得、この値はコンパレータ34a−34nの特定の
一つの端子99にフィードバックされる。集積器128の時
定数は、クロック・サイクルに比べてとても遅く、よっ
て集積器128の出力で発生した電圧は、何回ものトリム
・サイクルの間に蓄積する。好ましい実施例では、均衡
を達成するのに、1000回ものトリム・サイクルが必要と
される。しかしながら、このフィードバック・ループが
続かなければならない熱ドリフトがとても遅いので、こ
の時間の延長により問題が生じることはない。この集積
の結果が一つの信号であり、これはコンパレータ34a−3
4nの特定の一つの出力オフセット電圧を調整するのに役
立ち、トリム・モード62の間、比較回路10からの信号出
力を減らす。連続する変換サイクル52（第２図参照）の
間、コンパレータ34a−34nの様々なものが、コンパレー
タ34a−34nのその特定の一つに対する独自のスイッチ12
4と集積回路128により、トリムされる。従って、もし比
較回路10が三個のみのステージ12a−12nを含むならば、
集積回路128により印加されるトリム電圧は、三回目の
変換サイクルごとに更新される。繰り返し更新すること
で、トリム調節は温度の独立性を保つ。

スイッチ126と集積回路130は、スイッチ124と集積回
路128に関して前に述べられたのと同様に、一緒に作動
する。しかしながら、スイッチ126は、第２図と関して
説明されたように、フィードバック調節期間66′の間、
アクティブにされる。従って、集積回路130からの信号
出力は、端子114に印加された電圧レベルが、トリム・
モード62（第４図参照）の間、スイッチ40の動作により
生じたフィードスルー・エラーを適切に補正するため、
増加されるべきかまたは減少されるべきかによって、増
加または減少する。

第６図は、スイッチ132の動作を示すタイミング線図
である。第２図と関連して説明されたように、信号72′
は、端子72に印加され、第６図の信号72′で示されるよ
うに、スイッチ132の動作を制御する。スイッチ132は、
その出力においてアプリケーションに対して、「Ａ」入
力かまたは「Ｂ」入力を選ぶマルチプレクサとして機能
するような形をとる。従って、信号72′がアクティブな
とき、スイッチ132は、端子114、116及び75において、
アプリケーションに対して、「Ｂ」入力に与えられた信
号を選ぶ。明確には、信号72′がアクティブなとき、端
子75は第６図に示される信号75′を提供し、これはV_ss
電圧レベルを示す。同様に、端子116は、この期間にV_dd
電圧レベルを示す信号116′を提供し、また端子114は、
この期間にV_dd電圧レベルを示す信号114′を提供する。
信号72′が非アクティブになるとき、スイッチ132は、
アプリケーションに対して「Ａ」入力に与えられた信号
を、端子75、116及び114へと選ぶ。従って、この期間
中、信号75′はV_ddレベルを示し、信号116′はV_dd/2レ
ベルを示し、また信号144′は、集積回路130により提供
された調整可能なレベルを示す。

第２図に示されるように、信号72′は、オフセット・
トリム・ピリオド64′の間にアクティブになる。言い換
えると、第２図の信号72′は、トリムされているステー
ジ12a−12nを示す。信号72′は、トリム・サイクルを経
験していないステージ12a−12nに対して、ワード比較時
間70（第２図参照）の間のみ、送られる。従って、スイ
ッチ126と集積回路130は、トリムされているステージ12
a−12nの特定の一つにおける、スイッチ40のスイッチン
グからの、比較回路10の出力において、結果を集積す
る。ステージ12a−12nの一つのみが、一つの変換サイク
ル52の間に更新される。従って、第５図に示される回路
は、比較回路10の各ステージに対応する。

要約すると本発明は、回復時間の速い電圧比較回路を
提供する。回復時間が速いので、複数の連続する変換
が、素早く行われる。更に本発明は、マルチステージ・
コンパレータを提供し、よって比較が非常に正確にな
る。更にまた、スイッチ40の使用により、ステージ12a
−12nの各々からの出力が、リセット状態に近づき、よ
ってステージ12a−12nの最後の方のものが、過励振状態
から、素早く回復するであろう。第３図に示されるよう
な電流等化回路の使用、または第４及び５図に示される
ような、調整回路の使用により、「ゼロ」状態がより一
層「リセット」状態に近づき、よって回復時間が短縮さ
れる。

以上、好ましい実施例を用いて、本発明を説明してき
た。しかしながら当業者には、本発明の範囲から逸れる
ことなく、これらの実施例に変更や修正が可能であるこ
とは、明白であろう。例えば、本発明の好ましい実施例
は、FET装置を利用するが、当業者には、MOS FET、CMO
S FET、バイポーラ・トランジスタなどのような、いか
なる種類の能動装置であっても、ここで説明された発明
の概念が適応され得ることは明白であろう。更にまた、
これまでの説明では、能動装置と信号レベルに関して、
特定な極性を示した。当業者にとっては、本発明の内容
から逸れることなく、様々な極性が逆にされ得ることは
明白であろう。更に、ここで説明された差動信号は、接
地基準を持つシングルエンド信号を含む。また更に、本
発明の好ましい実施例は、連続する近似A/D変換器と関
連して説明されてきた。しかしながら、当業者には本発
明のコンパレータは、A/D変換器と関連しない他のアプ
リケーションでも、利用され得ることは明白であろう。
本発明の好ましい実施例への、様々な変更及び修正は、
本発明の範囲内に含まれるものとする。

以上の説明に関連して、更に下記の項を開示する。

（１）回復時間の速い比較回路において、第一のアナログ信号の受信に対して第一の入力を持
ち、第二のアナログ信号の受信に対して第二の入力を持
ち、また第一及び第二の出力を持つコンパレータを含
み、これらは一緒に前記第一のアナログ信号が、前記第
二のアナログ信号よりも、振幅が大きいかどうかを示
し、また、前記第一及び第二の出力を一緒に選択的に短絡させる
ために、前記第一の出力につながる第一のポートと、前
記第二の出力につながる第二のポートを持つ手段を含む
比較回路。

（２）（１）項に記載した比較回路は、第一及び第二の能動装置を含み、それぞれは、前記コ
ンパレータの第一及び第二の入力の一つとして機能する
制御信号を含み、前記第一及び第二の装置は、互いにつ
ながり差動ペアを形成し、また、第三と第四の能動装置が、それぞれ前記第一及び第二
の能動装置につながり、前記差動ペアにロードを形成
し、また前記コンパレータの第一及び第二の出力を提供
する。

（３）（２）項に記載した比較回路において、前記短
絡手段は、前記第三と第四の能動装置の間につながれ
る、第五の能動装置を含む。

（４）（３）項に記載した比較回路において、前記コ
ンパレータは、前記第三の能動装置に流れる電流を、前
記第四の能動装置に流れる電流と、選択的にほぼ等しく
させる手段を含む。

（５）（１）項に記載した比較回路は更に、第一及び第二の入力と、第一及び第二の出力を持つ第
二のコンパレータを含み、前記コンパレータの第一の出力と、前記第二のコンパ
レータの第一の入力の間で、直列につながる第一のキャ
パシタを含み、前記コンパレータの第二の出力と、前記第二のコンパ
レータの第二の入力の間で、直列につながった第二のキ
ャパシタを含み、また、前記第二のコンパレータの前記第一と第二の出力を一
緒に短絡させるために、前記第二のコンパレータの第一
の出力ににつながる第一のポートと、前記第二のコンパ
レータの第二の出力へつながる第二のポートを持つ、第
二の手段を含む。

（６）（５）項に記載した比較回路は更に、基準信号を提供する手段を含み、前記基準信号を、前記コンパレータの前記第一及び第
二の入力それぞれに、選択的につながる第一及び第二の
スイッチ手段を含み、また、前記基準信号を、前記第二のコンパレータの前記第一
及び第二の入力それぞれに、選択的につながる第三及び
第四のスイッチ手段を含む。

（７）（１）項に記載した比較回路において、前記コ
ンパレータは、前記コンパレータの出力オフセット電圧
を、ほぼゼロ・ボルトになるように、ダイナミックに調
節する手段を含む。

（８）（７）項に記載した比較回路において、前記コ
ンパレータは、第一及び第二の能動装置を含み、それぞれには前記コ
ンパレータの第一及び第二の入力の一つとして機能する
入力があり、前記第一と第二の装置は互いにつながり、
第一の差動ペアを形成し、第三と第四の能動装置がそれぞれ第一と第二の能動装
置につながり、前記第一の差動ペアにロードを形成し、
前記コンパレータの前記第一と第二の出力を提供し、ま
た、第五と第六の能動装置を含み、それぞれはトリム電圧
を受ける入力を持ち、前記第五と第六の装置は互いにつ
ながり第二の差動ペアを形成し、またそれぞれ前記第一
及び第二の装置につながる。

（９）（８）項に記載した比較回路は更に、前記コン
パレータの前記第一及び第二の出力と、前記第五と第六
の装置につながっていて、負のフィードバック・ループ
で前記トリム電圧を調節する手段を持つ。

（10）（１）項に記載した比較回路において、前記コ
ンパレータは、前記第一及び第二の出力のそれぞれに、
フィードスルー・チャージを送るための手段を含み、前
記フィードスルー・チャージは、前記短絡手段による信
号フィードスルー・エラーを補正する。

（11）（10）項に記載した比較回路において、前記フ
ィードスルー・チャージを送る手段は、制御入力端子を持つ第一の能動装置を含み、第一と第
二の端子を互いにつなぎ、また前記第一の出力につな
げ、制御入力端子を持つ第二の能動装置を含み、第一と第
二の端子を互いにつなぎ、また前記第二の出力につな
げ、また、前記第一と第二の装置の前記制御端子につながれてい
て、前記短絡手段をスイッチする間に前記制御端子をス
イッチする手段を含む。

（12）（10）項に記載した比較回路は更に、前記コン
パレータの第一及び第二の出力と、前記フィードスルー
・チャージを送り出す手段につながれていて、負のフィ
ードバック・ループに送り込まれたチャージを調節する
手段を含む。

（13）比較回路において、第一と第二の入力、及び第一と第二の出力を持つ第一
のコンパレータを含み、第一のポートが前記第一のコンパレータの第一の出力
につながれ、第二のポートが前記第一のコンパレータの
第二の出力につながれた、第一の短絡装置を含み、前記
第一の短絡装置は、前記第一のコンパレータの前記第一
及び第二の出力を一緒に選択的に短絡させ、第一と第二の入力、及び第一と第二の出力を持つ第二
のコンパレータを含み、前記第一のコンパレータの第一の出力と、前記第二の
コンパレータの第一の入力の間で、直列ににつながれた
第一のキャパシタを含み、前記第一のコンパレータの第二の出力と、前記第二の
コンパレータの第二の入力の間で、直列ににつながれた
第二のキャパシタを含み、第一のポートが前記第二のコンパレータの第一の出力
につながれ、第二のポートが前記第二のコンパレータの
第二の出力につながれた、第二の短絡装置を含み、前記
第二の短絡装置は、前記第二のコンパレータの前記第一
及び第二の出力を、一緒に短絡させ、前記第一のコンパレータにつながれた第一の調節回路
を含み、前記第一の調節回路は、前記第一のコンパレー
タの出力オフセット電圧パラメータを、ダイナミックに
調節してほぼゼロ・ボルトにし、前記第二のコンパレータにつながれた第二の調節回路
を含み、前記第二の調節回路は、前記第二のコンパレー
タの出力オフセット電圧パラメータを、ダイナミックに
調節してほぼゼロ・ボルトにし、前記第一のコンパレータに接続された第一のチャージ
送信回路を含み、前記第一のチャージ送信回路は、前記
第一のコンパレータの第一及び第二の出力のそれぞれ
に、第一のフィードスルー・チャージを送り、前記第一
のフィードスルー・チャージは、前記第一の短絡装置に
よる信号フィードスルー・エラーを補正し、また、前記第二のコンパレータに接続された第二のチャージ
送信回路を含み、前記第二のチャージ送信回路は、前記
第二のコンパレータの第一及び第二の出力のそれぞれ
に、第二のフィードスルー・チャージを送り、前記第二
のフィードスルー・チャージは、前記第二の短絡装置に
よる信号フィードスルー・エラーを補正することを含む
比較回路。

（14）マルチステージ・コンパレータにおいて、二つ
のアナログ信号の振幅を比較する方法において、前記ステージ間に直列につながれたキャパシタに、前
記コンパレータの始めの方のステージから出力されたエ
ラーを、補正するチャージを蓄積することにより、前記
コンパレータをリセットし、前記リセット段階の後、複数の比較動作を行い、ま
た、前記各比較の間で、前記ステージの少なくとも一つか
らの出力を、前記ステージの前記少なくとも一つからの
第二の出力へと、短絡させることを含む方法。

（15）（14）項に記載した方法は更に、前記短絡段階
の間、前記ステージの前記少なくとも一つの、前記第一
及び第二の出力のそれぞれに流れる電流を等しくする段
階を含み、よって前記ステージの前記少なくとも一つ
が、前記短絡段階の間、ほぼゼロ・ボルトを出力する。

（16）（14）項に記載した方法は更に、前記ステージ
の前記少なくとも一つの出力オフセット電圧を、ダイナ
ミックに調節してほぼゼロ・ボルトにする段階を含む。

（17）（16）項に記載した方法は、前記ステージの一
番最後で発生された信号を、前記ステージの前記少なく
とも一つにフィードバックし、負のフィードバック・ル
ープで出力オフセット電圧を調節する段階を含む。

（18）（14）項に記載した方法は更に、前記ステージ
の前記少なくとも一つの、前記第一及び第二の出力のそ
れぞれに、フィードスルー・チャージを送る段階を含
み、よって前記フィードスルー・チャージは、前記短絡
段階に発生したフィードスルー・エラーを補正する。

（19）（18）項に記載した方法は更に、前記ステージ
の一番最後によって発生された信号を、前記ステージの
前記少なくとも一つにフィードバックする段階を含み、
負のフィードバック・ループに送られたチャージの量を
調節する。

（20）カスケードされた鎖状の、容量的に連結された
キャパシタ34を持つ、マルチステージ比較回路10を説明
してきた。リセット・モード54は、コンパレータ34の入
力に、共通のモードの電圧を印加する。従って、コンパ
レータ34をつなげるキャパシタ22と24は、エラーを補正
するように充電され、その結果非常に正確な比較が行わ
れる。短絡スイッチ40は、コンパレータ34の差動出力36
と38の間につながり、ワード比較モード70の各ビットの
比較71に先立ち、一時的にアクティブになる。この短絡
により、コンパレータ34は飽和状態から脱し、比較回路
10がリセット状態に近い状態におかれる。ここで説明さ
れる特定のコンパレータ構造により、出力ノード36と38
に、ほぼ等しい電流が流れ、出力オフセット電圧とフィ
ードスルー・エラーがダイナミックに調節され、よって
短絡された状態が、リセット状態にほぼ近づく。

【図面の簡単な説明】

第１図は、本発明により形成されたマルチステージ比較
回路のブロック図である。第２図は、第１図の比較回路の動作を説明する、タイミ
ング線図である。第３図は、本発明による第一の実施例のコンパレータ部
分の略図を示す。第４図は、本発明による第二の実施例のコンパレータ部
分を含む、一つのステージの略図である。第５図は、本発明によるフィードバック制御器部分のブ
ロック図を示す。第６図は、第５図のフィードバック制御器からの信号出
力を示す、タイミング線図である。主な符号の説明 10:比較回路 12a−12n:ステージ 34a−34n:コンパレータ 42:バイアス電圧発生器 44:フィードバック制御器 46:クロック発振器 54:リセット・モード 62:トリム・モード 70:ワード比較モード 71:ビット比較ピリオド 73,118:差動ペア 92:ロード 120:カスコード・ステージ 124,126,132:スイッチ 128,130:集積回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−2420（ＪＰ，Ａ) 特開昭58−145220（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第一および第二の入力と、第一および第二
の出力と、を有する第一のコンパレータと、前記第一のコンパレータの第一の出力に結合した第一の
ポートと、前記第一のコンパレータの第二の出力に結合
した第二のポートと、を有する第一の短絡装置であっ
て、該第一の短絡装置が前記第一のコンパレータの前記
第一および第二の出力を互いに選択的に短絡させるため
のものである、前記第一の短絡装置と、第一および第二の入力と、第一および第二の出力と、を
有する第二のコンパレータと、前記第一のコンパレータの第一の出力と、前記第二のコ
ンパレータの第一の入力と、の間に直列に結合された第
一のキャパシタと、前記第一のコンパレータの第二の出力と、前記第二のコ
ンパレータの第二の入力と、の間に直列に結合された第
二のキャパシタと、前記第二のコンパレータの第一の出力に結合した第一の
ポートと、前記第二のコンパレータの第二の出力に結合
した第二のポートと、を有する第二の短絡装置であっ
て、該第二の短絡装置が前記第二のコンパレータの前記
第一および第二の出力を互いに短絡させるためのもので
ある、前記第二の短絡装置と、前記第一のコンパレータに結合した第一の調節回路であ
って、該第一の調節回路が、前記第一のコンパレータの
出力オフセット電圧パラメータをほぼ０ボルトになるよ
うにダイナミックに調節するためのものである、前記第
一の調節回路と、前記第二のコンパレータに結合した第二の調節回路であ
って、該第二の調節回路が、前記第二のコンパレータの
出力オフセット電圧パラメータをほぼゼロ・ボルトにな
るようにダイナミックに調節するためのものである、前
記第二の調節回路と、前記第一のコンパレータに結合した第一のチャージ挿入
回路であって、該第一のチャージ挿入回路が、前記第一
のコンパレータの第一および第二の出力のそれぞれにお
いて第一のフィードスルー・チャージを挿入するための
ものであり、該第一のフィードスルー・チャージが、前
記第一の短絡装置により生じる信号フィードスルー・エ
ラーを補正する、前記第一のチャージ挿入回路と、前記第二のコンパレータに結合した第二のチャージ挿入
回路であって、該第二のチャージ挿入回路が、前記第二
のコンパレータの第一および第二の出力のそれぞれにお
いて第二のフィードスルー・チャージを挿入するための
ものであり、該第二のフィードスルー・チャージが、前
記第二の短絡装置により生じる信号フィードスルー・エ
ラーを補正する、前記第二のチャージ挿入回路と、を含む、比較回路。