JP2958084B2 - メサ型半導体基体の製造方法 - Google Patents

メサ型半導体基体の製造方法

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    • H01S5/34306—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000nm, e.g. InP based 1300 and 1500nm lasers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、少なくとも第一半導体材料の第一半導体層
と該第一半導体層上に設けられる前記第一半導体材料以
外の第二半導体材料の第二半導体層とからなり、前記第
一半導体層の厚さが前記第二半導体層の厚さに対して比
較的薄く選択される半導体層構造を半導体基体上に設
け、少なくとも前記第一及び前記第二半導体層を有する
メサをエッチング及びマスクを用いて前記半導体層構造
に形成し、湿式化学エッチャントを前記第二半導体層の
除去に用いる半導体基体の製造方法に関するものであ
る。
このような方法は、いわゆる埋め込みヘテロ接合半導
体ダイオードレーザの製造に特に適するもので、特に成
長技術としてOMVPE（Organo−Metalic Vapour Phase Ep
itaxyの略称）を用いて全て製造される場合に適する。
この方法において、埋め込み又は非埋め込み放射ガイド
もまた形成できる。このような方法がインジウム・リン
とインジウム・ガリウム・砒素・リン（InP/InGaAsp）
材料系で用いられる場合、放射線源、放射ガイド等が得
られ、これは、１乃至1.6μｍの波長範囲のグラスファ
イバー通信システム（glass fibre communication syst
ems）に対して非常に重要である。
〔発明の背景〕
上記の方法は、1982年５月発行のJournal of Electro
chemical Society,Vol.129,No.5,1053頁から1062頁のS.
Adachi等による論文「Chemical Etching of InGaAsP/In
P DH Wafer」により知られている。この論文では、上部
の層が前記第二半導体層を構成する、インジウム・リン
（InP）の２個の半導体層の間にインジウム・ガリウム
・砒素・リン（InGaAsP）の比較的薄い第一半導体層を
有する半導体層構造にメサを形成する方法が記載されて
いる。この場合、これら半導体層は選択的又は非選択的
湿式化学エッチャントにより除去され、例えば、塩酸HC
l及び塩酸と水H2O、過酸化水素H2O2、酢酸CH3COOH又は
リン酸H3PO4との混合物が、インジウム・リンInPのため
の選択的エッチャントであり、硫酸H2SO4、過酸化水素H
2O2及び水H2Oの混合物が、インジウム・ガリウム・砒素
・リンInGaAsPのための選択的エッチャントであり、塩
酸HCl及び酢酸CH3COOH又はリン酸H3PO4の混合物に過酸
化水素H2O2を添加したもの、又は臭素Br2及びメチルア
ルコールCH3OHの混合物が、非選択的エッチャントで、
インジウム・リンInP及びインジウム・ガリウム・砒素
・リンInGaAsPの両方をエッチングすることが出来る。
メサをエッチングする場合、二酸化シリコンSiO2を有す
るマスク層が用いられる。
実際に見い出されたよう、既知の方法の欠点は、多数
のエッチャントを用いる、特に臭素Br2及びメチルアル
コールCH3OHの混合物のような非選択性エッチャントを
用いる場合、既知の方法ではマスクに対してアンダーエ
ッチングを生じることである。その結果、前記第一半導
体層の領域での前記メサの幅の正確な規定が妨げられ
る。即ち、この場合、該メサの幅は前記第二半導体層の
厚さに依存するからである。この不正確な幅の規定によ
り、例えば、前記メサが一部を形成するような放射ガイ
ドまたは半導体ダイオードレーザの多数の重要な特性が
確定せず、これは望ましくない。このような特性とは、
例えば、放射の横モード及び半導体ダイオード・レーザ
の始動電流である。塩酸HCl及び硝酸HNO3の混合物のよ
うなある種の他の非選択性エッチャントの場合、インジ
ウム・リンInPを全く又は実質的にエッチングしない問
題が時々生じる。既知の方法においては、選択性エッチ
ャントしか用いられない場合、前記第二半導体層に対し
前記第一半導体層は比較的薄いという事実に関連して他
の問題が生ずる。前記エッチャントは前記半導体層及び
前記エッチャントの正確な組成、前記エッチャントの温
度等、非常に多くの要因にエッチング速度が依存する湿
式化学エッチャントであるため、この比較的薄い層を正
確にエッチング除去することは難しい。前記第一半導体
層が効果的にエッチング除去されなければならない場
合、すなわち、前記メサの外側に前記第一半導体層が全
くどの場所にも残されないようにするためには、いくら
かのアンダーエッチングを容認しなければならない。こ
のアンダーエッチングにより、特にこのアンダーエッチ
ングの程度に関する不明確性により、前記第一半導体層
の領域でのメサの幅は不明確になる。この結果、上記の
非選択性エッチャントでのエッチングの場合と同様の欠
点が得られる。この既知の方法では、前記半導体層が選
択的にエッチングする既知の化学エッチャント及び非選
択的にエッチングする既知の化学エッチャントにより交
互に除去される場合でも、比較的小さい程度ではあるけ
ども、上記の問題が依然生じる。実際に、メサは、しば
しば、その側面が実質的に平坦であること、すなわち実
質的に湾曲していないことが望ましい。例えば、メサの
高さ方向における前記メサの幅は精密に規定される方法
で変わり、この結果、前記第一半導体層の領域での不確
定な幅となるような問題はより小さくなる。特に、これ
らの問題は前記メサが実質的に直線の側壁を有する場合
には実質的に生じない。さらに、このような平坦な側壁
は、例えば前記メサの各側面にさらに他の半導体層を前
記OMVPE成長技術を用いて設ける場合、しばしば非常に
適切である。これらの平坦な側壁はしばしば優先的エッ
チャントを用いて得られる。この場合の既知の方法の別
の欠点が、いくつかのエッチャントが前記メサをエッチ
ングするのに用いられ、これらのエッチャントの一つが
優先的にエッチングしない場合、又は他のエッチャント
の一つと同様に優先的にエッチングしない場合に生ず
る。例えば、前記第二半導体層がインジウム・リンInP
を有し、第一半導体層がインジウム・ガリウム・砒素・
リンInGaAsPを有する場合で、前記第二半導体層が塩酸H
Cl及びリン酸H3PO4の混合物を用いてエッチングされる
場合、メサが前記第二半導体層の領域において実質的に
平坦で垂直な側壁を有して得られることが見い出され
た。次いで前記第一半導体層が臭素Br2及びメチルアル
コールCH3OHの混合物からなるエッチャントを用いてエ
ッチングされる場合、エッチングされるべき前記第一半
導体層の比較的薄い厚さにもかかわらず、前記第二半導
体層の領域において前記メサの側壁端の平坦さが消失す
るように前記第二半導体層もエッチングされる事実によ
り前記メサの形状が損なわれる。同時に、前記マスクに
関していくらかのアンダーエッチングが生ずる。最終的
に、前記マスクと前記第二半導体層との間の界面の領域
において、いくつかの化学的エッチャントは大きなアン
ダーエッチングを生ずる欠点を挙げなければならない。
〔発明の概要〕
本発明は、とりわけ、メサの高さ方向に渡って実質的
に平坦な側壁を有してメサが形成され、前記第一半導体
層の領域での前記メサの寸法がマスクの大きさにより精
密に規定され、せいぜいほんの少しのアンダーエッチン
グのみしか生じない方法を提供することを目的とするも
のである。
この目的のために冒頭に記載の方法は、前記第二半導
体層を除去する場合、選択的且つ優先的エッチャントを
用い、一方、前記マスクに関してアンダーエッチングは
実質的に生じず、前記第一半導体層を除去する前に、該
第一半導体層の半導体材料及び前記第二半導体層の一部
の半導体材料は、実質的に非選択性の陽極酸化により酸
化半導体材料に変換され、この後、前記酸化半導体材料
はエッチャントを用いて除去され、このエッチャントは
前記酸化半導体材料に対して非選択的であり、前記半導
体材料に対して選択的であることを特徴とする。「酸化
半導体材料」の用語は、１以上の酸化物又は前記半導体
材料の一部を形成する成分の酸素含有化合物の混合物を
意味すると理解されたい。形成されるべきメサの高さは
主として前記第二半導体層により決定されるので、選択
優先エッチャントを用いて該第二半導体層をエッチング
する場合、実質的に平坦な側壁を有するメサが得られ
る。さらに、前記陽極酸化は、実質的に非選択的に行わ
れるために、前記薄い第一半導体層を前記第二半導体層
に対してアンダーエッチングなしに除去することが出来
る。酸化半導体材料に変換された前記第二半導体層の一
部は、横方向に見て、ほんの小さな幅しか持たず、前記
第二半導体層の厚さ全体に渡り非常に均一であるため、
前記酸化半導体材料が除去された後、メサは、横方向に
見て、形状及び大きさが側面で正確に維持されて得られ
る。形成された異なる酸化半導体材料を溶解するため、
これらの酸化物に対して非選択性であり、前記半導体材
料に対しては選択性であるようなエッチャントが用いら
れる。本発明による方法によれば、マスクに対して小さ
くアンダーエッチングされた実質的に平坦な壁を有する
メサが得られ、この寸法は、横方向から見て、該マスク
の寸法により非常に精密に規定され、このメサは、前記
第一半導体層の領域においては一部の幅の減少を実質的
にかあるいは全く示さない。前記酸化半導体材料は、個
別の浴槽か、前記陽極酸化と同時にこの目的のために用
いられる浴槽内で除去することが出来る。本発明による
方法の他の利点は、前記酸化半導体材料を有する層の厚
さがエッチング時間により決定されるのではなく印加さ
れる電圧により決まるため、前記第一半導体層を非常に
精密に再現性をもって除去することが出来ることであ
る。
本発明による方法の第一の実施例によれば、前記第一
及び第二半導体材料は前記第一半導体材料のバンドギャ
ップが前記第二半導体材料のバンドギャップよりも小さ
くなるように選択され、一方、前記第一半導体材料が設
けられる前に、前記第二半導体材料の第三半導体層が設
けられ、前記メサは少なくとも該第三半導体層材料中に
形成され、また前記第一半導体層をエッチングした後、
前記第三半導体層は前記選択的且つ優先的エッチャント
を用いてエッチングされる。このように、メサは、ダブ
ル・ヘテロ接合構造を有し、実質的に平坦の側端を有し
て得られる。これらのメサは、特に、放射ガイド、すな
わち、埋め込み放射ガイド又は半導体ダイオードレーザ
の製造のための出発材料として用いるのに適している。
前記出発材料が（001）結晶方位を有する半導体基板で
ある場合及び［110］結晶方位が形成されるべきメサの
長手方向として選択される場合、メサは前記半導体層構
造に対し実質的に直角で実質的に平坦な側壁を有して得
られる。実質的に長方形の断面を有するこれらのメサ
は、該メサの両側面に１以上の他の半導体層がOMVPE技
術を用いて形成される放射ガイド又は半導体ダイオード
レーザの製造に特に適することが認められた。特に、前
記インジウム・リン／インジウム・ガリウム・砒素・リ
ン（InP/InGaAsP）材料系においては、低い始動電流及
び長寿命及び上述の特性のバラツキが小さい等の好まし
い特性を有する埋め込み半導体ダイオードレーザを、本
発明による方法を用いて製造することが出来る。
本発明による方法の他の実施例においては、前記第二
半導体層をエッチングするのに用いられるマスクが、前
記第二半導体層上に設けられた層に形成され、さらに他
のマスクを用いて局所的にエッチング除去される。フォ
トラッカー（photo lacquer）をマスクとして用いる状
況からははずれて、マスクを形成する層の材料は、前記
マスクが前記第二半導体層のエッチャントによりエッチ
ングされず、更に結果としてアンダーエッチングの発生
が制限されるような前記マスクと前記第二半導体層との
間に生ずるストレスができるだけ小さくなるようにここ
では自由に選択される。実際には、例えば、プラズマ化
学気相成長技術CVD（plasma Chemical Vapour Depositi
on）を用いて設けられた窒化シリコンの層が特に適する
ことが証明された。この実施例の変形例においては、第
四半導体層がマスク形成層として用いられる。例えば、
インジウム・リン／インジウム・ガリウム・砒素・リン
（InP/InGaAsP）材料系において、この目的のためにイ
ンジウム・ガリウム・砒素・リン（InP/InGaAsP）を有
する半導体層を選択する場合、この層を該半導体層に在
る他のマスク対する、このような半導体層用選択的エッ
チャントを好ましくは用いて、精密にアンダーエッチン
グすることが出来る。前記他のマスクに対する、前記第
四半導体層のアンダーエッチングは、例ば、光学顕微鏡
による簡単な方法で観察することが出来るので、精密に
調整することが出来る。この方法により、形成されるべ
き前記メサの横方向の大きさは、精密に調整することが
出来る。前記第四半導体層の結晶格子が前記第二半導体
層の結晶格子に精密に接合する場合、本発明による方法
においては、前記第二半導体層が、選択的且つ優先的エ
ッチャントを用いてエッチングされ、実質的に該第二半
導体層のアンダーエッチング（under−etching）は前記
第四半導体層に形成される前記マスクに対し全く見いだ
されない。さらに、前記第四半導体層は、形成されるべ
き半導体ダイオードレーザのコンタクト形成層として優
れて用いることが出来る。例えば、インジウム・リンIn
Pを有する前記第二半導体層は、一般にこの目的にはあ
まり適切ではない。第四半導体層がマスク形成層として
用いられる本発明による方法を用いる場合、前記第一半
導体層を除去する際、該第四半導体層は横方向に前記第
二半導体層と同程度に少ししか除去されず、この結果、
上記のような利点が得られる。
上記他のマスクが、例えば二酸化シリコン又は窒化シ
リコンを有する層より形成される場合及び該他のマスク
の横方向の寸法、即ち例えば幅が該マスクの所望の対応
する寸法よりも大きく選択される場合、この他のマスク
は、前記マスクがエッチングにより形成された後には、
マスクを越えて突出する。他の半導体層がOMVPE技術を
用いて、前記メサの両側面に設けられる場合、この用な
構造は特に適切であることが証明された。この方法で、
実質的に平坦な埋め込みヘテロ半導体ダイオードレーザ
が得られる。このようなレーザの平坦さは、該レーザを
メタライズし、さらに仕上げをする場合に大きな利点が
ある。
本発明による方法の重要な実施例においては、前記第
一半導体層の厚さが0.2μｍ以下の厚さに選択される。
この厚さの範囲は、半導体ダイオードレーザ及び放射ガ
イドの製造に特に適している。よりとりわけ、本発明に
よる方法は、多層量子井戸構造を有し、前記第一半導体
層はこの一部を形成するメサの製造に適している。この
ような多層構造を、バリアを形成する層と量子井戸を形
成する層とを各々エッチングするための選択性湿式化学
式エッチャントを用いてエッチングする場合、メサはこ
の多層構造の領域でくし型断面形状を有して得られる。
このような構造の第ｎ番目の層をエッチングする場合、
第ｎ−２層、第ｎ−４層等も再びエッチングされる。こ
の結果、前記多層構造の幅は非常に大きく変化するであ
ろうし、これは望ましくない。この既知の方法における
他の欠点は前記エッチャントをしばしば変えなければな
らないことで、これは非常に煩わしい。さらに、この場
合、前記エッチャント又は前記半導体基体の誤り及び汚
染の確率が増大する。
半導体材料としてインジウム・ガリウム・砒素・リン
（InGaAsP）又はインジウム・ガリウム・砒素（InGaA
s）を有する前記第一半導体層の陽極酸化は、pHをエチ
レングリコール２で希釈されたアンモニア水溶液NH4OH
を用い約６とする３％のクエン酸水溶液中で非常に容易
に行うことができる。形成された酸化半導体材料は、例
えば、リン酸の1.5モル水溶液で溶解することができ
る。前記陽極酸化及び前記形成された酸化物の溶解を１
種の媒体中で同時に効果的に行うことも出来る。この目
的のために、エチレングリコール２で希釈されたリン酸
H3PO4を用いpHを約1.0とする３％のクエン酸水溶液を用
いることが出来る。前記第二及び第三半導体層が半導体
材料としてインジウム・リンInPを有する場合、好まし
くは塩酸とリン酸の比が1:4である溶液を選択性エッチ
ャントとして用い、一方インジウム・ガリウム・砒素・
リン（InGaAsP）を有する層の選択エッチングのために
硫酸、過酸化水素及び水の比が1:1:9のエッチャントを
好ましくは用いる。
〔実施例〕
本発明を２例の実施例に関して図面を参照しさらに詳
細に説明する。
第１図ないし第４図は、放射ガイドの製造に関する本
発明による第一の実施例を示すもので、製造の順次工程
での放射ガイドの断面図を示す。
第５図ないし第10図は、OMVPEが成長技術として用い
られる、埋め込み型マルチレイヤー量子井戸半導体ダイ
オードレーザの製造に関する本発明による第二の実施例
を示すもので、製造の順次工程における前記埋め込み半
導体ダイオードレーザの断面図を示す。
第11図は、選択的湿式化学エッチャントのみが用いら
れる既知の方法の場合における第９図に対応する工程を
示すものである。
上記図面は概略図であり、明瞭のために縮尺どうりに
は描かれていない。特に厚さ方向の寸法は誇張されてい
る。対応する部分は通常異なる実施例においても同一の
参照番号で示す。同一導電型の半導体領域は通常同一方
向の斜線で示す。
第１図ないし第４図は、放射ガイドの製造に関する本
発明による方法の第一の実施例を示し、製造の順次工程
における断面図を示す。出発材料は、２×1018ないし５
×1018at/cm3のドーピング濃度で約350μｍの厚さと（0
01）結晶方位を有する単結晶ｎ型インジウム・リンInP
の基板１である。この基板の表面を研磨及びエッチング
した後、該表面上に例えばOMVPE技術を用いて順次次の
層を成長させる。すなわち、1018at/cm3のドーピング濃
度を有し、ｎ型インジウム・リンInPの約１μｍの厚さ
の層２と、1.3μｍの波長に対する83原子％のインジウ
ムIn含有量と60原子％の砒素As含有量を有する故意にド
ーピングされていないインジウム・ガリウム・砒素・リ
ンInGaAsPの約0.15μｍの厚さの層３と、1018at/cm3の
ドーピング濃度を有するｎ型インジウム・リンInPの約
1.0μｍの厚さの層４を成長させる。プラズマCVDを用い
て、窒化シリコンSi3N4の0.15μｍの厚さの層６′を更
にこの上に設ける（第１図参照）。フォトリソグラフィ
ー技術及びエッチング技術を用いて、細長い形状のマス
ク、すなわちこのマスクの長手方向が、当該半導体基体
の［110］結晶方位に一致し、図面の平面に対し直角で
あるマスクを前記層６′に形成し、この後、室温で塩酸
及びリン酸の比が1:4のインジウム・リンInP用の選択的
優先エッチャントを用いてエッチングする（エッチング
速度は約0.7μm/min）ことにより、インジウム・リンIn
Pを有する前記層４は、前記層６′内に形成された前記
マスクに関しアンダーエッチングなしに局部的に除去さ
れる。2mA/cm2の電流密度の陽極酸化を用い、参照番号1
1により示される前記半導体基体の領域が、エチレング
リコール２で希釈されたリン酸によりpH約１であるクエ
ン酸溶液で除去される。本発明によれば、前記半導体層
３のアンダーエッチングは、前記エッチング工程が非選
択的に行われるために、重畳する前記半導体層４に関し
て全く生じない。前記半導体層３は比較的薄いという事
実により、前記半導体層４の材料部分の小量のみしか除
去されず、前記メサの大きさ及び形状は実質的に維持さ
れる（第３図参照）。次いで、OMVPE技術を用いて、２
μｍの厚さで約1018at/cm3のドーピング濃度を有するイ
ンジウム・リンInPのｎ型半導体層７が、前記メサの両
側面に設けられる。前記半導体基体が前記メサの長手方
向に対し直角の方向に数回劈開され、この図面の平面方
向に鏡面が形成された後、1.3乃至1.5μｍの波長を有す
る放射の伝送に特に適する放射ガイドが形成される（第
４図参照）。
第５図ないし第10図は、成長技術としてOMVPE技術を
用いる、製造の順次工程における埋め込み半導体ダイオ
ードレーザの断面を参照して、埋め込み半導体ダイオー
ドレーザを製造する本発明による方法の第二の実施例を
示す。出発材料は、２×1018乃至５×1018at/cm3のドー
ピング濃度、約350μｍの厚さ及び（001）結晶方位を有
する単結晶ｎ型インジウム・リンInPの基板１である。
前記表面が研磨及びエッチングされた後、この表面上に
例えばOMVPE技術を用い順次に次の層を成長させる。す
なわち、５×1017at/cm3のドーピング濃度を有するｎ型
InPの約１μｍの厚さの層２と、約500Åの厚さを有し、
バルク材料に対し1.3μｍの波長に対応する組成の約73
原子％のインジウムIn含有量及び約60原子％の砒素As含
有量を有するインジウム・ガリウム・砒素・リンInGaAs
Pの第一SC（Separate Confinement個別閉じ込め層）
４′と、約75Åの厚さを有し、バルク材料に対し1.65μ
ｍの波長に対応する53原子％のインジウムIn含有量を有
するイジウム・ガリウム・砒素InGaAsを持ち、量子井戸
（quantum well）を形成する４層の薄い層３で、これら
薄い層３は互いに薄い層３′の３層により互いに分割さ
れ、これら薄い層３′はバリアを形成し前記第一SC層
４′の組成に対応する組成を有し、約50Åの厚さのイジ
ウム・ガリウム・砒素・リンInGaAsPを有し、は、前記
第一SC層４′と同様の厚さ及び組成を有する第二SC層
２′と約５×1017atm/cm3のドーピング濃度を有するｐ
型インジウム・リンInPの約1.0μｍの厚さの層４と、少
なくとも約５×1018at/cm3のドーピング濃度を有し1.3
μｍの波長に対応する73原子％のインジウムIn含有量と
60原子％の砒素AS含有量のｐ型インジウム・ガリウム・
砒素・リンInGaAsPの約0.2μｍの厚さの層５とである。
次いで、スパッタ技術を用いて、二酸化シリコンSiO2の
0.15μｍの厚さの層６をこの上に設ける（第５図参
照）。次いで、フォトリソグラフィー技術及びエッチン
グ技術を用いて、約４μｍの幅を有する細長い形状の他
のマスク、すなわち、その長手方向が当該半導体基体の
［110］結晶方向に一致し、図面の平面に対して直角で
あるマスクが前記層６に形成される。次いで、インジウ
ム・ガリウム・砒素・リンInGaAsPを有する前記層５
が、硫酸、過酸化水素及び水の比が各々1:1:9からなる
インジウム・ガリウム・砒素・リンInGaAsP用の選択性
エッチャントを用いて約20℃のエッチングにより、前記
層６に形成される前記他のマスクに対しアンダーエッチ
ングされるように局所的に除去される（エッチング速度
は約0.1μm/min）。前記半導体層５に形成されたマスク
のこの結果としての幅は、約２μｍである（第６図参
照）。次いで、前記半導体層４が、上記実施例に記載し
たインジウム・リンInP用の選択性エッチャントを用い
るエッチングにより、前記層５に形成されたマスクに関
してアンダーエッチングなし局所的に除去される（第７
図参照）。本発明による方法によれば、量子井戸を形成
する４層の前記半導体層３及びバリアを形成する３層の
前記半導体層３′及び前記SC層２′及びSC層４′を有
し、参照番号12で示される領域は、前記実施例に記載さ
れるように陽極酸化により酸化半導体材料に変換され、
この後、この酸化半導体材料は、形成された該酸化半導
体材料に対して非選択的であり、前記半導体材料に対し
て選択的であるエッチャントにより除去される（第８図
参照）。用いられる前記半導体材料は、上記エッチャン
トにより実質的に浸食されないか全く浸食されないの
で、このエッチング工程は前記酸化半導体材料が完全に
除去された瞬間に停止し、従って、このエッチング工程
は臨界的ではない。本発明によれば、前記陽極酸化及び
前記酸化物の溶解の両方が非選択的に行われるので、前
記半導体層２′、３、３′及び４のどの一層にもアンダ
ーエッチングは実質的に生じない。これらの前記半導体
層２′、３、３′及び４は非常に薄いという事実によ
り、非常に少量の半導体材料しか除去される必要がな
く、従って、当該メサの大きさ及び形状は厳格に維持さ
れる（第３図参照）。次いで、前記半導体層２は、実質
的に前記半導体層５に形成されるマスクに関してアンダ
ーエッチングなしに上記の実施例で述べたインジウム・
リンInP用の選択性エッチャントを用いてエッチングに
より局所的に除去される（第９図参照）。次いで、OMVP
E技術を用いて、前記メサの両側面に順次以下の層を設
ける。すなわち、約0.8μｍの厚さで５×1017at/cm3の
ドーピング濃度を有するｐ型インジウム・リンInP半導
体層８と、約0.6μｍの厚さで約５×1017at/cm3のドー
ピング濃度を有するｎ型インジウム・リンInP半導体層
９と、約0.6μｍの厚さで約８×1017at/cm3のドーピン
グ濃度を有するｐ型インジウム・リンInP半導体層10で
ある。これらの層は、選択された導電型により、前記メ
サ内に位置する半導体層構造の順方向の接合に対し電流
阻止構造を形成する。前記メサより突出する前記他のマ
スク６の存在により、前記メサの両側面に前記半導体層
８、９及び10の非常に均一で精密に接合し平坦な成長が
得られ、一方、該マスク６上には全く成長が起こらな
い。この他のマスクが通常の方法により除去された後、
実質的には平坦な構造が得られ（第10図参照）、これは
メタライゼーション（metallization）及びマウンティ
ング（mounting）のような他の処理に非常に有利とな
る。この半導体基体の底側面及び上側面が通常の方法で
メタライズされ、該半導体基体が前記メサの長手方向に
対して直角の方向に数回劈開され、図面の平面方向に鏡
面が形成された後、埋め込みヘテロ接合型の半導体ダイ
オードレーザは仕上げされることとなる。このようなレ
ーザは、特に、光ガラスファイバ通信システムの光源と
して用いるのに適している。
第11図は、既知の方法を用いる第９図に対応する工程
を示すもので、選択的エッチャントのみが用いられてい
る。量子井戸を形成する前記半導体層３及びバリアを形
成する前記半導体層３′をエッチングするため、前述の
インジウム・ガリウム・砒素・リンInGaAsP用の選択性
エッチャント及びインジウム・リンInP用の選択性エッ
チャント（又は同類の選択性エッチャント）が交互に用
いられる。上記に説明するような方法の問題により、比
較的変化に富んだアンダーエッチングが前記薄い層３及
び３′の領域で生ずる。この結果としての（不規則な）
くし型構造は、形成されるべき半導体ダイオードレーザ
の活性層の幅が非常に不明確となる欠点を有する。これ
らの欠点は既に説明した。層３及び３′の数が多い場
合、上部の半導体層３及び３′が完全にエッチング除去
され、次いで、前記メサのその重畳部分が離脱される可
能性さえある。
本発明は、本発明の範囲内で当業者にとって多くの変
形や応用が可能であるので、上記の実施例に限定される
ものではない。例えば、前記実施例において説明された
以外の半導体材料又は組成を用いてもよい。インジウム
・ガリウム・砒素InGaAs及びインジウム・ガリウム・砒
素・リンInGaAsPの層を交互に有する多層量子井戸構造
の代わりに、このような構造の層は、インジウム・ガリ
ウム・砒素InGaAs又はインジウム・ガリウム・砒素・リ
ンInGaAsPとインジウム・リンInPとを交互に有しても良
い。同様のことが、陽極酸化が行われる浴槽の組成又は
その結果としての酸化半導体材料を溶解するのに用いる
エッチャントについても適用される。これらの選択につ
いては、とりわけ、関連する半導体材料系により決定さ
れる。さらに、電流阻止構造は、単一の高オーミック半
導体層で構成されてもよい。このような層が、例えば、
インジウム・リンInPを有する場合、この層は、この成
長中に鉄Fe原子を1016at/cm3の濃度を有するように添加
することにより高オーミックをなすことが出来る。本発
明は、放射ガイド又は半導体ダイオードレーザの一部を
形成するメサを製造する方法にのみ限定されるものでは
ない。本発明による方法により、フォトダイオード（ph
oto diodes）のみならず、メサで形成されるトランジス
タを製造すること出来る。とりわけ、上記の装置の製造
工程において得られたのと同様の利点が得られる。
【図面の簡単な説明】
第１図乃至第４図は、放射ガイドの製造に関する本発明
による第一の実施例を示すもので、製造の順次工程での
放射ガイドの断面図を示す。 第５図乃至第10図は、製造方法のOMVPEが成長技術とし
て用いられる、埋め込み型多層量子井戸半導体ダイオー
ドレーザの製造に関する本発明による第二の実施例を示
すもので、製造の順次工程における前記埋め込み型半導
体ダイオードレーザの断面図を示す。 第11図は、選択制湿式化学エッチャントのみが用いられ
る既知の方法の場合における第９図に対応する工程を示
す。 １……基板、２……ｎ型InP層、２′……第二SC層、 ３……非ドープ型InGaAsP層、４……InP層、 ４′……第一SC InGaAsP層、５……ｐ型InGaAsP層、 ６……SiO2層、６′……Si3N4層、 ７……ｎ型InP層、８……ｐ型InP層、 ９……ｎ型InP層、10……ｐ型InP層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−92279（ＪＰ，Ａ) Ｊｏｕｒｎａｌ ｏｆ Ｏｐｐｌｉｅ ｄ Ｐｈｙｓｉｃｓ 63（２），15 ｐ．500−505 (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18 H01L 21/306 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも第一半導体材料の第一半導体層
    と該第一半導体層上に設けられる前記第一半導体材料以
    外の第二半導体材料の第二半導体層とからなり、前記第
    一半導体層の厚さが前記第二半導体層の厚さに対して比
    較的薄く選択される半導体層構造を半導体基体上に設
    け、少なくとも前記第一及び前記第二半導体層を有する
    メサをエッチング及びマスクを用いて前記半導体層構造
    に形成し、湿式化学エッチャントを前記第二半導体層の
    除去に用いる半導体基体の製造方法において、前記第二
    半導体層を除去する場合、選択的且つ優先的エッチャン
    トを用い、一方、前記マスクに関してアンダーエッチン
    グは実質的に生じず、前記第一半導体層を除去する前
    に、該第一半導体層の半導体材料及び前記第二半導体層
    の一部の半導体材料は、実質的に非選択性の陽極酸化に
    より酸化半導体材料に変換され、この後、前記酸化半導
    体材料はエッチャントを用いて除去され、このエッチャ
    ントは、前記酸化半導体材料に対して非選択的であり、
    前記半導体材料に対して選択的であることを特徴とする
    半導体基体の製造方法。
  2. 【請求項２】特許請求の範囲第１項に記載の半導体基体
    の製造方法において、前記第一及び第二半導体材料は前
    記第一半導体材料のバンドギャップが前記第二半導体材
    料のバンドギャップよりもより小さくなるように選択さ
    れ、一方、前記第一半導体材料が設けられる前に、前記
    第二半導体材料の第三半導体層が設けられ、前記メサは
    少なくとも該第三半導体層材料中に形成され、また前記
    第一半導体層をエッチングした後、前記第三半導体層が
    選択的且つ優先的エッチャントを用いてエッチングされ
    ることを特徴とする半導体基体の製造方法。
  3. 【請求項３】特許請求の範囲第１項又は第２項に記載の
    半導体基体の製造方法において、前記メサは、長手方向
    として［110］結晶方向が選択される細長い形状であ
    り、前記半導体層構造に対し実質的に直角な側壁を備え
    ることを特徴とする半導体基体の製造方法。
  4. 【請求項４】特許請求の範囲第１項乃至第３項の何れか
    一項に記載の半導体基体の製造方法において、半導体基
    板としてインジウム・リン基板を、第一半導体材料とし
    てインジウム・ガリウム・砒素又はインジウム・ガリウ
    ム・砒素・リンを、第二半導体材料としてインジウム・
    リンを選択することを特徴とする半導体基体の製造方
    法。
  5. 【請求項５】特許請求の範囲第１項乃至第４項の何れか
    一項に記載の半導体基体の製造方法において、前記マス
    クは、前記第二半導体層上に設けられた層に形成され、
    他のマスクを用いて局所的にエッチング除去されること
    を特徴とする半導体基体の製造方法。
  6. 【請求項６】特許請求の範囲第５項に記載の半導体基体
    の製造方法において、前記第二半導体層上に設けられた
    層はプラズマ化学気相成長技術CVD（plasma Chemical V
    apour Deposition）を用いて設けられた窒化シリコンで
    あることを特徴とする半導体基体の製造方法。
  7. 【請求項７】特許請求の範囲第５項に記載の半導体基体
    の製造方法において、前記第二半導体層上に設けられた
    層として、前記第一半導体材料の第四半導体層を設け、
    この層上に他の層を設け、該他の層に前記他のマスクを
    フォトリソグラフィー技術及びエッチング技術を用いて
    形成し、この後、前記第四半導体層を前記他のマスクに
    対してアンダーエッチングをなすようにエッチングし、
    前記マスクが、前記他のマスクが該マスクを越えて突出
    するようにして前記第四半導体層に形成されることを特
    徴とする半導体基体の製造方法。
  8. 【請求項８】特許請求の範囲第７項に記載の半導体基体
    の製造方法において、前記第四半導体層は、前記第二半
    導体層の半導体材料に対して選択的に該第四半導体層を
    エッチングするエッチャントを用いてエッチングされる
    ことを特徴とする半導体基体の製造方法。
  9. 【請求項９】特許請求の範囲第１項乃至第８項の何れか
    一項に記載の半導体基体の製造方法において、前記メサ
    の両側面に一以上の半導体層を有機金属気相エピタキシ
    ー（Organo−Metallic Vapour Phase Epitaxy）技術を
    用いて設けることを特徴とする半導体基体の製造方法。
  10. 【請求項１０】特許請求の範囲第７項、第８項又は第９
    項に記載の半導体基体の製造方法において、第一導電型
    を前記半導体基板及び前記第三半導体層に対し選択し、
    第二導電型を前記第二及び第四半導体層に対し選択し、
    一方、前記第一半導体層は積極的にドーピングされず、
    前記メサの形成後、半絶縁半導体層か、阻止ｐ−ｎ接合
    （a blocking p−njunction）を形成する少なくとも二
    個の半導体層の形態の電流阻止層構造（a current−blo
    cking layer structure）を前記メサの両側面に設け、
    この後、前記半導体基体の底側面及び前記第四半導体層
    の上側面にコンタクトを設け、該半導体基体が前記メサ
    に対して直角の方向に劈開され、前記メサを限定する鏡
    面が形成され、ゆえに、順方向の電気的接続の場合、レ
    ーザ動作が得られ、前記第一半導体層の一部が前記メサ
    内に位置し活性放射領域として作用する共振空胴を形成
    することを特徴とする半導体基体の製造方法。
  11. 【請求項１１】特許請求の範囲第１項乃至第10項の何れ
    か一項に記載の半導体基体の製造方法において、前記第
    一半導体層の厚さは0.2μｍ以下に選択されることを特
    徴とする半導体基体の製造方法。
  12. 【請求項１２】特許請求の範囲第１項乃至第11項の何れ
    か一項に記載の半導体基体の製造方法において、前記第
    一半導体層は薄い半導体層の積み重ねにより形成される
    多層量子井戸構造（multilayer quantum well structur
    e）の一層であり、量子井戸を形成する各層は、量子井
    戸を形成する前記半導体層より大きなバンドギャップを
    有す半導体材料の半導体層により囲まれていることを特
    徴とする半導体基体の製造方法。
  13. 【請求項１３】特許請求の範囲第１項乃至第12項の何れ
    か一項に記載の半導体基体の製造方法において、前記陽
    極酸化及び前記酸化半導体材料のエッチングを、エチレ
    ングリコール２で希釈されたリン酸を用いpHを約１とす
    る３％のクエン酸水溶液中で同時に行うことを特徴とす
    る半導体基体の製造方法。
  14. 【請求項１４】特許請求の範囲第１項乃至第13項の何れ
    か一項に記載の半導体基体の製造方法において、前記陽
    極酸化は、エチレングリコール２で希釈されたアンモニ
    ア水溶液を用いpHを約６とする３％のクエン酸水溶液中
    で行うことを特徴とする半導体基体の製造方法。
  15. 【請求項１５】特許請求の範囲第14項に記載の半導体基
    体の製造方法において、形成された前記酸化半導体材料
    を、次いで、リン酸の1.5モル溶液でエッチングするこ
    とを特徴とする半導体基体の製造方法。
  16. 【請求項１６】特許請求の範囲第４項に記載の半導体基
    体の製造方法において、インジウム・リンを塩酸とリン
    酸の比が1:4のエッチャントを用いてエッチングし、前
    記第四半導体層のインジウム・ガリウム・砒素・リンを
    硫酸、過酸化水素及び水の比が1:1:9のエッチャントを
    用いてエッチングすることを特徴とする半導体基体の製
    造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04373190A (ja) * 1991-06-24 1992-12-25 Matsushita Electric Ind Co Ltd 歪量子井戸半導体レーザおよびその製造方法
JPH0677205A (ja) * 1992-08-26 1994-03-18 Matsushita Electric Ind Co Ltd 化合物半導体の微細構造形成方法
KR0146714B1 (ko) * 1994-08-08 1998-11-02 양승택 평면 매립형 레이저 다이오드의 제조방법
JP3374878B2 (ja) * 1994-09-02 2003-02-10 三菱電機株式会社 半導体エッチング方法
WO1997017750A1 (en) * 1995-11-08 1997-05-15 Philips Electronics N.V. Semiconductor diode laser, in particular a laser amplifier, and method of manufacturing this laser
US5834379A (en) * 1996-07-16 1998-11-10 Cornell Research Foundation, Inc. Process for synthesis of cubic GaN on GaAs using NH3 in an RF plasma process
JP2001111160A (ja) * 1999-04-19 2001-04-20 Canon Inc 半導体素子の製造方法及び半導体素子、リング共振器型半導体レーザ、ジャイロ
AU4557300A (en) 1999-04-27 2000-11-10 Karandashov, Sergey Radiation source
US6228673B1 (en) * 1999-05-13 2001-05-08 Hughes Electronics Corporation Method of fabricating a surface coupled InGaAs photodetector
JP2005234241A (ja) * 2004-02-19 2005-09-02 Sharp Corp 液晶表示装置
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US9263611B2 (en) * 2011-11-17 2016-02-16 Solar Junction Corporation Method for etching multi-layer epitaxial material
US9142615B2 (en) 2012-10-10 2015-09-22 Solar Junction Corporation Methods and apparatus for identifying and reducing semiconductor failures
US9413137B2 (en) 2013-03-15 2016-08-09 Nlight, Inc. Pulsed line beam device processing systems using laser diodes
US10466494B2 (en) 2015-12-18 2019-11-05 Nlight, Inc. Reverse interleaving for laser line generators
DE102016013749A1 (de) * 2016-11-18 2018-05-24 Azur Space Solar Power Gmbh Stapelförmige Halbleiterstruktur

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4190813A (en) * 1977-12-28 1980-02-26 Bell Telephone Laboratories, Incorporated Strip buried heterostructure laser
EP0042484A3 (en) * 1980-06-25 1982-07-14 Northern Telecom Limited High radiance led's
US4460910A (en) * 1981-11-23 1984-07-17 International Business Machines Corporation Heterojunction semiconductor
US4417385A (en) * 1982-08-09 1983-11-29 General Electric Company Processes for manufacturing insulated-gate semiconductor devices with integral shorts
JPS61147571A (ja) * 1984-12-21 1986-07-05 Toshiba Corp ヘテロ接合バイポ−ラトランジスタの製造方法
EP0233725B1 (en) * 1986-02-18 1995-04-19 Kabushiki Kaisha Toshiba Opto-Electronic Device and Method for its Manufacture
US4792958A (en) * 1986-02-28 1988-12-20 Kabushiki Kaisha Toshiba Semiconductor laser with mesa stripe waveguide structure
JPS6338277A (ja) * 1986-08-01 1988-02-18 Fujitsu Ltd 半導体装置の製造方法
GB8622767D0 (en) * 1986-09-22 1986-10-29 British Telecomm Semiconductor structures

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ｊｏｕｒｎａｌ ｏｆ Ｏｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ６３（２），１５ ｐ．５００−５０５

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Publication number Publication date
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NL8902292A (nl) 1991-04-02
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EP0418953B1 (en) 1995-03-01
DE69017332D1 (de) 1995-04-06
US5266518A (en) 1993-11-30

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