JP2951161B2 - スイッチマトリクス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の入力端子から入
力した夫々の信号波を任意の出力端子に出力するクロス
バ形スイッチマトリクスに関する。特に、本発明は、前
記クロスバ形スイッチマトリクスにおいて、入出力端子
間のアイソレーションを改善する技術に関する。

【０００２】

【従来の技術】従来のクロスバ形状の分布形ＦＥＴスイ
ッチマトリクスについては、例えば、Ｓ. Ｐowell," Ｂ
road Ｂand Ｍonolithic Ｃross Ｐoint Ｓwitch Ｍ
atrices" ＩＥＥＥ Ｍicrowave and Ｍillimeter Ｍ
onolithic Ｃircuits Ｓymposium 1990 pp.127〜130 に
記載されている。すなわち、この種のスイッチマトリク
スは、２×２スイッチマトリクスの場合、図１４（回路
構成図）に示すように、入力端子１、入力線路２、出力
端子３、出力線路４、入力整合用インダクタ５、出力整
合用インダクタ６、デュアルゲートＦＥＴ（以下、ＤＧ
−ＦＥＴという）７及び終端抵抗１３を主体に構成され
る。図１４中、符号８は第１ゲート端子、９はドレイン
端子、１０は第２ゲート端子、１１は単位スイッチ、１
２は入力線路２と出力線路４との交差部である。

【０００３】このスイッチマトリクスは、スイッチ素子
としてＤＧ−ＦＥＴ７が使用され、ＤＧ−ＦＥＴ７のイ
ンピーダンス整合のために、入力線路２に入力整合用イ
ンダクタ５、出力線路４に出力整合用インダクタ６が夫
々設けられる。一般に、ＤＧ−ＦＥＴ７は、図１５に示
すように、第２ゲート端子１０に印加される電圧Ｖg2に
よって利得が変化する。ＤＧ−ＦＥＴ７は、この電圧Ｖ
g2により導通状態（Ｖg2＝０Ｖ）と非導通状態（Ｖg2＝
ピンチオフ電圧）とに切り換え、スイッチとして動作で
きる。

【０００４】次に、前記スイッチマトリクスの動作につ
いて説明する。入力端子１ａに入力した信号波は入力線
路２を伝搬する。この時、単位スイッチ１１ａが導通状
態であれば、第１ゲート端子８ａでの信号波の電圧は、
ＤＧ−ＦＥＴ７ａで増幅され、ドレイン端子９ａに出力
される。この出力は、出力整合用インダクタ６ａを介し
て出力線路４ａ、出力整合用インダクタ６ｂを介して出
力線路４ｂの夫々に等分配される。分配された信号波
は、一方が入出力線路の交差部１２ａ、出力線路４ａの
夫々を経由して終端抵抗１３に吸収され、他方が出力線
路４ｂ、入出力線路の交差部１２ｃ、単位スイッチ１１
ｃ、出力線路４ｃの夫々を経由して出力端子３ａに出力
される。

【０００５】また、入力端子１ａに入力された信号波
は、単位スイッチ１１ａの状態が導通、非導通にかかわ
らず、入出力線路の交差部１２ａ、入力線路２ｂの夫々
を経由して、次の単位スイッチ１１ｂに至る。単位スイ
ッチ１１ｂは単位スイッチ１１ａと同様に動作し、導通
状態であれば、信号波は出力端子３ｂに出力されるとと
もに、終端抵抗１３に吸収される。

【０００６】そして、入力端子１ａに入力された信号波
は、入力線路２ｃを伝搬し、終端抵抗１３に吸収され
る。

【０００７】この結果、入力端子１ａに入力した信号波
は、入力線路２ａ〜２ｃに接続された単位スイッチ１１
ａ及び１１ｂの状態により、任意の出力端子３に出力さ
れる。以上の動作は、他の入力端子１ｂについても同様
であり、スイッチマトリクスの各出力端子３からは入力
された信号波のうち、任意の信号波を取り出すことがで
きる。

【０００８】

【発明が解決しようとする課題】従来のクロスバ形の分
布形ＦＥＴスイッチマトリクスは入力線路２、出力線路
４の夫々が交差部１２で交差する。この交差部１２は、
図１６（要部斜視図）に示すように、誘電体１７上に形
成された入力線路２の中心導体と出力線路４の中心導体
とがエアブリッジ１４により電気的に分離した状態で交
差している。図１６中、符号１６は地導体である。この
ような構造が採用されるので、入力線路２の中心導体と
エアブリッジ１４との間に静電容量１５が発生する。つ
まり、入力線路２と出力線路４との間が静電容量１５に
より結合し、単位スイッチ１１が非導通状態であっても
信号波が出力端子３に漏洩する。スイッチマトリクスが
大規模化するにつれて、このような入出力線路の交差部
１２を多数用いるため、漏洩した信号波が互いに干渉す
る結果、スイッチマトリクスの全体の入出力端子間のア
イソレーションを著しく劣化させる問題がある。

【０００９】また、図１７（要部斜視図）に示すよう
に、前記スイッチマトリクスの単位スイッチ１１に結線
される入力線路２、出力線路４の夫々の中心導体は通常
マイクロストリップ線路で構成される。このため、中心
導体から信号波の一部が空間に放射されるので、近接す
る入力線路２、出力線路４の夫々の間が空間を介して結
合し、入出力端子間のアイソレーションが劣化する問題
がある。

【００１０】また、前記図１４に示す分布形ＦＥＴスイ
ッチマトリクスは、図１８（等価回路図）に示すよう
に、入力線路２にゲート・ソース間容量（Ｃgs）１９が
並列に装荷される。このゲート・ソース間容量１９は、
それに対する入力整合インダクタ５と併せてＴ型の低域
通過フィルタを構成する。一方、図１９（等価回路図）
に示すように、ドレイン・ソース間容量（Ｃds）２２に
対する出力整合用インダクタ６と併せてＴ型の低域通過
フィルタを構成する。これらの低域通過フィルタ形の整
合回路には、容量成分とインダクタ成分のみならず、実
際にはゲート・ソース間容量（Ｃgs）１９に並列にゲー
ト・ソース間抵抗（Ｒin）２０が、ドレイン・ソース間
容量（Ｃds）２２に直列にドレイン・ソース間抵抗（Ｒ
ds）２３の夫々が存在する。このため、信号波が単位ス
イッチ１１の入力端子２１ａから２１ｂへ伝搬する場
合、若しくは単位スイッチの出力端子２４ａから２４ｂ
へ伝搬する場合、これらの抵抗２０、２３の夫々により
信号は減衰する。入力端子１又は出力端子３からの伝搬
距離が長いほど多くの単位スイッチ１１を通過するの
で、入力線路２又は出力線路４の通過損失は大きくな
る。つまり、図２０に示すように、入力端子間の出力線
路４が長いほど出力端子３に出力される信号波のレベル
が低下し、入出力端子間の損失に偏差が生じる問題があ
る。

【００１１】また、単位スイッチ１１の入出力端子は、
不整合による反射が生じるために、単位スイッチ１１を
等間隔に配列すると、図２１及び図２２に示すように、
周波数によっては各単位スイッチ１１での反射波の位相
が同相になり、互いに強調され、スイッチマトリクス全
体としての入力反射波特性、出力反射波特性のいずれも
劣化する。このため、振幅の周波数特性が波打ち、信号
波の伝搬特性が劣化する問題がある。

【００１２】本発明は、このような問題点のいくつかを
解決することを課題としてなされたものであり、クロス
バ形スイッチマトリクスにおいて、入出力端子間のアイ
ソレーションを高めることを目的とする。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、スイッチマトリクスにおいて、夫
々、対向した２つの入力線路及び２つの出力線路を格子
状に配置し、前記入力 線路にゲート端子、前記出力線路
にドレイン端子を夫々並列に装荷したクロスバ形状の分
布形ＦＥＴスイッチを使用するスイッチマトリクスにお
いて、同一基板の一主面に形成された前記２つの入力線
路と２つの出力線路とにより囲まれる領域の内側に、前
記２つの入力線路と２つの出力線路との間を接続する４
つの前記分布形ＦＥＴスイッチを配置し、前記入力線
路、出力線路の交差部を前記基板の外周囲に引出し、こ
の交差部の間に遮蔽体を介在させたことを特徴とする。

【００１４】

【作用】本発明は、スイッチマトリクスにおいて、４つ
のＦＥＴスイッチからなるスイッチ回路部と、入力線
路、出力線路の夫々の交差部とを分離できる。小型化の
ため、スイッチ回路部を１つのマイクロ波集積回路のチ
ップで構成した場合でも、入力線路と出力線路との交差
部をチップの外に設けることができる。入力線路と出力
線路との交差部において、中心導体間を地導体（遮蔽
体）により遮蔽することができるので、前記交差部での
入出力線路間の結合を抑制できる。例えば、２×２スイ
ッチマトリクスを小型化した場合、入出力端子間のアイ
ソレーションの劣化を防止できる。

【００１５】

【実施例】以下、本発明の好適な実施例について、図面
に基づき説明する。

【００１６】なお、実施例の説明において、前述の従来
の説明と同一又は相当部分には同一符号を付け、その説
明は重複するので省略する。

【００１７】本発明の実施例であるスイッチマトリクス
の構成を図１（回路図）に示す。図１に示すように、ス
イッチマトリクスは、対向する２つの入力線路２、及び
この入力線路２と直交しかつ対向する２つの出力線路４
により囲まれる枠の内側にスイッチ回路部２５が構成さ
れる。このスイッチ回路部２５は、４つの単位スイッチ
１１が配置される。前記入力線路２、出力線路４の夫々
の交差部１２は、スイッチ回路部２５と分離され、この
スイッチ回路部２５の外周部分に配置される。つまり、
本実施例のスイッチマトリクスは、２×２スイッチマト
リクスで構成される。

【００１８】図２（Ａ）の斜視図及び図２（Ｂ）の要部
断面図に示すように、前記スイッチマトリクスはスイッ
チ回路部２５が１つのマイクロ波集積回路で構成され
る。入力線路２、出力線路４の夫々の中心導体はマイク
ロストリップ線路で構成される。入力線路２、出力線路
４の一部の夫々は、スイッチ回路部２５からその外周の
第１の誘電体層２６の表面上に引き出される。前記第１
の誘電体層２６の裏面には地導体（遮蔽体）１６を介在
して第２の誘電体層２７が設けられる。

【００１９】前記出力線路４の他の一部は、第１の誘電
体層２６の表面（図２（Ａ）中、上面）から、スルーホ
ール２８を通して第２の誘電体層２７の表面（図２
（Ｂ）中、下面）まで引き出され、この第２の誘電体層
２７の表面上を延在する。スルーホール２８は、第１の
誘電体層２６、地導体１６、第２の誘電体層２７の夫々
を貫通する。

【００２０】前述のように、入力線路２、出力線路４の
一部の夫々は、地導体１６を中央部において共有する２
層の構造の誘電体層のうち、第１の誘電体層２６の表面
上に配置され、出力線路４の他の一部は、２層の構造の
誘電体層のうち、第２の誘電体層２７の表面上に配置さ
れる。すなわち、入力線路２及び出力線路４の一部は誘
電体層の１つの表面に配置され、出力線路４の他の一部
は誘電体層の対向する他の１つの表面に配置されること
になる。

【００２１】入出力線路の交差部１２は、スイッチ回路
部２５の外周において、入力線路２と出力線路４の他の
一部とが交差する。つまり、この交差部１２において
は、入力線路２と出力線路４の他の一部との間に第１の
誘電体層２６、遮蔽体としての地導体１６及び第２の誘
電体層２７が介在される。

【００２２】このような構造を採用するスイッチマトリ
クスは、入出力線路の交差部１２において、入力線路２
と出力線路４の他の一部との間が地導体１６により遮蔽
されるので、入力線路２、出力線路４の夫々の中心導体
間の静電容量による結合が生じない。この結果、スイッ
チマトリクスは、小型化を目的としてスイッチ回路部２
５を同一基板に設けても、入出力端子間のアイソレーシ
ョンの劣化が少なく、良好な性能を得ることができる。

【００２３】なお、上記実施例においては、入出力線路
の交差部１２を２層のマイクロストリップ線路で構成し
たが、本発明は、図３（Ａ）の斜視図及び図３（Ｂ）の
要部断面図に示すように、入力線路２をマイクロストリ
ップ線路で構成し、出力線路４の他の一部をトリプレー
ト線路で構成してもよい。図３中、符号２９は第１の地
導体、３０は第２の地導体である。入出力線路の交差部
１２において、入力線路２は第１の地導体２９及び第１
の誘電体層２６からなるマイクロストリップ線路で構成
され、出力線路４は第１の地導体２９、第２の地導体３
０及び第２の誘電体層２７からなるトリプレート線路で
構成される。

【００２４】このスイッチマトリクスは、入力線路２、
出力線路４（の他の一部）の夫々が第１の地導体２９に
より遮蔽されているので、前述と同様の効果が得られ
る。

【００２５】また、本発明は、図４の斜視図に示すよう
に、上記実施例のスイッチ回路部２５をパッケージに収
納する際、このパッケージの内部に入出力線路の交差部
１２を配置することもできる。この場合、パッケージ
は、入出力線路の交差部１２において、入力線路２と出
力線路４との間をパッケージの金属部３１で遮蔽できる
ので、前述と同様の効果が得られる。また、パッケージ
の空き領域に入出力線路の交差部１２を配置したので、
パッケージの小型化が図れる。

【００２６】また、上記実施例は、入出力線路に並列に
装荷する４つのＤＧ−ＦＥＴ７を夫々別々の点で接続
し、入出力線路上に夫々ＤＧ−ＦＥＴ７に対する入力整
合用インダクタ５及び出力整合用インダクタ６を設けた
が、本発明は、図５の回路図に示すように、入出力線路
にＤＧ−ＦＥＴ７を２つずつ同一点で並列に装荷し、２
つのＤＧ−ＦＥＴ７に対する入力整合用インダクタ５及
び出力整合用インダクタ６を設けてもよい。このように
構成されるスイッチマトリクスは、前述と同様の効果が
得られる。

【００２７】また、上記実施例は、スイッチ素子として
使用するＤＧ−ＦＥＴ７を１段構成としたが、本発明
は、図６の回路図に示すように、１段目のＤＧ−ＦＥＴ
７の後に２段目のＤＧ−ＦＥＴ３２を連結し、２段構成
としてもよい。図６中、符号３４は２段目のＤＧ−ＦＥ
Ｔ３２のドレイン端子である。ＤＣ阻止用のコンデン
サ、ＲＦ阻止用チョークコイル等の記載は省略してあ
る。２段目のＤＧ−ＦＥＴ３２の第１ゲート端子３３は
１段目のＤＧ−ＦＥＴ７のドレイン端子９に接続され、
２段目のＤＧ−ＦＥＴ３２のドレイン端子３４は出力線
路４に接続される。このように構成されるスイッチマト
リクスは、ＤＧ−ＦＥＴを１段構成とした場合に比べ
て、非導通時のアイソレーションを高めることができ
る。

【００２８】また、上記実施例はスイッチ素子１１とし
て２つのゲート端子を持つＤＧ−ＦＥＴ７を使用した
が、本発明は、図７の回路図に示すように、１つのゲー
ト端子を持つシングルゲートＦＥＴ３５を使用してもよ
い。この場合、スイッチを切り換えるために印加するバ
イアス電圧を第１ゲート端子８からかけるので、入力線
路２上に直列にＤＣ阻止用コンデンサ３６、並列にゲー
トバイアス用回路３７を配置する。

【００２９】スイッチマトリクスを収納する金属パッケ
ージの構成例を図８（斜視図）に示す。

【００３０】図８中、符号３８は金属パッケージ、３９
は金属壁、４０は入出力線路基板、４１は金属パッケー
ジの入力線路、４２は金属パッケージの出力線路、４３
はバイアス線路基板、４４は分布形ＦＥＴスイッチ、４
５は前記分布形ＦＥＴスイッチの入力端子、４６は前記
分布形ＦＥＴスイッチの出力端子である。前記２つの入
力線路４１は入出力線路基板４０の一端側の表面にほぼ
並行に配置され、２つの出力線路４２は入出力線路基板
４０の他の一端側の表面にほぼ並行に配置される。これ
らの入力線路４１、出力線路４２の夫々は金属壁３９の
内側に引き込まれる。前記金属壁３９は、入出力線路基
板４０の一端側から他の一端側に向かって、少なくとも
入出力線路基板４０の外周囲に沿って構成される。前記
金属壁３９の内側には２つの入力端子４５及び２つの出
力端子４６を有する分布形ＦＥＴスイッチ４４が収納さ
れる。この分布形ＦＥＴスイッチ４４の入力端子４５は
金属壁３９の内側に引き込まれた入力線路４１に接続さ
れ、出力端子４６は同様に引き込まれた出力線路４２に
接続される。このように金属パッケージ３８は分布形Ｆ
ＥＴスイッチ４４が収納された構造で構成される。

【００３１】ここで、信号波の伝搬方向ｘと直交する方
向ｙの辺を横幅ａと定義すると、ｘ方向の長さＬのとき
の空間伝搬の減衰量αは、次式で与えられる。

【００３２】

【数１】 上記式によれば、横幅ａを狭めるほど空間伝搬の減衰量
αが大きくなる。したがって、金属壁３９の横幅ａを狭
め、金属壁３９の形状を信号波の伝搬方向に長く設定す
ることにより、仮りに分布形ＦＥＴスイッチ４４上のマ
イクロストリップ線路に放射が存在しても、放射された
信号波の金属パッケージ３８内での空間伝搬の減衰量が
大きく、信号波が伝搬しないので、信号波の伝搬方向の
結合を抑え、スイッチとしてのアイソレーションを高め
ることができる。

【００３３】また、スイッチの構成例を図９（Ａ）の平
面図及び図９（Ｂ）の部分断面を有する側面図（図９
（Ａ）のＡ−Ａ’線に沿う縦構造）に示す。

【００３４】図９中、符号４７は金属パッケージ用蓋、
４８は入出力線路用蓋、４９は台座、５０は台座４９上
の入出力線路基板、５１は入出力線路用蓋４８の固定ね
じである。金属パッケージ用蓋４７は金属壁３９上に取
付けられる。金属パッケージは、台座４９の上面の凹部
に、金属パッケージの入出力線路基板４０と台座４９上
の入出力線路基板５０の上面の高さとを同じにして配置
される。入出力線路用蓋４８は、金属パッケージ用蓋４
７の上面におおいかぶせ、入出力線路用蓋４８の固定ね
じ５１で固定する。

【００３５】このように構成されるスイッチは、入出力
線路間が蓋により遮断されるので、空間での結合を抑え
ることができ、入出力線路間のアイソレーションの劣化
を防止できる。

【００３６】他のスイッチマトリックスの構成例を図１
０（回路図）に示す。

【００３７】図１０に示すスイッチマトリクスは、入出
力線路の双方に増幅器５２が設けられる。この増幅器５
２は整合用インダクタ５３及び整合用抵抗５４を備え
る。

【００３８】入出力端子１から入力される信号波は、い
くつかの入力整合用インダクタ５、入出力線路の交差部
１２を経由していくにつれて、単位スイッチ１１の抵抗
成分や線路損失により信号波のレベルが低下してくる。
出力線路４についても同様に信号波のレベルが低下す
る。どの単位スイッチ１１においても入力される信号波
のレベル或いは出力される信号波のレベルが同等になる
ように、入力線路２及び出力線路４に設けられた増幅器
５２の利得が設定される。つまり、このスイッチマトリ
クスは、各出力端子３に出力される信号波のレベルに偏
差が生じることを防止できる。

【００３９】スイッチマトリクスのスイッチの導通時利
得設定の様子を図１１（Ａ）、図１１（Ｂ）の夫々のグ
ラフに示す。

【００４０】従来の構成によるクロスバ形状の分布形Ｆ
ＥＴスイッチマトリックスにおいて、入力線路２に並列
に装荷されたすべての単位スイッチ１１の導通時利得が
同じ場合、入力端子１からの伝搬距離が長い単位スイッ
チ１１ほど入力される信号波が減衰するので、出力され
る信号波のレベルも低くなる。これは、出力端子３から
見ても同様である。

【００４１】そこで、入出力端子からの伝搬距離が長い
ほど、又出力端子３からの伝搬距離が長いほど、スイッ
チの導通時利得が順に大きくなるように、単位スイッチ
１１の制御電圧を設定する。このように、入出力端子か
らの伝搬距離が長いほど入出力線路上を伝搬する信号波
のレベルが低くても、出力される信号のレベルに偏差が
生じることを防止できる。

【００４２】他のスイッチマトリクスの構成例を図１２
（回路図）で示す。

【００４３】図１２に示すスイッチマトリクスは３×３
スイッチマトリクスで構成される。入力端子１ａから入
力された信号波は、単位スイッチ１１間の入力線路２ａ
及び２ｂの線路長が同じである場合、単位スイッチ１１
ｂ及び１１ｃで反射された波が入力端子１ａにおいて同
相で重なりあい、反射特性が劣化する。出力側において
も同様に、単位スイッチ１１間の出力線路４の線路長が
同じである場合、出力端子３での反射特性が劣化する。
そこで、単位スイッチ１１間の入力線路２及び出力線路
４の線路長を不規則に設定する。

【００４４】図１３は各単位スイッチ１１での反射波の
周波数に対する位相の変化を示すグラフである。各単位
スイッチ１１間の線路長が不規則であるので、反射波の
位相は夫々異なる周波数で重なり合うにとどまる。この
ように、入出力端子におけるスイッチマトリクス全体の
反射特性の劣化を抑えることができる。

【００４５】なお、本発明は、上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
クロスバ形状の分布形ＦＥＴスイッチマトリクスにおい
て、相互に対向する２つの入力線路と２つの出力線路と
により囲まれる枠の内側にスイッチ回路部を設け、この
スイッチ回路部の外側に入出力線路の交差部を配置し、
前記交差部における入力線路、出力線路の夫々の中心導
体を基板の対向する異なる面上に配置し、この交差部に
おける入力線路、出力線路の夫々の中心導体間を遮蔽体
で遮蔽したので、入出力端子間のアイソレーションを良
好にできる。

【図面の簡単な説明】

【図１】本発明の実施例であるスイッチマトリクスの構
成を示す回路図。

【図２】（Ａ）は前記スイッチマトリクスの斜視図、
（Ｂ）はその要部断面図。

【図３】（Ａ）はスイッチマトリクスの他の例を示す斜
視図、（Ｂ）はその要部断面図。

【図４】スイッチマトリクスの他の例を示す斜視図。

【図５】スイッチマトリクスの他の例を示す回路図。

【図６】スイッチマトリクスの他の例を示す回路図。

【図７】スイッチマトリクスの他の例を示す回路図。

【図８】金属パッケージの例を示す斜視図。

【図９】（Ａ）はスイッチ例の平面図、（Ｂ）はその部
分断面を有する側面図。

【図１０】スイッチマトリクスの他例の回路図。

【図１１】（Ａ）、（Ｂ）の夫々はスイッチマトリクス
のスイッチの導通時利得の設定例を示すグラフ。

【図１２】スイッチマトリクスの他例の回路図。

【図１３】（Ａ）、（Ｂ）の夫々は前記スイッチマトリ
クスにおける反射波を説明するグラフ。

【図１４】従来のスイッチマトリクスの回路図。

【図１５】前記従来のスイッチマトリクスのスイッチ素
子としてのＤＧ−ＦＥＴの第２ゲート端子に印加する電
圧に対する利得の変化図。

【図１６】前記スイッチマトリクスにおける入出力線路
の交差部の斜視図。

【図１７】前記スイッチマトリクスの斜視図。

【図１８】前記スイッチマトリクスの要部の等価回路
図。

【図１９】前記スイッチマトリクスの要部の等価回路
図。

【図２０】前記スイッチマトリクスにおける入出力端子
間の経路長に対して出力される信号レベルの変化図。

【図２１】前記スイッチマトリクスにおける反射波を説
明するグラフ。

【図２２】前記スイッチマトリクスにおける反射波を説
明するグラフ。

【符号の説明】

１ 入力端子 ２ 入力線路 ３ 出力端子 ４ 出力線路 ５ 入力整合用インダクタ ６ 出力整合用インダクタ ７，３２ ＤＧ−ＦＥＴ ８，１０，３３ ゲート端子 ９，３４ ドレイン端子 １１ 単位スイッチ １２ 交差部 １３ 終端抵抗 １６，２９，３０ 地導体 ２５ スイッチ回路部 ２６，２７ 誘電体層 ２８ スルーホール ３１ パッケージの金属部 ３５ シングルゲートＦＥＴ ３６ ＤＣ阻止用コンデンサ ３７ ゲートバイアス用回路 ３８ 金属パッケージ ３９ 金属壁 ４０ 入出力線路基板 ４１ 金属パッケージの入力線路 ４２ 金属パッケージの出力線路 ４３ バイアス線路基板 ４４ 分布形ＦＥＴスイッチ ４５ 分布形ＦＥＴスイッチの入力端子 ４６ 分布形ＦＥＴスイッチの出力端子 ４７ 金属パッケージ用蓋 ４８ 入出力線路用蓋 ４９ 台座 ５０ 台座の入出力基板 ５１ 固定ねじ ５２ 増幅器 ５３ 整合用インダクタ ５４ 整合用抵抗

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−99953（ＪＰ，Ａ) 特開 平５−129803（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01P 1/15 H01P 3/08 H03K 17/693

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 夫々、対向した２つの入力線路及び２つ
   の出力線路を格子状に配置し、前 記入力線路にゲート端子、前記出力線路にドレイン端
   子を夫々並列に装荷したクロスバ形状の分布形ＦＥＴス
   イッチを使用するスイッチマトリクスにおいて、 同一基板の一主面に形成された前記２つの入力線路と２
   つの出力線路とにより囲まれる領域の内側に、前記２つ
   の入力線路と２つの出力線路との間を接続する４つの前
   記分布形ＦＥＴスイッチを配置し、 前記入力線路、出力線路の交差部を前記基板の外周囲に
   引出し、この交差部の間に遮蔽体を介在させたことを特
   徴とするスイッチマトリクス。