JP2930950B2 - 集積回路チップの二次補正装置及び方法 - Google Patents
集積回路チップの二次補正装置及び方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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Description
【発明の詳細な説明】 技術分野 本発明は、最小のエラーでもって二進コード化値をア
ナログ値へ変換させる装置及び方法に関するものであ
り、更に詳細には、集積回路チップ上のデジタル・アナ
ログ変換器において該チップ内の応力等から発生する二
次エラーを補正する装置及び方法に関するものである。
ナログ値へ変換させる装置及び方法に関するものであ
り、更に詳細には、集積回路チップ上のデジタル・アナ
ログ変換器において該チップ内の応力等から発生する二
次エラーを補正する装置及び方法に関するものである。
従来技術 種々のタイプの装置がアナログ形態で情報を受け取
る。この様な装置は、処理制御装置、測定装置、通信装
置、及び多様なその他の装置を包含している。デジタル
コンピュータ及びデータ処理装置も、屡々、この様な装
置からアナログ形態で入力パラメータを受け取り、且つ
これらのパラメータをデジタル形態へ変換させて、コン
ピュータ乃至はデータ処理装置内において処理させる。
アナログ情報がデジタル情報へ変換され且つ処理された
後に、デジタルコンピュータ乃至はデータ処理装置から
の出力情報は、屡々、アナログ形態へ変換される。デジ
タル情報をアナログ形態へ変換させることによって、ユ
ーザは、その情報がデジタル形態のままに留まっていた
場合には困難であろう様な態様でその情報を同化させる
ことが可能である。前述したパラグラフにおいて記載し
た変換の良い例は、音楽の記録及び再生の場合である。
音楽はアナログ形態で発生される。それは、最近開発さ
れたデータ処理技術によってデジタル形態へ変換され且
つテープ又はディスクの如き媒体上にデジタル形態で記
録される。音楽を再生する場合、それは再度アナログ形
態へ変換される。何故ならば、このアナログ形態が音変
換器を動作させて聴取者が音楽を聴く場合に聴取者にと
って有意義なものとするのに必要だからである。
る。この様な装置は、処理制御装置、測定装置、通信装
置、及び多様なその他の装置を包含している。デジタル
コンピュータ及びデータ処理装置も、屡々、この様な装
置からアナログ形態で入力パラメータを受け取り、且つ
これらのパラメータをデジタル形態へ変換させて、コン
ピュータ乃至はデータ処理装置内において処理させる。
アナログ情報がデジタル情報へ変換され且つ処理された
後に、デジタルコンピュータ乃至はデータ処理装置から
の出力情報は、屡々、アナログ形態へ変換される。デジ
タル情報をアナログ形態へ変換させることによって、ユ
ーザは、その情報がデジタル形態のままに留まっていた
場合には困難であろう様な態様でその情報を同化させる
ことが可能である。前述したパラグラフにおいて記載し
た変換の良い例は、音楽の記録及び再生の場合である。
音楽はアナログ形態で発生される。それは、最近開発さ
れたデータ処理技術によってデジタル形態へ変換され且
つテープ又はディスクの如き媒体上にデジタル形態で記
録される。音楽を再生する場合、それは再度アナログ形
態へ変換される。何故ならば、このアナログ形態が音変
換器を動作させて聴取者が音楽を聴く場合に聴取者にと
って有意義なものとするのに必要だからである。
デジタルコンピュータ及びデータ処理装置が業界全体
及びオフィス等が拡がり且つ家庭においてさえも一般的
になってきたので、デジタル形態とアナログ形態との間
で情報を変換する為の廉価で簡単で且つ信頼性のある装
置に対する必要性が益々高まっている。過去数十年の
間、簡単で廉価で信頼性のある変換装置を提供する為の
かなりの努力が払われてきている。この様な努力にも係
らず、既存の変換装置はこの様な基準にかなうものでは
ない。
及びオフィス等が拡がり且つ家庭においてさえも一般的
になってきたので、デジタル形態とアナログ形態との間
で情報を変換する為の廉価で簡単で且つ信頼性のある装
置に対する必要性が益々高まっている。過去数十年の
間、簡単で廉価で信頼性のある変換装置を提供する為の
かなりの努力が払われてきている。この様な努力にも係
らず、既存の変換装置はこの様な基準にかなうものでは
ない。
既存の変換器は、一般的に、集積回路チップ内に配設
されている。該チップは、ウエハ上に複数個のチップ
（乃至はダイ）を同時的に製造し且つ次いでその製造後
に互いにそれらを分離させる方法で製造される。各ダイ
は複数個の電流源を持っており、それらはアナログ値へ
変換される二進コード値に従って選択的に付勢される。
されている。該チップは、ウエハ上に複数個のチップ
（乃至はダイ）を同時的に製造し且つ次いでその製造後
に互いにそれらを分離させる方法で製造される。各ダイ
は複数個の電流源を持っており、それらはアナログ値へ
変換される二進コード値に従って選択的に付勢される。
ウエハ上のダイ（又はチップ）の製造は、その内の幾
つかは比較的高温である多数の操作をウエハ上で行なっ
た後において始めて得られる。この様な温度はウエハ上
に応力を発生させる傾向がある。これらの応力は、あち
こちに広がっており、従って各個別的なダイ上の異なっ
た電流源が、付勢された場合に、この様なダイ上の他の
電流源と実質的に同一の電流を発生させる能力に影響を
与える場合がある。その結果、各ダイにおける電流源内
に二次エラーが発生される。これらの二次エラーは、こ
の様なチップ（又はダイ）上に形成された変換器が該変
換器へ導入された二進コード化信号からアナログ値への
正確な変換を与える能力に影響を与える。
つかは比較的高温である多数の操作をウエハ上で行なっ
た後において始めて得られる。この様な温度はウエハ上
に応力を発生させる傾向がある。これらの応力は、あち
こちに広がっており、従って各個別的なダイ上の異なっ
た電流源が、付勢された場合に、この様なダイ上の他の
電流源と実質的に同一の電流を発生させる能力に影響を
与える場合がある。その結果、各ダイにおける電流源内
に二次エラーが発生される。これらの二次エラーは、こ
の様なチップ（又はダイ）上に形成された変換器が該変
換器へ導入された二進コード化信号からアナログ値への
正確な変換を与える能力に影響を与える。
本発明者は、本発明以前に、集積回路チップ内に組み
込まれるウエハの製造中に該チップ内に発生される応力
から二次エラーが集積回路チップ内に発生することを認
識した者はいないと確信している。ことことは、現在の
集積回路チップはその各側部において1/4インチの寸法
によって画定される様な小さな面積を持つものであるか
ら、特に言えることである。この様な二次エラーが集積
回路チップ内に存在することは誰も気が付かなかったの
で、この様なエラーを補償する為の実効的な方法は何等
提案されていない。更に、二進コード化値をアナログ値
へ変換する上での集積回路チップ上の変換器の精度を向
上させる為に本発明者によって使用されている特定の技
術を提案した者もいない。
込まれるウエハの製造中に該チップ内に発生される応力
から二次エラーが集積回路チップ内に発生することを認
識した者はいないと確信している。ことことは、現在の
集積回路チップはその各側部において1/4インチの寸法
によって画定される様な小さな面積を持つものであるか
ら、特に言えることである。この様な二次エラーが集積
回路チップ内に存在することは誰も気が付かなかったの
で、この様なエラーを補償する為の実効的な方法は何等
提案されていない。更に、二進コード化値をアナログ値
へ変換する上での集積回路チップ上の変換器の精度を向
上させる為に本発明者によって使用されている特定の技
術を提案した者もいない。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、集積回路チップに
おける応力から発生する如き二次エラーを解消すること
の可能な変換器及び方法を提供することを目的とする。
述した如き従来技術の欠点を解消し、集積回路チップに
おける応力から発生する如き二次エラーを解消すること
の可能な変換器及び方法を提供することを目的とする。
構 成 本発明は、二次エラーに対する補償を簡単且つ信頼性
のある態様で与えており、二次エラーが実質的に除去さ
れる一方、その為に必要な集積回路チップ上の付加的な
回路の量を最小としている。
のある態様で与えており、二次エラーが実質的に除去さ
れる一方、その為に必要な集積回路チップ上の付加的な
回路の量を最小としている。
本発明の１実施例においては、集積回路チップは二進
コード値をアナログ値へ変換させる回路を持っている。
該チップは第１及び第２マトリクスを有しており、その
各々は複数個の行及び複数個の列によって構成されてい
る。該行及び列は、二進値に対するコーディングである
二進信号に応答して電流を発生する電流源を異なった位
置に持っている。第１マトリクス上の各行は、逆像関係
で第２マトリクス内の行へ接続されている。例えば、各
マトリクスが32個の行を持っている場合、第１マトリク
ス上の行１及び行32は第２マトリクス上の行32及び１へ
夫々接続されている。
コード値をアナログ値へ変換させる回路を持っている。
該チップは第１及び第２マトリクスを有しており、その
各々は複数個の行及び複数個の列によって構成されてい
る。該行及び列は、二進値に対するコーディングである
二進信号に応答して電流を発生する電流源を異なった位
置に持っている。第１マトリクス上の各行は、逆像関係
で第２マトリクス内の行へ接続されている。例えば、各
マトリクスが32個の行を持っている場合、第１マトリク
ス上の行１及び行32は第２マトリクス上の行32及び１へ
夫々接続されている。
前記第１及び第２マトリクス上の行は、基準としての
マトリクスの中心の周りのこの様なマトリクスの各々に
おけるこの様の行の連続する対の特定の収束及び発散を
与えるパターンで、順次選択される。この様な順次的な
選択は、基準としての中心線の周りの漸進的な収束及び
漸進的な発散の如く、該マトリクスの各々における連続
的な対における行の間にサイクリックな偏差を与える。
この様なサイクリックな偏差は、該マトリクスの各々に
おける連続する対の各々における行の漸進的な収束且つ
次いで発散を与える。この様な漸進的な収束及び発散
は、少なくとも一対のサイクルにおいて発生する場合が
ある。少なくとも一対の連続するサイクルにおいてこの
選択が発生すると、該サイクルの一方における各マトリ
クスにおける選択した行は他方のサイクルにおけるマト
リクス内の選択した行とインターリーブされている。
マトリクスの中心の周りのこの様なマトリクスの各々に
おけるこの様の行の連続する対の特定の収束及び発散を
与えるパターンで、順次選択される。この様な順次的な
選択は、基準としての中心線の周りの漸進的な収束及び
漸進的な発散の如く、該マトリクスの各々における連続
的な対における行の間にサイクリックな偏差を与える。
この様なサイクリックな偏差は、該マトリクスの各々に
おける連続する対の各々における行の漸進的な収束且つ
次いで発散を与える。この様な漸進的な収束及び発散
は、少なくとも一対のサイクルにおいて発生する場合が
ある。少なくとも一対の連続するサイクルにおいてこの
選択が発生すると、該サイクルの一方における各マトリ
クスにおける選択した行は他方のサイクルにおけるマト
リクス内の選択した行とインターリーブされている。
第１及び第２のマトリクスにおける各行の選択と共
に、選択した行において異なった位置を漸進的に選択す
ることが可能である。この様に、集積回路チップ内の応
力から発生する如き二次エラーに対してチップ上に補償
を与えることが可能である。
に、選択した行において異なった位置を漸進的に選択す
ることが可能である。この様に、集積回路チップ内の応
力から発生する如き二次エラーに対してチップ上に補償
を与えることが可能である。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様に付いて詳細に説明する。
様に付いて詳細に説明する。
二進コード化値をアナログ値へ変換させる或る種のタ
イプの変換器において、複数個の電流源10（第２図）が
行及び列によって構成される大略12で示したマトリクス
関係で集積回路上に配設されている。変換器の簡単な形
態において、第１行における電流源10の各漸進的な１つ
が二進コード化値における漸進的な増加に対して活性化
される。第１行における電流源10の全てが活性化された
後に、次の行における電流源が二進値における漸進的な
増加に対して漸進的に活性化される。この様に、漸進的
な行における電流源は、二進コード化値における漸進的
な増加と共に順次活性化される。次いで、活性化された
電流源における電流が各時刻において加算されて、その
時刻におけるアナログ値を表す大きさの電流を供給す
る。
イプの変換器において、複数個の電流源10（第２図）が
行及び列によって構成される大略12で示したマトリクス
関係で集積回路上に配設されている。変換器の簡単な形
態において、第１行における電流源10の各漸進的な１つ
が二進コード化値における漸進的な増加に対して活性化
される。第１行における電流源10の全てが活性化された
後に、次の行における電流源が二進値における漸進的な
増加に対して漸進的に活性化される。この様に、漸進的
な行における電流源は、二進コード化値における漸進的
な増加と共に順次活性化される。次いで、活性化された
電流源における電流が各時刻において加算されて、その
時刻におけるアナログ値を表す大きさの電流を供給す
る。
前のパラグラフにおける説明に従って構成された従来
の変換器を概略第３図に示してあり、第３図において従
来例として示してある。第３図に示した如く、この様な
変換器における異なった行の電流源を「１」、「２」、
「３」の如くアラビア数字によって表す。異なった行に
おける従来技術の変換器を活性化させる順番を第３図に
おけるこの様な変換器における数字の順番によって表し
ている。
の変換器を概略第３図に示してあり、第３図において従
来例として示してある。第３図に示した如く、この様な
変換器における異なった行の電流源を「１」、「２」、
「３」の如くアラビア数字によって表す。異なった行に
おける従来技術の変換器を活性化させる順番を第３図に
おけるこの様な変換器における数字の順番によって表し
ている。
集積回路チップは極めて小さい（例えば、1/4インチ
×1/4インチの面積）が、該チップ上の電流源の特定は
一様ではないことが判明した。例えば、電流源における
異なった電極を画定する半導体物質からなる層の厚さは
一様ではなかった。この非一様性は、チップの面積に沿
っての漸進的な位置と共に変化する傾向であった。これ
らの非一様性は、集積回路チップ上の異なった位置にお
ける電流源によって発生されら電流の大きさに影響を与
えていた。これらの非一様性は、アナログ値へ変換され
るべき二進コード化値における漸進的増加と共に該チッ
プ内に発生される差分的エラーを発生させていた。
×1/4インチの面積）が、該チップ上の電流源の特定は
一様ではないことが判明した。例えば、電流源における
異なった電極を画定する半導体物質からなる層の厚さは
一様ではなかった。この非一様性は、チップの面積に沿
っての漸進的な位置と共に変化する傾向であった。これ
らの非一様性は、集積回路チップ上の異なった位置にお
ける電流源によって発生されら電流の大きさに影響を与
えていた。これらの非一様性は、アナログ値へ変換され
るべき二進コード化値における漸進的増加と共に該チッ
プ内に発生される差分的エラーを発生させていた。
二進コード化値における漸進的な増加と共にこの様な
変換器の差分的非一様性を減少させる為に、前のパラグ
ラフにおいて説明したタイプの変換器において種々の改
良がなされている。例えば、本願出願人への譲渡されて
いる２つの米国特許出願は集積回路チップ上に配設され
た変換器の差分的非一様性を減少させるのに効果的であ
る。その内の一方の米国特許出願は、発明者James A.Bi
xbyで「アナログとデジタル値との間でデータを変換さ
せる装置（Apparatus for Converting Data Between Aa
nalog and Digital Values）」という名称で1984年５月
７日に米国特許庁に出願されている。一方、他方の特許
出願は、発明者Lanny L.Lewynで、「A/D及びD/A変換器
において使用されるネットワーク用の新しい質量中心位
置を決めアルゴリズム（New Centroiding Algorithm fo
r Networks Used in A/D and D/A Converters）」とい
う名称で米国特許庁に出願されている。最初の出願は、
集積回路チップ上の電流源の差分的非一様性の影響を最
小とする為の集積回路チップ上の電流源の特定の再配置
を開示し且つクレームするものである。２番目の出願
は、集積回路チップ上の差分的非一様性を最小とする為
に、チップ上に電流源を逆像配置で複製させることを開
示し且つクレームするものである。
変換器の差分的非一様性を減少させる為に、前のパラグ
ラフにおいて説明したタイプの変換器において種々の改
良がなされている。例えば、本願出願人への譲渡されて
いる２つの米国特許出願は集積回路チップ上に配設され
た変換器の差分的非一様性を減少させるのに効果的であ
る。その内の一方の米国特許出願は、発明者James A.Bi
xbyで「アナログとデジタル値との間でデータを変換さ
せる装置（Apparatus for Converting Data Between Aa
nalog and Digital Values）」という名称で1984年５月
７日に米国特許庁に出願されている。一方、他方の特許
出願は、発明者Lanny L.Lewynで、「A/D及びD/A変換器
において使用されるネットワーク用の新しい質量中心位
置を決めアルゴリズム（New Centroiding Algorithm fo
r Networks Used in A/D and D/A Converters）」とい
う名称で米国特許庁に出願されている。最初の出願は、
集積回路チップ上の電流源の差分的非一様性の影響を最
小とする為の集積回路チップ上の電流源の特定の再配置
を開示し且つクレームするものである。２番目の出願
は、集積回路チップ上の差分的非一様性を最小とする為
に、チップ上に電流源を逆像配置で複製させることを開
示し且つクレームするものである。
本発明者の知得したところによれば、集積回路チップ
において、特に集積回路チップが高温で処理されるステ
ップの期間中に、該チップ内に発生する応力から二次的
エラーが発生する。これらの応力は、チップ上の異なっ
た位置にある電流源から、これらの電流源の物理的特
性、例えば電流源を構成する物質の層等、が実質的に一
定であったとしても、所望の電流からの逸れを発生させ
る。
において、特に集積回路チップが高温で処理されるステ
ップの期間中に、該チップ内に発生する応力から二次的
エラーが発生する。これらの応力は、チップ上の異なっ
た位置にある電流源から、これらの電流源の物理的特
性、例えば電流源を構成する物質の層等、が実質的に一
定であったとしても、所望の電流からの逸れを発生させ
る。
第6a図は、従来技術の変換器の異なった行における電
流源によって且つ各行における個別的な電流源によって
発生された電流のパターンを図示している。各個別的な
行における電流源は、１つおきの行における電流源より
も第6a図において異なった高さに表してある。１つの行
における異なった電流源は、第6a図において行に沿って
漸進的な位置に表してある。第6a図において、中間値の
上の行における各電流源において発生される電流は、暗
い背景で表しており、且つ該中間値の下側の行における
各電流源において発生される電流は明るい背景で表して
ある。
流源によって且つ各行における個別的な電流源によって
発生された電流のパターンを図示している。各個別的な
行における電流源は、１つおきの行における電流源より
も第6a図において異なった高さに表してある。１つの行
における異なった電流源は、第6a図において行に沿って
漸進的な位置に表してある。第6a図において、中間値の
上の行における各電流源において発生される電流は、暗
い背景で表しており、且つ該中間値の下側の行における
各電流源において発生される電流は明るい背景で表して
ある。
第6b図は、第6a図に示した行の各々における電流の累
積的値を示している。第6b図において、集積回路チップ
上の変換器内の異なった行の各々は第6a図に示した表示
と同一の垂直位置にある。理解される如く、第6b図の上
半分における行の各々における電流源における累積的電
流は、中間位置からほんの少ししか逸れていない。然し
乍ら、第6b図の下半分における行の各々における電流源
における累積的電流は、第6a図の上半分における行にお
ける累積的電流のメジアン即ち中線からかなり逸れてい
る。更に、第6b図の下半分における行における電流源内
の累積的電流は、第6b図下方向の漸進的な位置と共に漸
進的に減少する傾向にある。
積的値を示している。第6b図において、集積回路チップ
上の変換器内の異なった行の各々は第6a図に示した表示
と同一の垂直位置にある。理解される如く、第6b図の上
半分における行の各々における電流源における累積的電
流は、中間位置からほんの少ししか逸れていない。然し
乍ら、第6b図の下半分における行の各々における電流源
における累積的電流は、第6a図の上半分における行にお
ける累積的電流のメジアン即ち中線からかなり逸れてい
る。更に、第6b図の下半分における行における電流源内
の累積的電流は、第6b図下方向の漸進的な位置と共に漸
進的に減少する傾向にある。
第6a図及び第6b図は、従来技術において、二進コード
化値とアナログ値との間の変換を与える集積回路チップ
の実際のユニットに関して取った測定値を表している。
第6a図及び第6b図は単に例示的なものにすぎない。その
他の多数のユニットの分析も同様の問題を示していた。
これらのチップにおけるパターンは、第6a図及び第6b図
に示したものと同一でないかもしれないが、それらは、
チップの半分における行内の累積的電流のパターンと相
対的に該チップの他方の半分上の行内の累積的電流のパ
ターンが非類似であることを示す傾向にある。チップの
２つの半分の行における累積的電流のパターンにおける
非類似性は、チップの製造ステップ、特にチップを高温
で加熱するステップの期間中にチップ内に発生する応力
から発生する傾向にある。
化値とアナログ値との間の変換を与える集積回路チップ
の実際のユニットに関して取った測定値を表している。
第6a図及び第6b図は単に例示的なものにすぎない。その
他の多数のユニットの分析も同様の問題を示していた。
これらのチップにおけるパターンは、第6a図及び第6b図
に示したものと同一でないかもしれないが、それらは、
チップの半分における行内の累積的電流のパターンと相
対的に該チップの他方の半分上の行内の累積的電流のパ
ターンが非類似であることを示す傾向にある。チップの
２つの半分の行における累積的電流のパターンにおける
非類似性は、チップの製造ステップ、特にチップを高温
で加熱するステップの期間中にチップ内に発生する応力
から発生する傾向にある。
本発明は、変換器が形成されている集積回路チップ内
の応力から発生する二次エラーを解消する変換器を提供
している。本発明の１実施例において、大略破線20で示
した（第１図）集積回路チップを従来のシーケンスのス
テップで形成して、複数個の二進コード化信号に応答し
てアナログ値へ変換させることが可能である。
の応力から発生する二次エラーを解消する変換器を提供
している。本発明の１実施例において、大略破線20で示
した（第１図）集積回路チップを従来のシーケンスのス
テップで形成して、複数個の二進コード化信号に応答し
てアナログ値へ変換させることが可能である。
集積回路チップ20は、該チップ上に一対のマトリクス
22（Ａ）及び24（Ａ′）を有している。マトリクス22及
び24の各々は、行及び列の形態で配設されている複数個
の電流源26（第２図における電流源10の如き電流源）か
ら形成されている。例えば、マトリクス22及び24の各々
においては、32行の電流源26を設けることが可能であ
る。これらの行は、夫々、「１」乃至「32」の符号を付
すことが可能である。これらの行の各々は、該行に沿っ
て夫々漸進的な位置において複数個の電流源26を有する
ことが可能である。この点に関して、マトリクス22及び
24の各々は、通常のフォーマットで、第２図に示し上に
説明したマトリクスに対応している。
22（Ａ）及び24（Ａ′）を有している。マトリクス22及
び24の各々は、行及び列の形態で配設されている複数個
の電流源26（第２図における電流源10の如き電流源）か
ら形成されている。例えば、マトリクス22及び24の各々
においては、32行の電流源26を設けることが可能であ
る。これらの行は、夫々、「１」乃至「32」の符号を付
すことが可能である。これらの行の各々は、該行に沿っ
て夫々漸進的な位置において複数個の電流源26を有する
ことが可能である。この点に関して、マトリクス22及び
24の各々は、通常のフォーマットで、第２図に示し上に
説明したマトリクスに対応している。
マトリクス22における行の各々における電流源26は、
逆像関係において、マトリクス24の行の１つにおける電
流源へ接続されている。例えば、マトリクス22における
行１における電流源26はマトリクス24における行１にお
ける電流源へ接続されている。同様に、マトリクス22に
おける行32における電流源26は、マトリクス24における
行32内の電流源へ接続されている。理解される如く、行
１はマトリクス22の最下部にあり且つマトリクス24の頂
部にある。同様に、行32は、マトリクス22の頂部で且つ
マトリクス24の底部にある。
逆像関係において、マトリクス24の行の１つにおける電
流源へ接続されている。例えば、マトリクス22における
行１における電流源26はマトリクス24における行１にお
ける電流源へ接続されている。同様に、マトリクス22に
おける行32における電流源26は、マトリクス24における
行32内の電流源へ接続されている。理解される如く、行
１はマトリクス22の最下部にあり且つマトリクス24の頂
部にある。同様に、行32は、マトリクス22の頂部で且つ
マトリクス24の底部にある。
マトリクス22及び24における異なった行は特定のパタ
ーンで活性化されて、集積回路チップ20内の応力から発
生する二次エラーを最小とさせる。好適には、各マトリ
クスにおける行は、この様なマトリクスにおいて活性化
された行の連続する対の間の差異が基準としての該マト
リクスの中心に対してサイクリックな関係を持つ様に、
活性化される。例えば、マトリクス22における行の漸進
的な対を活性化させる為の好適な構成を第３図において
第１実施例として示してある。この好適実施例において
は、マトリクス22における行の漸進的な対は、（１）15
と20、（２）11と24、（３）７と28、（４）３と32の如
くに逐次的に活性化される。
ーンで活性化されて、集積回路チップ20内の応力から発
生する二次エラーを最小とさせる。好適には、各マトリ
クスにおける行は、この様なマトリクスにおいて活性化
された行の連続する対の間の差異が基準としての該マト
リクスの中心に対してサイクリックな関係を持つ様に、
活性化される。例えば、マトリクス22における行の漸進
的な対を活性化させる為の好適な構成を第３図において
第１実施例として示してある。この好適実施例において
は、マトリクス22における行の漸進的な対は、（１）15
と20、（２）11と24、（３）７と28、（４）３と32の如
くに逐次的に活性化される。
理解される如く、マトリクス22内の行15及び20は、基
準としての該マトリクスの中心の反対側に配設されてい
る。行11と24、行７と28、及び行３と32も、基準として
のマトリクス22の中心の反対側に配設されている。行７
と28は、行15と20よりもマトリクス22の中心から一層離
れており、且つ行３と32は、行７と28よりもマトリクス
22の中心から一層離れている。更に、行15と20、行11と
24、行７と28、及び行３と32は、マトリクス22の中心か
ら漸進的に逸れている。
準としての該マトリクスの中心の反対側に配設されてい
る。行11と24、行７と28、及び行３と32も、基準として
のマトリクス22の中心の反対側に配設されている。行７
と28は、行15と20よりもマトリクス22の中心から一層離
れており、且つ行３と32は、行７と28よりもマトリクス
22の中心から一層離れている。更に、行15と20、行11と
24、行７と28、及び行３と32は、マトリクス22の中心か
ら漸進的に逸れている。
本発明の好適実施例における最初の対の各々におい
て、該対における第１行は該対内の第２行よりも少ない
数である。然し乍ら、好適実施例における連続する対の
行において、該対における第１行は該対における第２行
よりも高い数を持っている。このことは、好適実施例に
おける以下の漸進的対の行から理解することが可能であ
る。（５）18と13、（６）22と９、（７）25と５、及び
（８）30と１。各マトリクスにおける対（５）、
（６）、（７）、（８）の各々における行は該マトリク
スの中心の両側にある。連続する対（５）、（６）、
（７）、（８）における行はマトリクス22の中心から漸
進的に逸れる。
て、該対における第１行は該対内の第２行よりも少ない
数である。然し乍ら、好適実施例における連続する対の
行において、該対における第１行は該対における第２行
よりも高い数を持っている。このことは、好適実施例に
おける以下の漸進的対の行から理解することが可能であ
る。（５）18と13、（６）22と９、（７）25と５、及び
（８）30と１。各マトリクスにおける対（５）、
（６）、（７）、（８）の各々における行は該マトリク
スの中心の両側にある。連続する対（５）、（６）、
（７）、（８）における行はマトリクス22の中心から漸
進的に逸れる。
好適実施例において、行の漸進的な対は２つ前のパラ
グラフにおいて説明した態様に類似したパターンで爾後
に活性化される。これらの漸進的な対は以下の如くであ
る。（９）16と19、（10）12と23、（11）８と27、（1
2）４と31である。理解される如く、各マトリクスにお
ける対（９）、（10）、（11）、（12）の各々における
行は該マトリクスの中心の両側にある。各マトリクスに
おける連続する対における行は、該マトリクスの中心か
ら漸進的に逸れる。更に、（９）、（10）、（11）、
（12）の如く符号を付した対における行は、（１）、
（２）、（３）、（４）の如くに符号を付した行と夫々
インタリーブされている。
グラフにおいて説明した態様に類似したパターンで爾後
に活性化される。これらの漸進的な対は以下の如くであ
る。（９）16と19、（10）12と23、（11）８と27、（1
2）４と31である。理解される如く、各マトリクスにお
ける対（９）、（10）、（11）、（12）の各々における
行は該マトリクスの中心の両側にある。各マトリクスに
おける連続する対における行は、該マトリクスの中心か
ら漸進的に逸れる。更に、（９）、（10）、（11）、
（12）の如く符号を付した対における行は、（１）、
（２）、（３）、（４）の如くに符号を付した行と夫々
インタリーブされている。
同様に、本発明の好適実施例における各マトリクスに
対しての残りの対の行は、（13）17と14、（14）21と1
0、（15）25と６、及び（16）29と２の如くに夫々符号
が付されている。各マトリクス用の対（13）、（14）、
（15）、（16）の各々における行は該マトリクスの中心
の両側に配設されている。各マトリクス内の連続する対
（13）、（14）、（15）、（16）の各々における行は、
該マトリクスウの中心から漸進的に逸れている。各マト
リクスにおけるこれらの残りの対における行は、そのマ
トリクスに対して（５）、（６）、（７）、（８）とし
て示した対における行と夫々インターリーブされてい
る。
対しての残りの対の行は、（13）17と14、（14）21と1
0、（15）25と６、及び（16）29と２の如くに夫々符号
が付されている。各マトリクス用の対（13）、（14）、
（15）、（16）の各々における行は該マトリクスの中心
の両側に配設されている。各マトリクス内の連続する対
（13）、（14）、（15）、（16）の各々における行は、
該マトリクスウの中心から漸進的に逸れている。各マト
リクスにおけるこれらの残りの対における行は、そのマ
トリクスに対して（５）、（６）、（７）、（８）とし
て示した対における行と夫々インターリーブされてい
る。
好適実施例における漸進的な対の行から及び上述した
説明から理解される如く、各マトリクス内の漸進的な対
の行は、好適には、該マトリクスの中心に対して収束性
又は発散性のパターンを持っている。このパターンは、
例えば負の方向の如く、各マトリクスの中心に対して第
１方向へ初期的に収束又は発散し、且つ次いで該マトリ
クスの中心に対して正の方向の如く反対の方向へ収束又
は発散することが可能である。更に、この発散性又は収
束性のパターンは、好適には、第４図中に30で表した如
くに各マトリクスに対してサイクリック即ち周期的又は
反復的である。各マトリクスに対して該パターンがサイ
クリック又は反復的である場合、この様なマトリクスに
対して１サイクル又は反復における漸進的な対の行は、
別のサイクル又は反復における漸進的な対の行とマトリ
クス内においてインターリーブさせることが可能であ
る。
説明から理解される如く、各マトリクス内の漸進的な対
の行は、好適には、該マトリクスの中心に対して収束性
又は発散性のパターンを持っている。このパターンは、
例えば負の方向の如く、各マトリクスの中心に対して第
１方向へ初期的に収束又は発散し、且つ次いで該マトリ
クスの中心に対して正の方向の如く反対の方向へ収束又
は発散することが可能である。更に、この発散性又は収
束性のパターンは、好適には、第４図中に30で表した如
くに各マトリクスに対してサイクリック即ち周期的又は
反復的である。各マトリクスに対して該パターンがサイ
クリック又は反復的である場合、この様なマトリクスに
対して１サイクル又は反復における漸進的な対の行は、
別のサイクル又は反復における漸進的な対の行とマトリ
クス内においてインターリーブさせることが可能であ
る。
第３図は、マトリクス22の如きマトリクスの１つにお
ける複数対の行を逐次的に活性化させる為の本発明の他
の実施例を構成するパターンを示している。これらの他
の実施例は、従来技術においても与えられるものよりも
優れた結果を与えるものであるが、好適実施例と同一の
効果で二次エラーを最小とするものとは思われない。然
し乍ら、これらの実施例の各々は、各マトリクスにおけ
る特定のパターンにおける漸進的な対の行を活性化し且
つ異なったサイクル又は反復における漸進的な対の間の
インターリーブされている関係によって表される如くマ
トリクスの中心に対してサイクリック又は反復的な特性
を該特定のパターンに与える上で好適実施例と類似して
いる。
ける複数対の行を逐次的に活性化させる為の本発明の他
の実施例を構成するパターンを示している。これらの他
の実施例は、従来技術においても与えられるものよりも
優れた結果を与えるものであるが、好適実施例と同一の
効果で二次エラーを最小とするものとは思われない。然
し乍ら、これらの実施例の各々は、各マトリクスにおけ
る特定のパターンにおける漸進的な対の行を活性化し且
つ異なったサイクル又は反復における漸進的な対の間の
インターリーブされている関係によって表される如くマ
トリクスの中心に対してサイクリック又は反復的な特性
を該特定のパターンに与える上で好適実施例と類似して
いる。
理解される如く、マトリクス22及び24の各々における
行の各々が活性化されると、この様なマトリクスにおい
て活性化された行における電流源26の漸進的なものは二
進信号によってコード化された二進値における漸進的な
増加に対して付勢される。各マトリクスにおいて活性化
された行における異なった電流源26を付勢する特定のパ
ターンは本発明において重要ではない。例えば、マトリ
クス22及び24の各々において活性化された行に沿って漸
進的に配設されている電流源26は、変換器へ導入される
二進信号によってコード化された二進値における漸進的
な増加に対して順次的に活性化させることが可能であ
る。
行の各々が活性化されると、この様なマトリクスにおい
て活性化された行における電流源26の漸進的なものは二
進信号によってコード化された二進値における漸進的な
増加に対して付勢される。各マトリクスにおいて活性化
された行における異なった電流源26を付勢する特定のパ
ターンは本発明において重要ではない。例えば、マトリ
クス22及び24の各々において活性化された行に沿って漸
進的に配設されている電流源26は、変換器へ導入される
二進信号によってコード化された二進値における漸進的
な増加に対して順次的に活性化させることが可能であ
る。
第５図は、集積回路チップ内に応力から発生する如き
二次エラーを本発明の変換器がどのようにして最小とさ
せているかを示している。第５図において、従来技術の
変換器における各行において発生する累積的電流におけ
る所望の値（第５図中におけるゼロ軸）からの逸れを示
す為に曲線40が包含されている。曲線40において、シー
ケンスに活性化される漸進的な行は、該曲線中の漸進的
な増分の下側のアラビア数字によって表されている。曲
線40において理解される如く、この様な逸れは行５に対
してのステップ42の如きステップによって各行に対して
示されている。更に理解される如く、従来技術の変換器
における行は行１から行32へ順番に活性化される。曲線
40とゼロ軸との間の区域は、行１乃至行32における累積
的電流の累積的逸れを表している。
二次エラーを本発明の変換器がどのようにして最小とさ
せているかを示している。第５図において、従来技術の
変換器における各行において発生する累積的電流におけ
る所望の値（第５図中におけるゼロ軸）からの逸れを示
す為に曲線40が包含されている。曲線40において、シー
ケンスに活性化される漸進的な行は、該曲線中の漸進的
な増分の下側のアラビア数字によって表されている。曲
線40において理解される如く、この様な逸れは行５に対
してのステップ42の如きステップによって各行に対して
示されている。更に理解される如く、従来技術の変換器
における行は行１から行32へ順番に活性化される。曲線
40とゼロ軸との間の区域は、行１乃至行32における累積
的電流の累積的逸れを表している。
第５図は又、マトリクス22及び24が第１図に示し且つ
上述した如くに対とされた場合、及びマトリクス22にお
ける行が第２図における実施例によって識別される順次
パターンにおいて活性化される場合の所望の値からの逸
れを示す曲線50を包含している。このパターンも、曲線
50における連続するステップ乃至は増分の情報にアラビ
ア数字で表されている。理解される如く、ゼロ軸によっ
て表される所望の値からの逸れは、従来技術の変換器に
対しての曲線40における異なった行に対しての逸れの下
側の行の各々に対してかなり減少されている。理解され
る如く、曲線50は、詳細に上述した如く、逆像関係でマ
トリクス内の異なった行を対構成とさせることによって
マトリクス22及び24において得られるエラーを表してい
る。
上述した如くに対とされた場合、及びマトリクス22にお
ける行が第２図における実施例によって識別される順次
パターンにおいて活性化される場合の所望の値からの逸
れを示す曲線50を包含している。このパターンも、曲線
50における連続するステップ乃至は増分の情報にアラビ
ア数字で表されている。理解される如く、ゼロ軸によっ
て表される所望の値からの逸れは、従来技術の変換器に
対しての曲線40における異なった行に対しての逸れの下
側の行の各々に対してかなり減少されている。理解され
る如く、曲線50は、詳細に上述した如く、逆像関係でマ
トリクス内の異なった行を対構成とさせることによって
マトリクス22及び24において得られるエラーを表してい
る。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
第１図は二進コード化値をアナログ値へ変換させる集積
回路チップ上の変換器であって特に該チップ内の応力か
らの二次的エラーを最小とさせる変換器における一対の
マトリクスを示した概略図、第２図は集積回路チップ上
の変換器におけるマトリクスの各々における行及び列形
態の複数個の電流源の配置を概略示した概略図、第３図
はアナログ値へ変換すべき二進コード化値の大きさにお
ける漸進的な増加と共にマトリクス上の異なった行にお
ける電流源が活性化されるシーケンスを示したテーブル
概略図、第４図は第３図に示したシーケンスにおける連
続的な対の行の相対的配置における差異がどのようにし
てサイクリックな関係を画定するかを概略的に示した概
略図、第５図は本発明の好適実施例において包含される
変換器と従来技術の変換器における中間値からの相対的
な逸れを示したグラフ図、第6a図及び第6b図は従来技術
の変換器において各行における電流源において発生され
る電流の中間値からの相対的な逸れを表す各説明図、で
ある。 （符号の説明） 20:集積回路チップ 22,24:マトリクス 26:電流源
回路チップ上の変換器であって特に該チップ内の応力か
らの二次的エラーを最小とさせる変換器における一対の
マトリクスを示した概略図、第２図は集積回路チップ上
の変換器におけるマトリクスの各々における行及び列形
態の複数個の電流源の配置を概略示した概略図、第３図
はアナログ値へ変換すべき二進コード化値の大きさにお
ける漸進的な増加と共にマトリクス上の異なった行にお
ける電流源が活性化されるシーケンスを示したテーブル
概略図、第４図は第３図に示したシーケンスにおける連
続的な対の行の相対的配置における差異がどのようにし
てサイクリックな関係を画定するかを概略的に示した概
略図、第５図は本発明の好適実施例において包含される
変換器と従来技術の変換器における中間値からの相対的
な逸れを示したグラフ図、第6a図及び第6b図は従来技術
の変換器において各行における電流源において発生され
る電流の中間値からの相対的な逸れを表す各説明図、で
ある。 （符号の説明） 20:集積回路チップ 22,24:マトリクス 26:電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/74
Claims (8)
- 【請求項１】集積回路チップの二次エラー補正装置にお
いて、前記チップ上に配設されており且つ連続する行及
び列の形態に配列された複数個の電流源を具備する第１
マトリクス、前記第１マトリクスの離隔して前記チップ
上に配設されており且つ連続する行及び列の形態に配列
された複数個の電流源を具備する第２マトリクス、電流
を加算するために前記第１マトリクス内の１つの行と前
記第２マトリクス内の１つの行とを逆像関係で同時的に
選択する手段、前記第１及び第２マトリクスの各々にお
いてそのマトリクスの中心に関して選択された行が順次
収束又は発散するようなパターンで行を順次選択する手
段、を有することを特徴とする二次エラー補正装置。 - 【請求項２】特許請求の範囲第１項において、前記行を
順次選択する手段が、順次選択される行の間の間隔が周
期的な偏差を有していることを特徴とする二次エラー補
正装置。 - 【請求項３】特許請求の範囲第１項において、前記行を
選択する手段が、インターリーブ関係を有する段階的な
収束及び発散するようなパターンで行を順次選択するこ
とを特徴とする二次エラー補正装置。 - 【請求項４】特許請求の範囲第１項において、前記行を
選択する手段が少なくとも１対のサイクルを有してお
り、その内の一方のサイクルにおいては他方のサイクル
に対してインターリーブ関係を有するパターンで行が順
次選択されることを特徴とする二次エラー補正装置。 - 【請求項５】集積回路チップの二次エラー補正方法にお
いて、各々が前記集積回路チップ上において互いに離隔
されており且つ複数個の行と複数個の列とによって画定
される複数個の位置を持った第１及び第２マトリクスを
前記集積回路チップ上に設け、前記第１及び第２マトリ
クス内の共通の行を同時的に選択するために前記第１マ
トリクス内の各行とそれと逆像関係にある前記第２マト
リクス内の行との間に電気的接続を与え、加算された電
流を発生させるために複数個の行における行間の分離量
によって決定されるサイクリックパターンで前記第１及
び第２マトリクスの各々において複数個の対の行を順次
選択する、上記各ステップを有することを特徴とする方
法。 - 【請求項６】特許請求の範囲第５項において、前記複数
個の対の行を順次選択する場合に、前記各マトリクスの
中心の行を基準としてその両側から１個つづの行を選択
することを特徴とする方法。 - 【請求項７】特許請求の範囲第６項において、前記サイ
クリックパターンが収束及び発散を有することを特徴と
する方法。 - 【請求項８】特許請求の範囲第７項において、前記サイ
クリックパターンが少なくとも２つのサイクルを有して
おり、且つ一方のサイクルにおいて選択される夫々の対
の行が他方のサイクルにおいて選択される夫々の対の行
とインターリーブ関係にあることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18,014 | 1987-02-24 | ||
| US07/018,014 US4812818A (en) | 1987-02-24 | 1987-02-24 | Digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6447128A JPS6447128A (en) | 1989-02-21 |
| JP2930950B2 true JP2930950B2 (ja) | 1999-08-09 |
Family
ID=21785788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039742A Expired - Lifetime JP2930950B2 (ja) | 1987-02-24 | 1988-02-24 | 集積回路チップの二次補正装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4812818A (ja) |
| EP (1) | EP0280277B1 (ja) |
| JP (1) | JP2930950B2 (ja) |
| CA (1) | CA1274317A (ja) |
| DE (1) | DE3850980T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2641641B2 (ja) * | 1991-05-21 | 1997-08-20 | 三菱電機株式会社 | Ｄａ変換器 |
| US5269572A (en) * | 1992-08-28 | 1993-12-14 | Gold Star Manufacturing, Inc. | Apparatus and method for coupling elongated members |
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