JP2924669B2 - サーマルヘッド制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】 本発明は、プリンタやファクシ
ミリ装置等の印字装置に用いられるサーマルヘッドを制
御するための制御回路に関するものである。

【０００２】

【従来の技術】 一般に、ラインプリント型のサーマル
ヘッドにおいては、１ライン分の画データ（ラインデー
タ）のドット数に対応した数の発熱抵抗体が主走査方向
に沿って配設されている。そして、それら発熱抵抗体に
選択的に通電が行われて同抵抗体が発熱されることによ
り、記録紙上に印字が行われる。又、通常サーマルヘッ
ドは、１ライン分の発熱抵抗体が複数のブロックに分割
されており、各ブロックに対してストローブパルスが順
次与えられることにより、発熱抵抗体が各ブロック毎に
順次発熱制御されるようになっている。

【０００３】ところで、上記サーマルヘッドとしては、
従来より各種のタイプのものがある。例えば、ラインデ
ータの転送方式に関しては、ラインデータを一度に転送
できるものや、ラインデータを複数のブロックに分割し
て、各ブロックのラインデータをそれぞれ異なったタイ
ミングで転送する必要があるもの等がある。従って、ラ
インデータの分割数が異なったものであれば、それに応
じてラインデータの転送方式を変える必要がある。又、
ストローブ信号の印加方式に関しては、発熱抵抗体の各
ブロックに対してストローブ信号をそれぞれ異なったタ
イミングで印加する必要があるので、発熱抵抗体の分割
数が異なったものであれば、それに応じてストローブ信
号の印加方式も変える必要がある。

【０００４】加えて、サーマルヘッドには、転送されて
きたラインデータを保持しておくためのラッチ回路を備
えているものと備えていないものとがある。そして、ラ
ッチ回路を備えているものにおいては、そのラッチ回路
に保持されているラインデータに基づく印字が行われて
いる最中に、次のラインデータをサーマルヘッドに対し
て転送することができる。これに対して、ラッチ回路を
備えていないものにおいては、転送したラインデータに
基づく印字が終了するまでは、次のラインデータを転送
することができない。従って、ラッチ回路の有無によっ
ても、ラインデータの転送タイミングやスローブパルス
の印加タイミング等の方式を変える必要がある。

【０００５】このため、従来では、ラインデータの分割
数、発熱抵抗体の分割数及びラッチ回路の有無等、タイ
プの異なる各種のサーマルヘッドを制御するために、そ
れぞれ専用の制御回路を用意するようにしていた。

【０００６】

【発明が解決しようとする課題】 つまり、従来では、
使用するサーマルヘッドの種類に対応して、複数種の制
御回路をそれぞれ製作する必要があり、その製作が面倒
になるとともに、製作コストが上昇するという問題があ
った。

【０００７】本発明は上記問題点を解消するためになさ
れたものであって、その目的は、タイプの異なる各種の
サーマルヘッドを制御することができるサーマルヘッド
制御回路を提供することにある。

【０００８】

【課題を解決するための手段】 上記の目的を達成する
ために、請求項１の発明では、分割パルス、転送タイミ
ングデータ及び印加タイミングデータを入力する入力手
段と、前記分割パルスをカウントして、そのカウント値
が前記転送タイミングデータに達したときに、ラインデ
ータの出力を開始させる転送手段と、前記分割パルスを
カウントして、そのカウント値が前記印加タイミングデ
ータデータに達したときに、ストローブ信号を出力させ
る印加手段とを備えたものである。

【０００９】

【００１０】

【００１１】

【作用】 従って、請求項１の発明によれば、入力手段
から分割パルス、転送タイミングデータ及び印加タイミ
ングデータが入力されると、転送手段及び印加手段は、
入力された分割パルスをカウントする。そして、転送手
段は、そのカウント値が入力された転送タイミングデー
タに達したときに、ラインデータの出力を開始する。
又、印加手段は、そのカウント値が入力された印加タイ
ミングデータに達したときに、ストローブ信号を出力す
る。このため、使用するサーマルヘッドのタイプに応じ
て、入力手段から入力する分割パルス、転送タイミング
データ及び印加タイミングデータを変更するだけで、タ
イプの異なる各種のサーマルヘッドを制御することが可
能となる。

【００１２】

【００１３】

【００１４】

【実施例】 以下、本発明を具体化した一実施例を図面
に基づいて説明する。さて、本実施例のサーマルヘッド
制御回路に適用可能なサーマルヘッドとしては各種のも
のがあるが、ここで先ず、それら各種のサーマルヘッド
のうち、主なものの構成について説明する。

【００１５】先ず、図１２（ａ）に示すサーマルヘッド
Ｓ１には、多数の発熱抵抗体１が主走査方向に沿って配
設されている。尚、発熱抵抗体１の数としては、サーマ
ルヘッドＳ１がＡ４サイズの記録紙に対応した長さのも
のであれば１７２８個設けられ、サーマルヘッドＳ１が
Ｂ４サイズの記録紙に対応した長さのものであれば２０
４８個設けられる。各発熱抵抗体１の一端には全発熱抵
抗体１共通の共通電極２が接続されるとともに、他端に
はドライバ３が接続されている。そして、このドライバ
３により、各発熱抵抗体１に選択的に通電が行われて、
同発熱抵抗体１が発熱動作される。

【００１６】前記ドライバ３は第１及び第２のブロック
３ａ，３ｂの２つのブロックに均等に分割されており、
これに対応して前記発熱抵抗体１も第１及び第２のブロ
ック１ａ，１ｂの２つのブロックに均等に分割されてい
る。そして、ドライバ３の各ブロック３ａ，３ｂにそれ
ぞれストローブ信号ＳＴ１，ＳＴ２が与えられることに
より、ドライバ３の各ブロック３ａ，３ｂが作動され
る。

【００１７】シフトレジスタ４は、前記発熱抵抗体１及
びドライバ３に対応して２つのブロックに均等に分割さ
れ、各ブロックはそれぞれ第１及び第２のシフトレジス
タ４ａ，４ｂを構成している。このシフトレジスタ４
は、転送されてくるラインデータを一時的に記憶するた
めのものであり、第１のシフトレジスタ４ａにはライン
データの前半部分が入力され、第２のシフトレジスタ４
ｂにはラインデータの後半部分が入力されるようになっ
ている。

【００１８】そして、各シフトレジスタ４ａ，４ｂにラ
インデータが入力された状態で、ドライバ３の各ブロッ
ク３ａ，３ｂにそれぞれストローブ信号ＳＴ１，ＳＴ２
が所定時間与えられる。すると、ドライバ３の各ブロッ
ク３ａ，３ｂが作動されて、各シフトレジスタ４ａ，４
ｂに記憶されたラインデータに基づき、対応する発熱抵
抗体１の各ブロック１ａ，１ｂが発熱動作される。その
結果、図示しない記録紙上に印字が行われる。

【００１９】そして、上記のような構成のサーマルヘッ
ドＳ１を制御する場合には、同サーマルヘッドＳ１に対
して、ラインデータの転送及びストローブ信号ＳＴ１，
ＳＴ２の印加を、図１２（ｂ）に示すような方式で行う
必要がある。

【００２０】同図に示すように、先ず、第１のシフトレ
ジスタ４ａに対してラインデータの前半部分を転送し、
その転送終了とともにドライバ３の第１のブロック３ａ
に対してストローブ信号ＳＴ１を所定時間印加する。こ
れにより、第１のシフトレジスタ４ａに記憶されたライ
ンデータの前半部分に基づいて、発熱抵抗体１の第１の
ブロック１ａが発熱動作される。又、ストローブ信号Ｓ
Ｔ１の印加中に、第２のシフトレジスタ４ｂに対してラ
インデータの後半部分を転送し、その転送終了とともに
ストローブ信号ＳＴ１の印加を停止して、ドライバ３の
第２のブロック３ｂに対してストローブ信号ＳＴ２を所
定時間印加する。これにより、第２のシフトレジスタ４
ｂに記憶されたラインデータの後半部分に基づいて、発
熱抵抗体１の第２のブロック１ｂが発熱動作される。

【００２１】このように、上記サーマルヘッドＳ１にお
いて、１ライン分の印字を行うためには、ラインデータ
を前半と後半との２つに分割してそれぞれ異なったタイ
ミングで転送する必要があるとともに、ドライバ３の２
つのブロック３ａ，３ｂに対してストローブ信号ＳＴ
１，ＳＴ２をそれぞれ異なったタイミングで印加する必
要がある。

【００２２】次に、図１３（ａ）に示すサーマルヘッド
Ｓ２は、前記サーマルヘッドＳ１と比較して、発熱抵抗
体１及びドライバ３が、それぞれ第１〜第４のブロック
１ａ〜１ｄ，３ａ〜３ｄの４つのブロックに分割されて
いる。そして、ドライバ３の各ブロック３ａ〜３ｄには
それぞれストローブ信号ＳＴ１〜ＳＴ４が与えられるよ
うになっている。

【００２３】又、このサーマルヘッドＳ２に対するライ
ンデータの転送方式及びストローブ信号ＳＴ１〜ＳＴ４
の印加方式は、図１３（ｂ）に示すような方式となる。
同図に示すように、ラインデータの転送方式について
は、前記サーマルヘッドＳ１の場合と同じである。しか
し、第１のシフトレジスタ４ａに転送された前半のライ
ンデータに基づく印字を行うためには、ドライバ３の第
１及び第２のブロック３ａ，３ｂに対して、ストローブ
信号ＳＴ１，ＳＴ２をそれぞれ異なったタイミングで印
加する必要がある。又、同様に、第２のシフトレジスタ
４ｂに転送された後半のラインデータに基づく印字を行
うためには、ドライバ３の第３及び第４のブロック３
ｃ，３ｄに対して、ストローブ信号ＳＴ３，ＳＴ４をそ
れぞれ異なったタイミングで印加する必要がある。

【００２４】このように、上記サーマルヘッドＳ２にお
いて、１ライン分の印字を行うためには、ラインデータ
を前半と後半との２つに分割してそれぞれ異なったタイ
ミングで転送する必要があるとともに、ドライバ３の４
つのブロック３ａ〜３ｄに対してストローブ信号ＳＴ１
〜ＳＴ４をそれぞれ異なったタイミングで印加する必要
がある。

【００２５】次に、図１４（ａ）に示すサーマルヘッド
Ｓ３は、前記サーマルヘッドＳ１と比較して、シフトレ
ジスタ４が複数のブロックに分割されておらず、そのシ
フトレジスタ４に対してラインデータを前後半に分割す
ることなく入力することができる。

【００２６】又、このサーマルヘッドＳ３に対するライ
ンデータの転送方式及びストローブ信号ＳＴ１，ＳＴ２
の印加方式は、図１４（ｂ）に示すような方式となる。
同図に示すように、シフトレジスタ４に対してラインデ
ータを転送し、その転送終了とともにドライバ３の第１
のブロック３ａに対してストローブ信号ＳＴ１を所定時
間印加する。続いて、ドライバ３の第２のブロック３ｂ
に対してストローブ信号ＳＴ２を所定時間印加し、その
印加終了後、シフトレジスタ４に対して次のラインデー
タを転送する。

【００２７】このように、上記サーマルヘッドＳ３にお
いて、１ライン分の印字を行うためには、ラインデータ
を分割して転送する必要はないが、ラインデータを転送
した後に、ドライバ３の２つのブロック３ａ，３ｂに対
してストローブ信号ＳＴ１，ＳＴ２をそれぞれ異なった
タイミングで印加する必要がある。又、ラインデータが
分割されることなく一度に転送されるので、ストローブ
信号ＳＴ１，ＳＴ２の印加が行われてその転送されたラ
インデータの印字が終了するまで、次のラインデータの
転送を行うことができない。

【００２８】次に、図１５（ａ）に示すサーマルヘッド
Ｓ４は、前記サーマルヘッドＳ２と同じく、発熱抵抗体
１及びドライバ３が、それぞれ第１〜第４のブロック１
ａ〜１ｄ，３ａ〜３ｄの４つのブロックに分割され、ド
ライバ３の各ブロック３ａ〜３ｄにはそれぞれストロー
ブ信号ＳＴ１〜ＳＴ４が与えられる。又、前記サーマル
ヘッドＳ３と同じく、シフトレジスタ４が複数のブロッ
クに分割されていない。そして、このサーマルヘッドＳ
４にはラッチ回路５が設けられており、そのラッチ回路
５にラッチパルスが入力されるのに伴い、シフトレジス
タ４に記憶されているラインデータがラッチ回路５に保
持されるようになっている。

【００２９】又、このサーマルヘッドＳ４に対するライ
ンデータの転送方式及びストローブ信号ＳＴ１〜ＳＴ４
の印加方式は、図１５（ｂ）に示すような方式となる。
同図に示すように、ラッチパルスを出力して、シフトレ
ジスタ４に記憶されているラインデータをラッチ回路５
に保持させる。この状態で、次のラインデータをシフト
レジスタ４に転送するとともに、ドライバ３の第１〜第
４のブロック３ａ〜３ｄに対してストローブ信号ＳＴ１
〜ＳＴ４を所定時間ずつ順次異なったタイミングで印加
する。その結果、ラッチ回路５に保持されたラインデー
タに基づいて、発熱抵抗体１の第１〜第４のブロック１
ａ〜１ｄが順次発熱動作される。

【００３０】このように、上記サーマルヘッドＳ４にお
いて、１ライン分の印字を行うためには、ラッチパルス
を出力して、シフトレジスタ４に記憶されたラインデー
タをラッチ回路５に保持させる必要がある。又、ライン
データが分割されることなく一度に転送されるが、スト
ローブ信号ＳＴ１〜ＳＴ４の印加が行われてラッチ回路
５に保持されたラインデータの印字が行われているとき
に、次のラインデータの転送を行うことができる。

【００３１】そして、上記のような各種のサーマルヘッ
ドＳ１〜Ｓ４を制御可能とするために、制御回路が以下
のように構成されている。図１に示すように、ＣＰＵ
（中央処理装置）１１には、サーマルヘッドＳ全体の動
作を制御するためのプログラム等を記憶したＲＯＭ（リ
ードオンリメモリ）１２、及び各種情報を一時的に記憶
するＲＡＭ（ランダムアクセスメモリ）１３が接続され
ている。又、ＲＯＭ１２内には、上記サーマルヘッドＳ
１〜Ｓ４を始めとする各種のサーマルヘッドＳを制御す
るために必要な設定データが予め記憶されている。尚、
後に詳述するが、この設定データとしては、サーマルヘ
ッドＳに対するラインデータの転送方式を設定したデー
タや、サーマルヘッドＳに対するストローブ信号の印加
方式を設定したデータ等がある。なお、ＣＰＵ１１、Ｒ
ＯＭ１２及びＲＡＭ１３により入力手段が構成されてい
る。

【００３２】転送手段及び印加手段を構成するヘッド制
御回路１４は、サーマルヘッドＳを発熱制御して印字動
作を行わせるためのものである。即ち、ＣＰＵ１１は、
このヘッド制御回路１４に対して、画データをラインデ
ータ毎出力するとともに、適用されるサーマルヘッドＳ
のタイプに対応した設定データをＲＯＭ１２内から読み
出して出力する。そして、ヘッド制御回路１４は、ＣＰ
Ｕ１１からのラインデータを入力すると、同じくＣＰＵ
１１からの設定データの入力に基づき、サーマルヘッド
Ｓに対して、設定データに応じた方式でラインデータの
転送を行うとともに、設定データに応じた方式でストロ
ーブ信号の印加を行う。

【００３３】次に、前記ヘッド制御回路１４の構成につ
いて詳述する。さて、図２及び図６に示すように、この
ヘッド制御回路１４は、サーマルヘッドＳに対するライ
ンデータの転送を制御するための転送手段を構成するデ
ータ転送制御部１５と、サーマルヘッドＳに対するスト
ローブ信号の印加を制御するための印加手段を構成する
ストローブ信号出力制御部１６とより構成されている。

【００３４】ここで、先ず、データ転送制御部１５の構
成について説明する。図２に示すように、Ｓ／Ｐ変換器
１７は、ＣＰＵ１１からシリアルに転送されてくるライ
ンデータを入力すると、そのラインデータを８bit のパ
ラレルデータに変換してラインメモリ１８に順次出力す
る。ラインメモリ１８はＢ４サイズに対応した２０４８
bit 分のラインデータを記憶可能な２つのラインメモリ
よりなり、Ｓ／Ｐ変換器１７からのラインデータを所定
のアドレスに対応して順次記憶する。Ｐ／Ｓ変換器１９
は、ラインメモリ１８から８bit ずつパラレルに転送さ
れてくるラインデータを入力すると、そのラインデータ
をシリアルデータに変換してサーマルヘッドＳに出力す
る。

【００３５】入力用シーケンサ２０は、ラインメモリ１
８に対するラインデータの入力を制御するためのもので
ある。即ち、前記ＲＯＭ１２内には、設定データの１つ
として、図３（ｃ）に示すような入力用アドレスデータ
が予め記憶されている。同図に示すように、この入力用
アドレスデータは、ＣＰＵ１１からのラインデータをラ
インメモリ１８のどのアドレスに対応して記憶させるか
を、サーマルヘッドＳのサイズ及びラインデータのサイ
ズにそれぞれ対応して設定したものである。そして、Ｃ
ＰＵ１１は、適用されるサーマルヘッドＳのサイズ及び
ラインデータのサイズに対応した入力用アドレスデータ
を、ＲＯＭ１２内から読み出して入力用シーケンサ２０
に出力する。すると、入力用シーケンサ２０は、そのＣ
ＰＵ１１からの入力用アドレスデータに基づき、ＣＰＵ
１１からのラインデータをラインメモリ１８のどのアド
レスに対応して記憶させるかを認識する。

【００３６】例えば、図３（ａ），（ｃ）に示すよう
に、サーマルヘッドＳがＡ４サイズに対応したもので且
つ、ラインデータが同じくＡ４サイズに対応した１７２
８bitのものであるとする。この場合には、ＣＰＵ１１
は、入力用アドレスデータとして「０，０」のビットデ
ータを入力用シーケンサ２０に出力する。すると、入力
用シーケンサ２０は、ラインデータをラインメモリ１８
の「＃０」を先頭アドレスとするとともに「＃２１５」
を終了アドレスとして記憶させる旨を認識する。尚、以
後、明細書や図中に示す「＃」はアドレスを表す記号と
し、その「＃」の後に続くアドレスの数字は１アドレス
当たり８bit を表すものとする。例えば、前記先頭アド
レスとしての「＃０」はラインメモリ１８の１〜８bit
目までに相当するアドレスであり、終了アドレスとして
の「＃２１５」はラインメモリ１８の１７２１〜１７２
８bit 目までに相当するアドレスである。

【００３７】そして、入力用シーケンサ２０は、前記入
力用アドレスデータの入力に基づき先頭アドレス及び終
了アドレスを認識すると、その認識したアドレスの値
を、入力用アドレスカウンタ２１に報知する。この状態
で、ＣＰＵ１１からのラインデータが前記Ｓ／Ｐ変換器
１７に入力されると、Ｓ／Ｐ変換器１７は、その入力ラ
インデータを１アドレスに相当する８bit のパラレルデ
ータに変換し、その旨を入力用シーケンサ２０に報知す
る。すると、入力用シーケンサ２０は、その報知に基づ
いて、入力用アドレスカウンタ２１にカウントアップを
行わせるとともに、ラインメモリ１８にラインデータの
書き込み指令を行う。すると、入力用アドレスカウンタ
２１は、前記報知された先頭アドレス及び終了アドレス
の値と自身のカウント値（ラインデータの８bit 分ずつ
のカウント値）とに基づいて、８bit 分のアドレス指定
信号Ａ０〜Ａ７をラインメモリ１８に出力する。その結
果、Ｓ／Ｐ変換器１７から出力される８bit 分のライン
データが、アドレス指定信号Ａ０〜Ａ７により指定され
たアドレスに対応してラインメモリ１８に順次記憶され
る。尚、入力用アドレスカウンタ２１のカウント値は、
１ライン分のラインデータがラインメモリ１８に記憶さ
れる毎にクリアされる。

【００３８】例えば、前記図３（ａ），（ｃ）に示すよ
うに、サーマルヘッドＳがＡ４サイズに対応したもので
且つ、ラインデータが同じくＡ４サイズに対応した１７
２８bit のものである場合には、ラインデータがライン
メモリ１８の１bit 目から１７２８bit 目までに対応し
て記憶される。又、図３（ｂ），（ｃ）に示すように、
サーマルヘッドＳがＢ４サイズに対応したもので且つ、
ラインデータが同じくＢ４サイズに対応した２０４８bi
t のものであるとする。この場合には、ラインデータが
ラインメモリ１８の「＃０」を先頭アドレスとするとと
もに「＃２５５」を終了アドレスとして記憶される。即
ち、ラインデータがラインメモリ１８の１bit 目から２
０４８bit 目までに対応して記憶される。又、ここでラ
インデータがＡ４サイズに対応した１７２８bit のもの
である場合には、そのラインデータがラインメモリ１８
の「＃４０」を先頭アドレスとするとともに「＃２５
５」を終了アドレスとして記憶される。即ち、ラインデ
ータがラインメモリ１８の３２０bit 目から２０４８bi
t 目までに対応して記憶される。

【００３９】図２に示すように、出力用シーケンサ２２
は、ラインメモリ１８からサーマルヘッドＳに対するラ
インデータの転送を制御するためのものである。即ち、
前記ＲＯＭ１２内には、設定データの１つとして、図４
及び図５に示すような転送タイミングデータＳＴＡ１，
ＳＴＡ２が予め記憶されている。尚、この転送タイミン
グデータＳＴＡ１，ＳＴＡ２は、ラインデータを前後半
の２つに分割した場合のそれぞれに対応して設定されて
いる。

【００４０】同図に示すように、転送タイミングデータ
ＳＴＡ１，ＳＴＡ２は、前後半の各ラインデータをライ
ンメモリ１８からサーマルヘッドＳに転送するタイミン
グを設定するためのものである。そして、この転送タイ
ミングデータＳＴＡ１，ＳＴＡ２には、転送タイミング
を示す各値にそれぞれ対応して、出力用シーケンサ２２
に出力されるデータがビットデータとして設定されてい
る。尚、転送タイミングを示す値「０〜１５」は、後述
する分割パルスのカウント値に対応したものである。

【００４１】そして、図２に示すように、ＣＰＵ１１
は、適用されるサーマルヘッドＳのタイプに対応した転
送タイミングデータＳＴＡ１，ＳＴＡ２を、ＲＯＭ１２
内から読み出して出力用シーケンサ２２に出力する。す
ると、出力用シーケンサ２２は、そのＣＰＵ１１からの
各設定データに基づき、ラインメモリ１８内のラインデ
ータを、設定データに応じた方式でサーマルヘッドＳに
転送させる。

【００４２】即ち、出力用シーケンサ２２は、ＣＰＵ１
１からの転送タイミングデータＳＴＡ１，ＳＴＡ２とし
て所定のビットデータを入力すると、そのビットデータ
に対応する転送タイミングの値を認識する。ここで、図
８〜図１１に示すように、ＣＰＵ１１は、１ライン分の
印字を開始する際にクロックパルスを出力し、そのクロ
ックパルスはスタート信号として出力用シーケンサ２２
に入力される。このクロックパルスの周期即ちサーマル
ヘッドＳの１ライン分の印字周期は、適用されるサーマ
ルヘッドＳのタイプに応じて予め設定され、例えば１０
ｍｓ或いは５ｍｓの何れかに設定される。

【００４３】又、ＣＰＵ１１は、このクロックパルスに
同期して、同クロックパルスの１６分の１の周期の分割
パルスを出力用シーケンサ２２に出力する。そして、出
力用シーケンサ２２は、ＣＰＵ１１からクロックパルス
即ちスタート信号を入力すると、同じくＣＰＵ１１から
入力される分割パルスに同期して「０〜１５」までのカ
ウントを行う。そして、出力用シーケンサ２２は、その
カウント値が前記認識した転送タイミングの値に達した
ときに、ラインメモリ１８にラインデータの読み出し指
令を行って、同メモリ１８からラインデータの前半部分
或いは後半部分の出力を開始させる。

【００４４】例えば、図４に示すように、ＣＰＵ１１か
らの転送タイミングデータＳＴＡ１として「０，０，
０，０」のビットデータが出力用シーケンサ２２に入力
されたとする。この場合、出力用シーケンサ２２は、そ
のビットデータに対応する転送タイミングの値「０」に
基づいて、前記分割パルスのカウント値が「０」のとき
のタイミングで、ラインメモリ１８にラインデータの読
み出し指令を行う。その結果、ラインメモリ１８からの
ラインデータの前半部分の出力が開始されて、サーマル
ヘッドＳに転送される。又、例えば図５に示すように、
ＣＰＵ１１からの転送タイミングデータＳＴＡ２として
「０，０，０，１」のビットデータが出力用シーケンサ
２２に入力されたとする。この場合、出力用シーケンサ
２２は、そのビットデータに対応する転送タイミングの
値「１」に基づいて、前記分割パルスのカウント値が
「１」になったときのタイミングで、ラインメモリ１８
にラインデータの読み出し指令を行う。その結果、ライ
ンメモリ１８からのラインデータの後半部分の出力が開
始されて、サーマルヘッドＳに転送される。

【００４５】又、出力用シーケンサ２２は、前記入力用
アドレスデータの入力に基づき、ラインメモリ１８内に
おけるラインデータの先頭及び終了アドレスの値を、出
力用アドレスカウンタ２３に報知する。この状態で、出
力用シーケンサ２２は、前記設定タイミングでラインメ
モリ１８に対してラインデータの読み出し指令を行う
が、このとき出力用アドレスカウンタ２３にカウントア
ップを行わせる。すると、出力用アドレスカウンタ２３
は、前記報知された先頭アドレス及び終了アドレスの値
と自身のカウント値とに基づいて、８bit 分のアドレス
指定信号Ａ０〜Ａ７をラインメモリ１８に出力する。そ
の結果、ラインメモリ１８内において、アドレス指定信
号Ａ０〜Ａ７により指定されたアドレスに対応して記憶
されている８bit 分のラインデータが、Ｐ／Ｓ変換器１
９にパラレルに順次出力される。これにより、ラインメ
モリ１８内のラインデータが前半部分と後半部分とに正
確に分割されて、それぞれ前記設定タイミングでサーマ
ルヘッドＳに転送される。尚、出力用アドレスカウンタ
２３のカウント値は、１ライン分のラインデータがライ
ンメモリ１８から出力される毎にクリアされる。

【００４６】メモリアクセス制御部２４は、ＣＰＵ１１
からの指令に基づいて、ラインメモリ１８に対するライ
ンデータの入出力を制御する。即ち、メモリアクセス制
御部２４は、入力用及び出力用シーケンサ２０，２２か
らのラインデータ入出力要求を受けて、メモリ指定信号
Ａ８をラインメモリ１８に出力する。すると、ラインメ
モリ１８に設けられている２つのラインメモリのうち、
メモリ指定信号Ａ８により指定された側のラインメモリ
に対して、ラインデータの入出力が行われる。又、メモ
リアクセス制御部２４は、入力用及び出力用シーケンサ
２０，２２からのラインデータ入出力要求があったと
き、対応する側のアドレスカウンタ２１，２３をライン
メモリ１８に対して接続させるべく、切替スイッチ２５
を切替え制御する。更に、メモリアクセス制御部２４
は、入力用及び出力用シーケンサ２０，２２からのライ
ンデータ入出力要求があったとき、それらに対して、ラ
インデータの入出力を行ってよいか否かを指令する。そ
して、入力用及び出力用シーケンサ２０，２２は、メモ
リアクセス制御部２４からの指令を受けて、ラインメモ
リ１８に対するラインデータの入出力を開始させたり待
たせたりする。

【００４７】切替スイッチ２６は、前記図１２及び図１
３に示すように、シフトレジスタ４が２つに分割されて
いるサーマルヘッドＳ１，Ｓ２が適用される場合に、ラ
インメモリ１８からのラインデータの前半部分と後半部
分とを、それぞれ対応する側のシフトレジスタ４ａ，４
ｂに転送させるためのものである。即ち、出力用シーケ
ンサ２２は、ラインメモリ１８からラインデータの前半
部分が出力されるとき、その前半部分を第１のシフトレ
ジスタ４ａに転送させるべく、切替スイッチ２６を一方
に切り替える。又、出力用シーケンサ２２は、ラインメ
モリ１８からラインデータの後半部分が出力されると
き、その後半部分を第２のシフトレジスタ４ｂに転送さ
せるべく、切替スイッチ２６を他方に切り替える。又、
前記図１４及び図１５に示すように、シフトレジスタ４
が分割されていないサーマルヘッドＳ３，Ｓ４が適用さ
れる場合には、出力用シーケンサ２２は、切替スイッチ
２６を何れか一方に切り替え配置した状態で保持する。
尚、出力用シーケンサ２２により切替スイッチ２６の切
り替え制御を行うか否かは、適用されるサーマルヘッド
Ｓのタイプに応じて、ＣＰＵ１１からの指令に基づき予
め設定される。

【００４８】ラッチ信号出力部２７は、ＣＰＵ１１から
の指令に基づき、前記クロックパルスに同期して、ラッ
チパルスをサーマルヘッドＳに対して出力する。次に、
前記ストローブ信号出力制御部１６の構成について説明
する。図６に示すように、データセレクタ３１は、Ａ〜
Ｄ端子から入力される４つのデータのうち何れか１つを
選択して、その選択した１つのデータをＹ端子よりシー
ケンサ３２に出力する。そして、データセレクタ３１の
Ａ〜Ｄ端子の各端子には、ＣＰＵ１１からの印加タイミ
ングデータＴｄ１〜Ｔｄ４がそれぞれ入力される。図７
（ｂ）に示すように、この印加タイミングデータＴｄ１
〜Ｔｄ４は前記ＲＯＭ１２内に予め記憶されている設定
データの１つである。そして、この印加タイミングデー
タＴｄ１〜Ｔｄ４には、サーマルヘッドＳに対するスト
ローブ信号の印加タイミングを示す各値にそれぞれ対応
して、データセレクタ３１の各端子に出力されるデータ
がビットデータとして設定されている。尚、印加タイミ
ングを示す値「０〜１５」は、前記分割パルスのカウン
ト値に対応したものである。

【００４９】そして、ＣＰＵ１１は、適用されるサーマ
ルヘッドＳのタイプに対応した印加タイミングデータＴ
ｄ１〜Ｔｄ４として、所定のビットデータをそれぞれＲ
ＯＭ１２内から読み出してデータセレクタ３１に出力す
る。このとき、シーケンサ３２は、２ビットカウンタ３
３に所定のパルス信号を出力してカウント動作を行わせ
る。すると、その２ビットカウンタ３３から出力される
カウント信号が、各１ビットの選択信号としてデータセ
レクタ３１のＳ０，Ｓ１端子にそれぞれ入力される。そ
して、このＳ０，Ｓ１端子にそれぞれ入力される選択信
号の「０，１」の組み合わせの変化に伴って、データセ
レクタ３１は、前記入力されてきた４つの印加タイミン
グデータＴｄ１〜Ｔｄ４としてのビットデータの中か
ら、所定のデータを順次選択してシーケンサ３２に出力
する。これにより、シーケンサ３２は、各ビットデータ
に対応する印加タイミングの値を順次認識する。

【００５０】又、図７（ａ）に示すように、前記ＲＯＭ
１２内には、設定データの１つとして、ストローブ幅デ
ータが予め記憶されている。このストローブ幅データに
は、サーマルヘッドＳに対して印加されるストローブ信
号の時間幅（ストローブ幅）の各値に対応して、シーケ
ンサ３２に出力されるデータがビットデータとして設定
されている。又、ストローブ幅の値は、サーマルヘッド
Ｓの１ライン分の印字周期である１０ｍｓ及び５ｍｓと
いう値にそれぞれ対応して設定されている。

【００５１】そして、ＣＰＵ１１は、適用されるサーマ
ルヘッドＳのタイプに対応したストローブ幅データとし
て、所定のビットデータをＲＯＭ１２内から読み出し
て、ラッチ回路３４及び８ビットカウンタ３５を介して
シーケンサ３２に出力する。これにより、シーケンサ３
２は、そのビットデータに対応するストローブ幅の値を
認識する。尚、ストローブ幅の値は、１０ｍｓ及び５ｍ
ｓというサーマルヘッドＳの印字周期にそれぞれ対応し
て設定されているが、何れの印字周期に対応した値を選
択するかは、ＣＰＵ１１からの指令により予め設定され
る。

【００５２】第１〜第４のフリップフロップ３６ａ〜３
６ｄは、シーケンサ３２からの指令に基づき、それぞれ
所定時間幅のストローブ信号ＳＴ１ａ〜ＳＴ４ａを所定
のタイミングで出力する。尚、前記各印加タイミングデ
ータＴｄ１〜Ｔｄ４は、各フリップフロップ３６ａ〜３
６ｄにそれぞれ対応して設定されるものである。例え
ば、第１のフリップフロップ３６ａからのストローブ信
号ＳＴ１ａの出力タイミングは、印加タイミングデータ
Ｔｄ１に基づいて設定され、第２のフリップフロップ３
６ｂからのストローブ信号ＳＴ２ａの出力タイミング
は、印加タイミングデータＴｄ２に基づいて設定され
る。尚、各フリップフロップ３６ａ〜３６ｄからのスト
ローブ信号ＳＴ１ａ〜ＳＴ４ａの時間幅は、ラッチ回路
３４及び８ビットカウンタ３５を介して入力される１つ
のストローブ幅データに基づいて、全て同一時間幅に設
定される。

【００５３】即ち、シーケンサ３２には、ＣＰＵ１１か
らのスタート信号が入力されるとともに、同じくＣＰＵ
１１からの分割パルスが入力される。そして、シーケン
サ３２は、スタート信号を入力すると、同じく入力され
てくる分割パルスに同期して「０〜１５」までのカウン
トを行う。そして、シーケンサ３２は、そのカウント値
が前記認識した印加タイミングの値に達したときに、対
応するフリップフロップ３６ａ〜３６ｄのＪ端子に所定
のパルス信号を出力する。その結果、フリップフロップ
３６ａ〜３６ｄは、Ｑ端子から出力されるストローブ信
号ＳＴ１ａ〜ＳＴ４ａをＨレベルにセットする。又、シ
ーケンサ３２は、フリップフロップ３６ａ〜３６ｄのＪ
端子に所定のパルス信号を出力してから、前記認識した
ストローブ幅の値に対応する時間経過後に、フリップフ
ロップ３６ａ〜３６ｄのＫ端子に所定のパルス信号を出
力する。その結果、フリップフロップ３６ａ〜３６ｄは
Ｑ端子から出力されるストローブ信号ＳＴ１ａ〜ＳＴ４
ａをＬレベルにリセットする。

【００５４】例えば、図７（ｂ）に示すように、ＣＰＵ
１１からの印加タイミングデータＴｄ１として「０，
０，０，１」のビットデータがシーケンサ３２に入力さ
れたとする。この場合、シーケンサ３２は、そのビット
データに対応する印加タイミングの値「１」に基づい
て、前記分割パルスのカウント値が「１」のときのタイ
ミングで、第１のフリップフロップ３６ａのＪ端子に所
定のパルス信号を出力する。又、例えば、図７（ａ）に
示すように、ＣＰＵ１１からのストローブ幅データとし
て「1,1,1,1,1,1,0,0 」のビットデータがシーケンサ３
２に入力されたとする。この場合、シーケンサ３２は、
前記Ｊ端子にパルス信号を出力してから、ビットデータ
に対応するストローブ幅の値「２．５２」ｍｓ或いは
「１．２６」ｍｓの時間経過後に、第１のフリップフロ
ップ３６ａのＫ端子に所定のパルス信号を出力する。

【００５５】尚、本実施例では、フリップフロップ３６
ａ〜３６ｄから出力されるストローブ信号ＳＴ１ａ〜Ｓ
Ｔ４ａをＨレベルにセットするタイミングを、その前の
ストローブ信号ＳＴ１ａ〜ＳＴ４ａがＬレベルにリセッ
トされたタイミングに設定することもできる。即ち、シ
ーケンサ３２は、所定のフリップフロップのＫ端子にパ
ルス信号を出力して、同フリップフロップからのストロ
ーブ信号をＬレベルにリセットさせるのと同時に、次の
フリップフロップのＪ端子にパルス信号を出力して、同
フリップフロップからのストローブ信号をＨレベルにセ
ットさせる。尚、シーケンサ３２がストローブ信号ＳＴ
１ａ〜ＳＴ４ａのＨレベルへの立ち上げを、前記印加タ
イミングデータの設定に基づいて行うか、前のストロー
ブ信号のＬレベルへの立ち下がりに基づいて行うかは、
ＣＰＵ１１からの指令に基づき予め設定される。

【００５６】４−２変換回路３７は、前記各フリップフ
ロップ３６ａ〜３６ｄから入力される４つのストローブ
信号ＳＴ１ａ〜ＳＴ４ａを、そのまま４つの状態で出力
したり、或いは２つにして出力したりするためのもので
あり、図示しないＯＲ回路を備えている．即ち、例えば
図１３及び図１５に示すサーマルヘッドＳ２，Ｓ４のよ
うに、ドライバ３の４つのブロック３ａ〜３ｄに対して
４つのストローブ信号ＳＴ１〜ＳＴ４をそれぞれ印加す
る必要がある場合には、４−２変換回路３７は、入力さ
れる４つのストローブ信号ＳＴ１ａ〜ＳＴ４ａを、その
まま４つの状態で出力する。

【００５７】又、例えば図１２及び図１４に示すサーマ
ルヘッドＳ１，Ｓ３のように、ドライバ３の２つのブロ
ック３ａ，３ｂに対して２つのストローブ信号ＳＴ１，
ＳＴ２をそれぞれ印加する必要があるとする。この場合
には、４−２変換回路３７は、入力される４つのストロ
ーブ信号ＳＴ１ａ〜ＳＴ４ａについて、２つのストロー
ブ信号ＳＴ１ａ，ＳＴ２ａをＯＲ回路を介して１つのス
トローブ信号ＳＴ１ｂとして出力するとともに、２つの
ストローブ信号ＳＴ３ａ，ＳＴ４ａをＯＲ回路を介して
１つのストローブ信号ＳＴ２ｂとして出力する。従っ
て、ストローブ信号ＳＴ１ｂは、２つのストローブ信号
ＳＴ１ａ，ＳＴ２ａの少なくとも一方がＨレベルである
ときにＨレベルとなり、ストローブ信号ＳＴ２ｂも、同
じく２つのストローブ信号ＳＴ３ａ，ＳＴ４ａの少なく
とも一方がＨレベルであるときにＨレベルとなる。

【００５８】尚、４−２変換回路３７が４つのストロー
ブ信号ＳＴ１ａ〜ＳＴ４ａをそのままの状態で出力する
か２つにして出力するかは、適用されるサーマルヘッド
Ｓのタイプに応じて、ＣＰＵ１１からの指令に基づき予
め設定される。

【００５９】極性変換回路３８は、前記４−２変換回路
３７からのストローブ信号をそのままの状態で出力した
り、或いは極性を反転して出力したりするためのもので
あり、図示しないインバータを備えている。即ち、サー
マルヘッドＳにおいては、Ｈレベルのストローブ信号に
より作動されるものと、Ｌレベルのストローブ信号によ
り作動されるものとの２つのタイプがある。このため、
Ｈレベルのストローブ信号により作動されるサーマルヘ
ッドＳが適用される場合には、極性変換回路３８は、４
−２変換回路３７からのストローブ信号をそのままの状
態で出力する。又、Ｌレベルのストローブ信号により作
動されるサーマルヘッドＳが適用される場合には、極性
変換回路３８は、４−２変換回路３７からのストローブ
信号を、インバータを介して極性を反転させた状態で出
力する。尚、極性変換回路３８がストローブ信号の極性
を反転するか否かは、適用されるサーマルヘッドＳのタ
イプに応じて、ＣＰＵ１１からの指令に基づき予め設定
される。

【００６０】そして、この極性変換回路３８から出力さ
れる４つのストローブ信号ＳＴ１〜ＳＴ４或いは２つの
ストローブ信号ＳＴ１，ＳＴ２が、サーマルヘッドＳに
対して印加される。

【００６１】次に、前記のように構成されたサーマルヘ
ッド制御回路の作用を説明する。さて、本実施例のサー
マルヘッド制御回路を使用してサーマルヘッドＳを制御
する場合には、適用されるサーマルヘッドＳのタイプに
応じた設定データを、ＣＰＵ１１からヘッド制御回路１
４に対して入力すればよい。このようにすれば、ＣＰＵ
１１からヘッド制御回路１４に対してラインデータが入
力されたとき、同ヘッド制御回路１４は、サーマルヘッ
ドＳに対して、設定データに応じた方式でラインデータ
の転送を行うとともに、設定データに応じた方式でスト
ローブ信号の印加を行う。

【００６２】即ち、ラインデータの転送に関しては、Ｃ
ＰＵ１１からの設定データとして、入力用アドレスデー
タ及び転送タイミングデータが、ヘッド制御回路１４の
データ転送制御部１５に入力される。この状態で、デー
タ転送制御部１５に対して、ＣＰＵ１１からラインデー
タが入力されるとともに、スタート信号及び分割パルス
が入力される。すると、前記転送タイミングデータに基
づくデータ転送制御部１５の制御により、ラインデータ
が前後半の２つのブロックに分割されて、各ブロックの
ラインデータがそれぞれ分割パルスに同期した所定のタ
イミングでサーマルヘッドＳに転送される。

【００６３】又、ストローブ信号の印加に関しては、Ｃ
ＰＵ１１からの設定データとして、印加タイミングデー
タ及びストローブ幅データ等が、ヘッド制御回路１４の
ストローブ信号出力制御部１６に入力される。この状態
で、ストローブ信号出力制御部１６に対して、ＣＰＵ１
１からスタート信号及び分割パルスが入力される。する
と、前記印加タイミングデータ及びストローブ幅データ
等に基づくストローブ信号出力制御部１６の制御によ
り、所定時間幅を有する所定数のストローブ信号が、そ
れぞれ分割パルスに同期した所定のタイミングでサーマ
ルヘッドＳに印加される。

【００６４】例えば、図１２に示すサーマルヘッドＳ１
を制御する場合には、図８に示すように、ラインデータ
の前半部分の転送タイミングを、分割パルスのカウント
値が「０」のときのタイミングに設定するとともに、ラ
インデータの後半部分の転送タイミングを、分割パルス
のカウント値が「８」のときのタイミングに設定する。
このようにすれば、サーマルヘッドＳ１の各シフトレジ
スタ４ａ，４ｂに対して、ラインデータが前半と後半と
の２つに分割されてそれぞれ異なった所定のタイミング
で転送される。従って、図１２に示すサーマルヘッドＳ
１に対して、ラインデータを適正な方式で転送すること
ができる。

【００６５】又、このサーマルヘッドＳ１を制御する場
合には、図８に示すように、各ストローブ信号ＳＴ１ａ
〜ＳＴ４ａをＨレベルにセットするタイミングを、それ
ぞれ分割パルスのカウント値が「１」、「５」、
「９」、「１３」のときのタイミングに設定する。又、
サーマルヘッドＳ１の１ライン分の印字間隔が１０ｍｓ
であれば、各ストローブ信号ＳＴ１ａ〜ＳＴ４ａの時間
幅を２．５ｍｓに設定する。更に、その４つのストロー
ブ信号ＳＴ１ａ〜ＳＴ４ａが２つのストローブ信号ＳＴ
１ｂ，ＳＴ２ｂとして出力されるように設定する。又、
例えば、このサーマルヘッドＳ１がＬレベルのストロー
ブ信号で作動されるものであれば、２つのストローブ信
号ＳＴ１ｂ，ＳＴ２ｂの極性が反転されるように設定す
る。

【００６６】このようにすれば、図８に示すように、サ
ーマルヘッドＳ１のドライバ３の２つのブロック３ａ，
３ｂに対して、所定時間幅（５ｍｓ）を有する２つのス
トローブ信号ＳＴ１，ＳＴ２がそれぞれ異なった所定の
タイミングで印加される。従って、図１２に示すサーマ
ルヘッドＳ１に対して、ストローブ信号を適正な方式で
印加することができる。

【００６７】尚、詳述はしないが、図１３〜図１５に示
すサーマルヘッドＳ２〜Ｓ４を制御する場合にも、前記
のようにして、各サーマルヘッドＳ２〜Ｓ４のタイプに
応じた設定を行えば、図９〜図１１に示すように、各サ
ーマルヘッドＳ２〜Ｓ４に対して、それぞれラインデー
タの転送及びストローブ信号の印加を適正な方式で行う
ことができる。又、図１５に示すようなラッチ回路５を
備えているサーマルヘッドＳ４を適用する場合には、デ
ータ転送制御部１５から出力されるラッチパルスをラッ
チ回路５に入力するようにすればよい。そして、このよ
うなラッチ回路５を備えているサーマルヘッドＳ４に対
しても、図１１に示すように、ラインデータの転送及び
ストローブ信号の印加を適正な方式で行うことができる
のは勿論である。

【００６８】このように、本実施例では、適用されるサ
ーマルヘッドＳのタイプに応じて、入力する設定データ
を変更するだけで、各種のサーマルヘッドＳに対して、
ラインデータを適正な方式で転送できるとともに、スト
ローブ信号を適正な方式で印加できる。その結果、タイ
プの異なる各種のサーマルヘッドＳを、１種類の制御回
路により容易かつ確実に制御することができる。従っ
て、タイプの異なる各種のサーマルヘッドＳを制御する
ために、それぞれ専用の制御回路を製作する必要がな
く、１種類の制御回路を製作すればよいので、製作の煩
雑さを回避することができ、ひいては製作コストの低減
を図ることができる。

【００６９】又、本実施例では、ラインデータの転送タ
イミングやストローブ信号の印加タイミングを、サーマ
ルヘッドＳの１ライン分の印字周期を１６分割した分割
パルスに同期して、正確に設定することができる。

【００７０】尚、前記実施例では、図１２〜図１５に示
す４種類のサーマルヘッドＳ１〜Ｓ４を制御する場合に
ついて説明したが、設定データの変更により、その他の
タイプの各種サーマルヘッドを制御することができるの
は勿論である。

【００７１】尚、本発明は前記実施例に限定されるもの
ではなく、各部の構成を例えば以下のように変更して具
体化することも可能である。 （１）分割パルスの周期を、サーマルヘッドＳの１ライ
ン分の印字周期を１６以外の数に分割した周期とするこ
と。分割数を１６より大きくした場合には、ラインデー
タの転送タイミングやストローブ信号の印加タイミング
をよりきめ細かく設定できる。

【００７２】（２）ラインデータを２つ以上に分割して
サーマルヘッドＳに転送するように構成すること。又、
１ライン分の印字を行うために、ストローブ信号を２つ
や４つ以外の数に分割して印加すること。

【００７３】（３）各種設定データの数値を前記実施例
以外の数値に適宜変更すること。 （４）本発明を、ファクシミリ装置やプリンタ等の各種
印字装置で具体化すること。

【００７４】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項２又は３において、転送手段及び印加手段
は、サーマルヘッドの１ライン分の印字周期を所定数に
分割した何れかのタイミングに同期して、ラインデータ
の転送及びストローブ信号の印加を行うサーマルヘッド
制御回路。

【００７５】このようにすれば、ラインデータの転送タ
イミング及びストローブ信号の印加タイミングを、印字
周期の分割タイミングに同期して正確に設定することが
できる。

【００７６】

【発明の効果】 以上詳述したように本発明によれば、
次のような優れた効果を奏する。請求項１の発明によれ
ば、使用するサーマルヘッドのタイプに応じて、入力手
段から入力する分割パルス、転送タイミングデータ及び
印加タイミングデータを変更するだけで、タイプの異な
る各種のサーマルヘッドを制御することができるので、
製作の煩雑さを回避できて、製作コストの低減を図るこ
とができる。

【００７７】

【００７８】

【図面の簡単な説明】

【図１】 本発明のサーマルヘッド制御回路の一実施例
を示す回路構成図。

【図２】 データ転送制御回路を示す回路構成図。

【図３】 （ａ），（ｂ）はそれぞれラインデータをラ
インメモリに記憶させた状態を示す説明図、（ｃ）は入
力用アドレスデータを示す説明図。

【図４】 前半のラインデータ用の転送タイミングデー
タを示す説明図。

【図５】 後半のラインデータ用の転送タイミングデー
タを示す説明図。

【図６】 ストローブ信号出力制御部を示す回路構成
図。

【図７】 （ａ）はストローブ幅データを示す説明図、
（ｂ）は印加タイミングデータを示す説明図。

【図８】 図１２のサーマルヘッドの制御動作を示すタ
イムチャート。

【図９】 図１３のサーマルヘッドの制御動作を示すタ
イムチャート。

【図１０】 図１４のサーマルヘッドの制御動作を示す
タイムチャート。

【図１１】 図１５のサーマルヘッドの制御動作を示す
タイムチャート。

【図１２】 （ａ）は発熱抵抗体、ドライバ及びシフト
レジスタが２つに分割されたサーマルヘッドを示す回路
構成図、（ｂ）はラインデータの転送方式及びストロー
ブ信号の印加方式を示すタイムチャート。

【図１３】 （ａ）は発熱抵抗体及びドライバが４つに
分割され且つシフトレジスタが２つに分割されたサーマ
ルヘッドを示す回路構成図、（ｂ）はラインデータの転
送方式及びストローブ信号の印加方式を示すタイムチャ
ート。

【図１４】 （ａ）は発熱抵抗体及びドライバが２つに
分割され且つシフトレジスタが分割されていないサーマ
ルヘッドを示す回路構成図、（ｂ）はラインデータの転
送方式及びストローブ信号の印加方式を示すタイムチャ
ート。

【図１５】 （ａ）はラッチ回路が設けられているサー
マルヘッドを示す回路構成図、（ｂ）はラインデータの
転送方式及びストローブ信号の印加方式を示すタイムチ
ャート。

【符号の説明】 １…発熱抵抗体、３…ドライバ、４…
シフトレジスタ、５…ラッチ回路、１１…入力手段を構
成するＣＰＵ、１２…入力手段を構成するＲＯＭ、１３
…入力手段を構成するＲＡＭ、１４…転送手段及び印加
手段を構成するヘッド制御回路、１５…転送手段を構成
するデータ転送制御部、１６…印加手段を構成するスト
ローブ信号出力制御部、Ｓ…サーマルヘッド。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 サーマルヘッドに対してラインデータを
   転送するとともにストローブ信号を印加することによ
   り、同ヘッドを発熱制御する制御回路において、分割パ
   ルス、転送タイミングデータ及び印加タイミングデータ
   を入力する入力手段と、前記分割パルスをカウントし
   て、そのカウント値が前記転送タイミングデータに達し
   たときに、ラインデータの出力を開始させる転送手段
   と、前記分割パルスをカウントして、そのカウント値が
   前記印加タイミングデータに達したときに、ストローブ
   信号を出力させる印加手段とを備えたサーマルヘッド制
   御回路。