JP2900349B2 - エラー復旧機能を備えたヘッドエンドおよびそのエラー復旧方法 - Google Patents
エラー復旧機能を備えたヘッドエンドおよびそのエラー復旧方法Info
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- H04B10/075—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems using an in-service signal
- H04B10/079—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems using an in-service signal using measurements of the data signal
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Selective Calling Equipment (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はエラー復旧機能を備
えたヘッドエンド、特に例えばケーブルテレビジョンの
ようなマルチポイントトポロジーを有するネットワーク
に接続されるヘッドエンドに関する。
えたヘッドエンド、特に例えばケーブルテレビジョンの
ようなマルチポイントトポロジーを有するネットワーク
に接続されるヘッドエンドに関する。
【０００２】
【従来の技術】従来、例えば米国特許第４，７１０，９
５６号に開示されているように、ケーブルテレビジョン
（Optic Cable Television）システムでは、アンテナで
受信されたテレビジョン信号またはその他の放送信号を
伝送路に送出し、例えば各家庭に設置されているホーム
ターミナルに送信している。また、このようなケーブル
テレビジョンシステムが双方向の伝送を可能とするシス
テムの場合、放送局側の全ての信号が集中されるヘッド
エンドが設置される。
５６号に開示されているように、ケーブルテレビジョン
（Optic Cable Television）システムでは、アンテナで
受信されたテレビジョン信号またはその他の放送信号を
伝送路に送出し、例えば各家庭に設置されているホーム
ターミナルに送信している。また、このようなケーブル
テレビジョンシステムが双方向の伝送を可能とするシス
テムの場合、放送局側の全ての信号が集中されるヘッド
エンドが設置される。
【０００３】図２はこのようなヘッドエンドの従来技術
の概略構成を示す機能ブロック図である。光伝送部１は
空中波放送信号および有線放送信号等の光信号を電気的
信号に変換し、また、電気的信号を光信号に変換して相
互送／受信を行う伝送部である。ホストコンピュータ２
はヘッドエンドの各部を制御する制御装置である。マス
タ制御ボード３は符号化および復号化を行うコーデック
ボード（図示せず）およびヘッドエンドの伝送路の動作
状態を監視する監視部である。スレーブ制御ボード４は
コーデックボードの伝送状態を監視する。このような監
視部ではヘッドエンド自体を監視し、伝送路にエラーが
発生するとこれを検知するとともに、必要に応じてエラ
ーに対応していた。
の概略構成を示す機能ブロック図である。光伝送部１は
空中波放送信号および有線放送信号等の光信号を電気的
信号に変換し、また、電気的信号を光信号に変換して相
互送／受信を行う伝送部である。ホストコンピュータ２
はヘッドエンドの各部を制御する制御装置である。マス
タ制御ボード３は符号化および復号化を行うコーデック
ボード（図示せず）およびヘッドエンドの伝送路の動作
状態を監視する監視部である。スレーブ制御ボード４は
コーデックボードの伝送状態を監視する。このような監
視部ではヘッドエンド自体を監視し、伝送路にエラーが
発生するとこれを検知するとともに、必要に応じてエラ
ーに対応していた。
【０００４】
【発明が解決しようとする課題】従来技術におけるこの
ようなヘッドエンドでは、監視ブロックであるマスタ制
御ボード３が光伝送部１およびホストコンピュータ２に
接続され、相互に情報の送／受信を監視する処理を実行
している。しかしながら、仮にマスタ制御ボード３でエ
ラーが発生してその処理が実行不可能になると、ホスト
コンピュータ２との通信を行えなくなるため、放送信号
を各ホームターミナルに送信できなくなるという問題が
あった。
ようなヘッドエンドでは、監視ブロックであるマスタ制
御ボード３が光伝送部１およびホストコンピュータ２に
接続され、相互に情報の送／受信を監視する処理を実行
している。しかしながら、仮にマスタ制御ボード３でエ
ラーが発生してその処理が実行不可能になると、ホスト
コンピュータ２との通信を行えなくなるため、放送信号
を各ホームターミナルに送信できなくなるという問題が
あった。
【０００５】本発明はこのような従来技術の課題を解決
し、マスタ制御部でエラーが発生してもスレーブ制御部
で処理を代行できるようにすることで、マスタ制御部の
エラーにより通信途絶が発生することの無いエラー復旧
機能を備えたヘッドエンドおよびそのエラー復旧方法を
提供することを目的とする。
し、マスタ制御部でエラーが発生してもスレーブ制御部
で処理を代行できるようにすることで、マスタ制御部の
エラーにより通信途絶が発生することの無いエラー復旧
機能を備えたヘッドエンドおよびそのエラー復旧方法を
提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明によれば、コーデックボードおよびヘッドエン
ドの伝送路の動作状態の監視機能を備えたマスタ制御部
と、マスタ制御部に接続されたマスタマザー部と、コー
デックボードの伝送路の動作状態の監視機能を備えたス
レーブ制御部と、スレーブ制御部に接続されたスレーブ
マザー部とを有する。マスタ制御部は、コーデックボー
ドおよびヘッドエンドの伝送路の動作状態の監視が正常
に行えているときには第１の信号を出力するとともに、
正常に行えなくなったエラー発生時には第２の信号を出
力する。また、マスタマザー部は、マスタ制御部より第
１の信号を入力すると、伝送部およびホストコンピュー
タとマスタ制御部との間の通信路を設定し、第２の信号
を入力するとこの通信路の設定を解除する。スレーブ制
御部は、マスタ制御部より第２の信号を入力すると、マ
スタ制御部に代わってその処理を実行する。スレーブマ
ザー部は、マスタ制御部より第２の信号を入力すると、
伝送部およびホストコンピュータとマスタ制御部との間
の通信路を設定する。
に本発明によれば、コーデックボードおよびヘッドエン
ドの伝送路の動作状態の監視機能を備えたマスタ制御部
と、マスタ制御部に接続されたマスタマザー部と、コー
デックボードの伝送路の動作状態の監視機能を備えたス
レーブ制御部と、スレーブ制御部に接続されたスレーブ
マザー部とを有する。マスタ制御部は、コーデックボー
ドおよびヘッドエンドの伝送路の動作状態の監視が正常
に行えているときには第１の信号を出力するとともに、
正常に行えなくなったエラー発生時には第２の信号を出
力する。また、マスタマザー部は、マスタ制御部より第
１の信号を入力すると、伝送部およびホストコンピュー
タとマスタ制御部との間の通信路を設定し、第２の信号
を入力するとこの通信路の設定を解除する。スレーブ制
御部は、マスタ制御部より第２の信号を入力すると、マ
スタ制御部に代わってその処理を実行する。スレーブマ
ザー部は、マスタ制御部より第２の信号を入力すると、
伝送部およびホストコンピュータとマスタ制御部との間
の通信路を設定する。
【０００７】
【発明の実施の形態】次に添付図面を参照し、本発明に
よるエラー復旧機能を備えたヘッドエンドおよびそのエ
ラー復旧方法を詳細に説明する。図１は本発明によるヘ
ッドエンドの実施の形態を示す機能ブロック図である。
ここで、光伝送部１とホストコンピュータ２は従来と同
一機能の構成要素であるため、重複する説明はここでは
省略する。
よるエラー復旧機能を備えたヘッドエンドおよびそのエ
ラー復旧方法を詳細に説明する。図１は本発明によるヘ
ッドエンドの実施の形態を示す機能ブロック図である。
ここで、光伝送部１とホストコンピュータ２は従来と同
一機能の構成要素であるため、重複する説明はここでは
省略する。
【０００８】マスタマザーボード１０とマスタ制御ボー
ド２０はコーデックボードおよびヘッドエンドの伝送路
の動作状態を監視する。同様に、スレーブマザーボード
３０とスレーブ制御ボード４０はコーデックボードおよ
びヘッドエンドの伝送路の動作状態を監視する。図３は
このようなマスタマザーボード１０とマスタ制御ボード
２０の詳細回路図を示したものであり、また図４はこの
ようなスレーブマザーボード３０とスレーブ制御ボード
４０の詳細回路図を示したものである。
ド２０はコーデックボードおよびヘッドエンドの伝送路
の動作状態を監視する。同様に、スレーブマザーボード
３０とスレーブ制御ボード４０はコーデックボードおよ
びヘッドエンドの伝送路の動作状態を監視する。図３は
このようなマスタマザーボード１０とマスタ制御ボード
２０の詳細回路図を示したものであり、また図４はこの
ようなスレーブマザーボード３０とスレーブ制御ボード
４０の詳細回路図を示したものである。
【０００９】図３に示されているように、マスタマザー
ボード１０は、接地端子とマスタ制御ボード２０の中央
処理装置２１から出力される信号Ｓ３のいずれかと選択
的に接続されるスイッチＳＷ１と、スイッチＳＷ１の出
力をマスタ制御ボード２０の出力端信号と論理積（ＡＮ
Ｄ）演算するアンドゲートＧ１１と、アンドゲートＧ１
１からの出力によりスイッチングされるトランジスタ１
２と、トランジスタ１２のオン動作により光伝送部１お
よびホストコンピュータ２とマスタ制御ボード２０とを
接続するリレー１３とから構成される。
ボード１０は、接地端子とマスタ制御ボード２０の中央
処理装置２１から出力される信号Ｓ３のいずれかと選択
的に接続されるスイッチＳＷ１と、スイッチＳＷ１の出
力をマスタ制御ボード２０の出力端信号と論理積（ＡＮ
Ｄ）演算するアンドゲートＧ１１と、アンドゲートＧ１
１からの出力によりスイッチングされるトランジスタ１
２と、トランジスタ１２のオン動作により光伝送部１お
よびホストコンピュータ２とマスタ制御ボード２０とを
接続するリレー１３とから構成される。
【００１０】マスタ制御ボード２０は、コーデックボー
ドおよびヘッドエンドの伝送路の動作状態を監視する機
能を実行する中央処理装置（ＣＰＵ）２１と、中央処理
装置２１のアドレスストローブ（ＡＳ）端子から出力さ
れるパルス信号の周期に応じて正常またはエラー発生を
示す信号を出力する信号検出部２２と、中央処理装置２
１から出力されるアドレスをデコーディングしてマスタ
イネーブル信号Ｓ２を出力するアドレスデコーダ２３
と、アドレスデコーダ２３から入力されるマスタイネー
ブル信号Ｓ２に応じて中央処理装置２１から入力したデ
ータを出力するラッチ部２４と、信号検出部２２とラッ
チ部２４から出力される信号とを論理積演算してマスタ
マザーボード１０に出力するアンドゲートＧ２５とから
構成される。なお、信号検出部２２は、アンドゲートＧ
２２、単安定マルチバイブレータＵ２２、抵抗Ｒ２およ
びキャパシタＣ１により構成され、直列接続された抵抗
Ｒ２とキャパシタＣ１が単安定マルチバイブレータＵ２
２に接続されている。
ドおよびヘッドエンドの伝送路の動作状態を監視する機
能を実行する中央処理装置（ＣＰＵ）２１と、中央処理
装置２１のアドレスストローブ（ＡＳ）端子から出力さ
れるパルス信号の周期に応じて正常またはエラー発生を
示す信号を出力する信号検出部２２と、中央処理装置２
１から出力されるアドレスをデコーディングしてマスタ
イネーブル信号Ｓ２を出力するアドレスデコーダ２３
と、アドレスデコーダ２３から入力されるマスタイネー
ブル信号Ｓ２に応じて中央処理装置２１から入力したデ
ータを出力するラッチ部２４と、信号検出部２２とラッ
チ部２４から出力される信号とを論理積演算してマスタ
マザーボード１０に出力するアンドゲートＧ２５とから
構成される。なお、信号検出部２２は、アンドゲートＧ
２２、単安定マルチバイブレータＵ２２、抵抗Ｒ２およ
びキャパシタＣ１により構成され、直列接続された抵抗
Ｒ２とキャパシタＣ１が単安定マルチバイブレータＵ２
２に接続されている。
【００１１】また、図４に示されているように、スレー
ブマザーボード３０は、接地端子とマスタ制御ボード２
０の中央処理装置２１から出力される信号Ｓ３とのいず
れかと選択的に接続するスイッチＳＷ３と、スレーブ制
御ボード４０の出力とスイッチＳＷ１の出力とを論理積
演算するアンドゲートＧ３１と、アンドゲートＧ３１か
らの出力によりスイッチング制御されるトランジスタ３
２と、トランジスタ３２のオン動作により光伝送部１お
よびホストコンピュータ２とスレーブ制御ボード４０を
接続するリレー３３とから構成される。
ブマザーボード３０は、接地端子とマスタ制御ボード２
０の中央処理装置２１から出力される信号Ｓ３とのいず
れかと選択的に接続するスイッチＳＷ３と、スレーブ制
御ボード４０の出力とスイッチＳＷ１の出力とを論理積
演算するアンドゲートＧ３１と、アンドゲートＧ３１か
らの出力によりスイッチング制御されるトランジスタ３
２と、トランジスタ３２のオン動作により光伝送部１お
よびホストコンピュータ２とスレーブ制御ボード４０を
接続するリレー３３とから構成される。
【００１２】スレーブ制御ボード４０は、コーデックボ
ードの動作状態を監視する機能を実行する中央処理装置
４１と、中央処理装置４１のアドレスストローブ（Ａ
Ｓ）端子から出力されるパルス信号の周期に応じて正常
またはエラーを示す信号を出力する信号検出部４２と、
中央処理装置４１から出力されるアドレスをデコーディ
ングしてマスタイネーブル信号Ｓ４を出力するアドレス
デコーダ４３と、アドレスデコーダ４３から入力される
マスタイネーブル信号に応じて中央処理装置４１から入
力したデータを出力するラッチ部４４と、信号検出部４
２とラッチ部４４から出力された信号を論理積演算して
スレーブマザーボード３０に出力するアンドゲートＧ４
５とから構成される。なお、信号検出部４２は、アンド
ゲートＧ４２、単安定マルチバイブレータＵ４２、抵抗
Ｒ４およびキャパシタＣ２により構成され、直列接続さ
れた抵抗Ｒ４とキャパシタＣ２が単安定マルチバイブレ
ータＵ４２に接続されている。
ードの動作状態を監視する機能を実行する中央処理装置
４１と、中央処理装置４１のアドレスストローブ（Ａ
Ｓ）端子から出力されるパルス信号の周期に応じて正常
またはエラーを示す信号を出力する信号検出部４２と、
中央処理装置４１から出力されるアドレスをデコーディ
ングしてマスタイネーブル信号Ｓ４を出力するアドレス
デコーダ４３と、アドレスデコーダ４３から入力される
マスタイネーブル信号に応じて中央処理装置４１から入
力したデータを出力するラッチ部４４と、信号検出部４
２とラッチ部４４から出力された信号を論理積演算して
スレーブマザーボード３０に出力するアンドゲートＧ４
５とから構成される。なお、信号検出部４２は、アンド
ゲートＧ４２、単安定マルチバイブレータＵ４２、抵抗
Ｒ４およびキャパシタＣ２により構成され、直列接続さ
れた抵抗Ｒ４とキャパシタＣ２が単安定マルチバイブレ
ータＵ４２に接続されている。
【００１３】次に、図３および図４を用いて本実施の形
態の動作を説明する。なお、以下の説明において、用語
アクティブハイはハイレベルの信号を入力すると“１”
の信号を出力し、用語アクティブローはローレベルの信
号を入力すると“１”の信号を出力する意味で用いてい
る。
態の動作を説明する。なお、以下の説明において、用語
アクティブハイはハイレベルの信号を入力すると“１”
の信号を出力し、用語アクティブローはローレベルの信
号を入力すると“１”の信号を出力する意味で用いてい
る。
【００１４】マスタ制御ボード２０の中央処理装置２１
は、正常動作時、アドレスストローブ（ＡＳ）端子で所
定周期のパルス信号を発生させる。このパルス信号は信
号検出部２２のアンドゲートＧ２２のアクティブハイで
ある一方の入力端子に入力される。アンドゲートＧ２２
は、他方の入力端子がアクティブローであり、この端子
は常時接地されている。アンドゲートＧ２２は、これら
入力端子に入力した信号の論理積をとり、その結果を単
安定マルチバイブレータＵ２２に出力する。単安定マル
チバイブレータＵ２２は、抵抗Ｒ２とキャパシタＣ１の
時定数により充放電され、正常時には“１”のパルス信
号を出力する。すなわち、抵抗Ｒ２とキャパシタＣ１の
時定数は、中央処理装置２１が正常動作時の場合に、単
安定マルチバイブレータＵ２２より“１”の信号を出力
するように設定される。単安定マルチバイブレータＵ２
２の出力信号はアンドゲートＧ２５のアクティブハイの
一方の入力端子に入力される。
は、正常動作時、アドレスストローブ（ＡＳ）端子で所
定周期のパルス信号を発生させる。このパルス信号は信
号検出部２２のアンドゲートＧ２２のアクティブハイで
ある一方の入力端子に入力される。アンドゲートＧ２２
は、他方の入力端子がアクティブローであり、この端子
は常時接地されている。アンドゲートＧ２２は、これら
入力端子に入力した信号の論理積をとり、その結果を単
安定マルチバイブレータＵ２２に出力する。単安定マル
チバイブレータＵ２２は、抵抗Ｒ２とキャパシタＣ１の
時定数により充放電され、正常時には“１”のパルス信
号を出力する。すなわち、抵抗Ｒ２とキャパシタＣ１の
時定数は、中央処理装置２１が正常動作時の場合に、単
安定マルチバイブレータＵ２２より“１”の信号を出力
するように設定される。単安定マルチバイブレータＵ２
２の出力信号はアンドゲートＧ２５のアクティブハイの
一方の入力端子に入力される。
【００１５】一方、中央処理装置２１から出力されるア
ドレス信号中の３ビットがアドレスデコーダ２３でデコ
ードされ、マスタ制御ボード２０が動作しているときに
はアドレスデコーダ２３より“１”の信号Ｓ２が出力さ
れる。このアドレスデコーダ２３の出力Ｓ２はラッチ部
２４の入力端子Ｅに入力される。ラッチ部２４は、入力
端子Ｅに“１”の信号を入力している状態では、入力端
子Ｄに入力した中央処理装置２１からの出力信号Ｄを、
出力端子ＯよりアンドゲートＧ２５のアクティブハイの
入力端子に出力する。
ドレス信号中の３ビットがアドレスデコーダ２３でデコ
ードされ、マスタ制御ボード２０が動作しているときに
はアドレスデコーダ２３より“１”の信号Ｓ２が出力さ
れる。このアドレスデコーダ２３の出力Ｓ２はラッチ部
２４の入力端子Ｅに入力される。ラッチ部２４は、入力
端子Ｅに“１”の信号を入力している状態では、入力端
子Ｄに入力した中央処理装置２１からの出力信号Ｄを、
出力端子ＯよりアンドゲートＧ２５のアクティブハイの
入力端子に出力する。
【００１６】アンドゲートＧ２５は信号検出部２２の出
力とラッチ部２４の出力とを論理積演算してマスタマザ
ーボード１０のアンドゲートＧ１１に出力する。アンド
ゲートＧ１１のアクティブローの一方の入力端子はスイ
ッチＳＷ１により接地端子に接続されている。したがっ
て、アンドゲートＧ１１は、マスタ制御ボード２０のア
ンドゲートＧ２５の出力によって、“０”または“１”
のいずれかの信号を出力する。
力とラッチ部２４の出力とを論理積演算してマスタマザ
ーボード１０のアンドゲートＧ１１に出力する。アンド
ゲートＧ１１のアクティブローの一方の入力端子はスイ
ッチＳＷ１により接地端子に接続されている。したがっ
て、アンドゲートＧ１１は、マスタ制御ボード２０のア
ンドゲートＧ２５の出力によって、“０”または“１”
のいずれかの信号を出力する。
【００１７】マスタ制御ボード２０の正常動作時、アン
ドゲートＧ２５は“１”の信号をトランジスタ１２のゲ
ートに出力するので、アンドゲートＧ１１はトランジス
タ１２をオン状態にスイッチングして電源Ｖｃｃに接続
されているリレー１３をオン状態に駆動する。リレー１
３のオンにより、光伝送部１およびホストコンピュータ
２とマスタ制御ボード２０との間のデータ送／受信通路
が接続される。また、中央処理装置２１は“１”の出力
信号Ｓ３を出力し、この信号Ｓ３をマスタマザーボード
１０を介してスレーブマザーボード３０のスイッチＳＷ
３とスレーブ制御ボード４０の中央処理装置４１に送出
する。
ドゲートＧ２５は“１”の信号をトランジスタ１２のゲ
ートに出力するので、アンドゲートＧ１１はトランジス
タ１２をオン状態にスイッチングして電源Ｖｃｃに接続
されているリレー１３をオン状態に駆動する。リレー１
３のオンにより、光伝送部１およびホストコンピュータ
２とマスタ制御ボード２０との間のデータ送／受信通路
が接続される。また、中央処理装置２１は“１”の出力
信号Ｓ３を出力し、この信号Ｓ３をマスタマザーボード
１０を介してスレーブマザーボード３０のスイッチＳＷ
３とスレーブ制御ボード４０の中央処理装置４１に送出
する。
【００１８】一方、スレーブ制御ボード４０の正常動作
時、前述のマスタ制御ボード２０の説明と同様に、信号
検出部４２とデコーダ４３およびラッチ部４４の作用に
よりアンドゲートＧ４５が“１”の信号をアンドゲート
Ｇ３１に出力する。しかしながらこの場合には、アンド
ゲート３１のアクティブローである一方の入力端子は、
マスタ制御ボード２０の中央処理装置２１から出力され
る“１”の信号Ｓ３をスイッチＳＷ３を介して入力して
いる。このため、アンドゲート３１はトランジスタ３２
のゲートに“０”の信号を出力するのでトランジスタ３
２はオフ状態になっている。したがって、リレー３３は
電源Ｖｃｃからの電流が流れないオフ状態になり、スレ
ーブ制御ボード４０は光伝送部１とホストコンピュータ
２との通信通路が遮断される。
時、前述のマスタ制御ボード２０の説明と同様に、信号
検出部４２とデコーダ４３およびラッチ部４４の作用に
よりアンドゲートＧ４５が“１”の信号をアンドゲート
Ｇ３１に出力する。しかしながらこの場合には、アンド
ゲート３１のアクティブローである一方の入力端子は、
マスタ制御ボード２０の中央処理装置２１から出力され
る“１”の信号Ｓ３をスイッチＳＷ３を介して入力して
いる。このため、アンドゲート３１はトランジスタ３２
のゲートに“０”の信号を出力するのでトランジスタ３
２はオフ状態になっている。したがって、リレー３３は
電源Ｖｃｃからの電流が流れないオフ状態になり、スレ
ーブ制御ボード４０は光伝送部１とホストコンピュータ
２との通信通路が遮断される。
【００１９】マスタ制御ボード２０の中央処理装置２１
でエラーが発生すると、アドレスストローブ（ＡＳ）端
子から所定周期を有するパルス信号が出力されない。所
定周期を有するパルス信号が信号検出部２２に入力され
ないので、単安定マルチバイブレータＵ２２は“０”信
号を出力する。単安定マルチバイブレータＵ２２の出力
信号“０”がアンドゲートＧ２５のアクティブハイの一
方の入力端子に入力されると、アンドゲート２５は
“０”の信号を出力する。これにより、アンドゲートＧ
１１は“０”の信号を出力する。
でエラーが発生すると、アドレスストローブ（ＡＳ）端
子から所定周期を有するパルス信号が出力されない。所
定周期を有するパルス信号が信号検出部２２に入力され
ないので、単安定マルチバイブレータＵ２２は“０”信
号を出力する。単安定マルチバイブレータＵ２２の出力
信号“０”がアンドゲートＧ２５のアクティブハイの一
方の入力端子に入力されると、アンドゲート２５は
“０”の信号を出力する。これにより、アンドゲートＧ
１１は“０”の信号を出力する。
【００２０】アンドゲートＧ１１の“０”の出力信号は
トランジスタ１２をオフ状態にスイッチングしてリレー
１３をオフ状態にする。リレー１３のオフ状態により光
伝送部１およびホストコンピュータ２とマスタ制御ボー
ド２０とのデータ送／受信通路が遮断される。また、こ
れとともに中央処理装置２１は“０”の出力信号Ｓ３を
マスタマザーボード１０を介してスレーブマザーボード
３０のスイッチＳＷ３とスレーブ制御ボード４０の中央
処理装置４１に送出する。
トランジスタ１２をオフ状態にスイッチングしてリレー
１３をオフ状態にする。リレー１３のオフ状態により光
伝送部１およびホストコンピュータ２とマスタ制御ボー
ド２０とのデータ送／受信通路が遮断される。また、こ
れとともに中央処理装置２１は“０”の出力信号Ｓ３を
マスタマザーボード１０を介してスレーブマザーボード
３０のスイッチＳＷ３とスレーブ制御ボード４０の中央
処理装置４１に送出する。
【００２１】一方、このときスレーブ制御ボード４０が
正常に動作していれば、アンドゲートＧ４５が“１”の
信号をアンドゲートＧ３１に出力している。したがっ
て、アンドゲートＧ３１は、アンドゲートＧ４５から
“１”の信号をアクティブハイの入力端子に入力すると
ともに、スイッチＳＷ３を介して“０”の出力信号Ｓ３
をアクティブローの入力端子に入力する。
正常に動作していれば、アンドゲートＧ４５が“１”の
信号をアンドゲートＧ３１に出力している。したがっ
て、アンドゲートＧ３１は、アンドゲートＧ４５から
“１”の信号をアクティブハイの入力端子に入力すると
ともに、スイッチＳＷ３を介して“０”の出力信号Ｓ３
をアクティブローの入力端子に入力する。
【００２２】この結果、アンドゲートＧ３１は“１”の
出力信号をトランジスタ３２のゲートに出力してこれを
オン状態にする。よって、リレー３３はオン状態にな
り、スレーブ制御ボード４０は光伝送部１とホストコン
ピュータ２との通信通路が接続される。これにより、光
伝送部１およびホストコンピュータ２との通信通路が接
続され、スレーブ制御ボード４０がマスタ制御ボード２
０の代わりにコーデックボードおよびヘッドエンドの伝
送路の動作状態を監視する。
出力信号をトランジスタ３２のゲートに出力してこれを
オン状態にする。よって、リレー３３はオン状態にな
り、スレーブ制御ボード４０は光伝送部１とホストコン
ピュータ２との通信通路が接続される。これにより、光
伝送部１およびホストコンピュータ２との通信通路が接
続され、スレーブ制御ボード４０がマスタ制御ボード２
０の代わりにコーデックボードおよびヘッドエンドの伝
送路の動作状態を監視する。
【００２３】図５は本発明によるエラー復旧機能を備え
たヘッドエンドのエラー復旧方法を示したフローチャー
トである。図５において、監視ブロックであるマスタマ
ザーボード１０、マスタ制御ボード２０、スレーブマザ
ーボード３０およびスレーブ制御ボード４０に電源が供
給されると初期化を実行する（ステップ５０１）。
たヘッドエンドのエラー復旧方法を示したフローチャー
トである。図５において、監視ブロックであるマスタマ
ザーボード１０、マスタ制御ボード２０、スレーブマザ
ーボード３０およびスレーブ制御ボード４０に電源が供
給されると初期化を実行する（ステップ５０１）。
【００２４】初期化後、マスタ制御ボード２０およびス
レーブ制御ボード４０を正常動作させ、各コーデックボ
ードおよびヘッドエンドの監視処理を実行する（ステッ
プ５０２）。次に、マスタ制御ボード２０でエラーが発
生したかを否かを判断する（ステップ５０３）。エラー
が発生していない場合にはステップ５０２の処理を繰り
返し、もしエラーが発生した場合にはマスタ制御ボード
２０の動作を中止する（ステップ５０４）。
レーブ制御ボード４０を正常動作させ、各コーデックボ
ードおよびヘッドエンドの監視処理を実行する（ステッ
プ５０２）。次に、マスタ制御ボード２０でエラーが発
生したかを否かを判断する（ステップ５０３）。エラー
が発生していない場合にはステップ５０２の処理を繰り
返し、もしエラーが発生した場合にはマスタ制御ボード
２０の動作を中止する（ステップ５０４）。
【００２５】そして、スレーブマザーボード３０に信号
“０”を出力してリレー３３をオン状態にし、光伝送部
１およびホストコンピュータ２とスレーブ制御ボード間
に通信路を設定し、スレーブ制御ボード４０への切替処
理をおこなう（ステップ５０５）。次に、光伝送部１お
よびホストコンピュータ２と通信路が設定されたスレー
ブ制御ボード４０でマスタ制御ボード２０に代わって監
視処理を実行する（ステップ５０６）。
“０”を出力してリレー３３をオン状態にし、光伝送部
１およびホストコンピュータ２とスレーブ制御ボード間
に通信路を設定し、スレーブ制御ボード４０への切替処
理をおこなう（ステップ５０５）。次に、光伝送部１お
よびホストコンピュータ２と通信路が設定されたスレー
ブ制御ボード４０でマスタ制御ボード２０に代わって監
視処理を実行する（ステップ５０６）。
【００２６】スレーブ側への切替処理が終了すると、マ
スタ制御ボード２０が復旧したか否かかを判断する（ス
テップ５０７）。マスタ制御ボード２０が復旧していな
い場合には、ステップ５０６の処理を繰り返してマスタ
制御ボード２０に代わってスレーブ制御ボード４０が処
理を実行する。一方、マスタ制御ボード２０が復旧した
場合には、光伝送部１およびホストコンピュータ２とマ
スタ制御ボード２０間に通信路を再び設定し、マスタ制
御ボード２０が再び監視処理を実行するようにし、スレ
ーブ制御ボード４０は切替前の元の処理を実行する（ス
テップ５０８）。
スタ制御ボード２０が復旧したか否かかを判断する（ス
テップ５０７）。マスタ制御ボード２０が復旧していな
い場合には、ステップ５０６の処理を繰り返してマスタ
制御ボード２０に代わってスレーブ制御ボード４０が処
理を実行する。一方、マスタ制御ボード２０が復旧した
場合には、光伝送部１およびホストコンピュータ２とマ
スタ制御ボード２０間に通信路を再び設定し、マスタ制
御ボード２０が再び監視処理を実行するようにし、スレ
ーブ制御ボード４０は切替前の元の処理を実行する（ス
テップ５０８）。
【００２７】
【発明の効果】以上詳細に説明したように本発明によれ
ば、監視ブロックのマスタ制御部でエラーが発生して
も、エラーを復旧するまでの間、スレーブ制御部がマス
タ制御部に代わってい処理を続行することにより、通信
の途絶なしに監視を継続することができる。
ば、監視ブロックのマスタ制御部でエラーが発生して
も、エラーを復旧するまでの間、スレーブ制御部がマス
タ制御部に代わってい処理を続行することにより、通信
の途絶なしに監視を継続することができる。
【図１】本発明によるヘッドエンドの実施の形態を示す
機能ブロック図。
機能ブロック図。
【図２】従来技術におけるヘッドエンドの概略構成を示
したブロック図。
したブロック図。
【図３】図１に示したヘッドエンドのマスタマザーボー
ドおよびマスタ制御ボードの詳細回路ブロック図。
ドおよびマスタ制御ボードの詳細回路ブロック図。
【図４】図１に示したヘッドエンドのスレーブマザーボ
ードおよびスレーブ制御ボードの詳細回路ブロック図。
ードおよびスレーブ制御ボードの詳細回路ブロック図。
【図５】本発明によるヘッドエンドのエラー復旧制御方
法を示すフローチャート。
法を示すフローチャート。
１ 光伝送部 ２ ホストコンピュータ １０ マスタマザーボード ２０ マスタ制御ボード ３０ スレーブマザーボード ４０ スレーブ制御ボード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｇ０６Ｆ 13/00 ３５３ Ｇ０６Ｆ 13/00 ３５３Ｔ
Claims (6)
- 【請求項１】 コーデックボードおよびヘッドエンドの
伝送路の動作状態の監視機能を備え、この監視が正常に
行えているときには第１の信号を出力するとともに、正
常に行えなくなったエラー発生時には第２の信号を出力
するマスタ制御部と、 前記マスタ制御部と接続され、これより前記第１の信号
を入力すると放送信号を含む信号を送／受信する伝送部
および前記ヘッドエンドの各構成要素を制御するホスト
コンピュータと前記マスタ制御部との間の通信路を設定
し、前記第２の信号を入力するとこの通信路の設定を解
除するマスタマザー部と、 コーデックボードの伝送路の動作状態の監視機能を備
え、前記マスタ制御部より前記第２の信号を入力すると
前記マスタ制御部に代わってその処理を実行するスレー
ブ制御部と、 前記マスタ制御部より前記第２の信号を入力すると、前
記伝送部およびホストコンピュータと前記マスタ制御部
との間の通信路を設定するスレーブマザー部とを備えた
ことを特徴とするエラー復旧機能を備えたヘッドエン
ド。 - 【請求項２】 請求項１に記載のエラー復旧機能を備え
たヘッドエンドにおいて、 前記マスタ制御部および前記スレーブ制御部は、 コーデックボードおよびヘッドエンドの伝送路の動作状
態を監視し、この動作監視処理を正常に行えているとき
にはアドレスストローブ信号を、正常に行えないエラー
発生時には前記第２の信号を出力する中央処理装置と、 前記中央処理装置のアドレスストローブ信号の周期によ
ってこの中央処理装置の正常性を検出し、異常の場合に
はローレベルの信号を出力する信号検出部と、 前記中央処理装置から出力されるアドレスをデコーディ
ングしてマスタイネーブル信号を出力するアドレスデコ
ーダと、 前記アドレスデコーダから出力されるマスタイネーブル
信号に応じて、中央処理装置から入力受けたデータを出
力するラッチ部と、 前記信号検出部と前記ラッチ部から出力される信号を論
理積演算して出力する第１のアンドゲートとを備えるこ
とを特徴とするエラー復旧機能を備えたヘッドエンド。 - 【請求項３】 請求項１に記載のエラー復旧機能を備え
たヘッドエンドにおいて、 前記マスタマザー部とスレーブマザー部は、 ２入力端子の一方が前記第１のアンドゲートの出力端子
に接続されている第２のアンドゲートと、 前記第２のアンドゲートの他方の入力端子を、このアン
ドゲートをアクティブにする接地端子または前記中央処
理装置の第２の信号側に接続するスイッチと、 前記アンドゲートの出力によりスイッチングするトラン
ジスタと、 前記トランジスタのオン動作により前記伝送部および前
記ホストコンピュータと前記マスタ制御部との間の通信
路を設定するリレーとを備えることを特徴とするエラー
復旧機能を備えたヘッドエンド。 - 【請求項４】 請求項２に記載のエラー復旧機能を備え
たヘッドエンドにおいて、 前記信号検出部は、単安定マルチバイブレータとその時
定数を決定する抵抗およびキャパシタとを備え、前記中
央処理装置から正常なアドレスストローブ信号を入力す
ると、ハイレベルの信号を出力することを特徴とするエ
ラー復旧機能を備えたヘッドエンド。 - 【請求項５】 請求項３に記載のエラー復旧機能を備え
たヘッドエンドにおいて、 前記スイッチは、マスタマザー部の場合には前記接地端
子に接続され、スレーブマザー部の場合には前記第２の
信号側に接続されることを特徴とするエラー復旧機能を
備えたヘッドエンド。 - 【請求項６】 エラー復旧機能を備えたヘッドエンドの
制御方法において、電源の供給により初期化を行う段階
と、 マスタ制御部およびスレーブ制御部を動作させて各コー
デックボードおよびヘッドエンドの監視を実行する段階
と、 前記マスタ制御部でエラーが発生したかを判断し、エラ
ーが発生しなかった場合、前記監視を繰り返す段階と、 エラーが発生した場合、前記マスタ制御部の動作を中止
し、前記スレーブ制御部に前記エラーが発生した旨の信
号を出力して前記伝送部および前記ホストコンピュータ
と前記スレーブ制御部との間の通信路を設定して、前記
マスタ制御部に代わって前記スレーブ制御部が前記監視
を実行する段階と、 前記マスタ制御部が復旧完了されたかを判断し、このマ
スタ制御部が復旧されなかった場合、前記スレーブ制御
部が監視処理を続けて続行する段階と、 前記マスタ制御部が復旧された場合、前記伝送部および
前記ホストコンピュータと前記マスタ制御部との間の通
信路を再設定して、このマスタ制御部が監視処理を再び
実行する段階とを備えたことを特徴とするエラー復旧機
能を備えたヘッドエンド。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-18266 | 1995-06-29 | ||
| KR1019950018266A KR0164140B1 (ko) | 1995-06-29 | 1995-06-29 | 광-케이블 tv헤드-엔드 감시환경블럭의 에러 복구장치 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186982A JPH09186982A (ja) | 1997-07-15 |
| JP2900349B2 true JP2900349B2 (ja) | 1999-06-02 |
Family
ID=19418835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8169430A Expired - Fee Related JP2900349B2 (ja) | 1995-06-29 | 1996-06-28 | エラー復旧機能を備えたヘッドエンドおよびそのエラー復旧方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5877877A (ja) |
| JP (1) | JP2900349B2 (ja) |
| KR (1) | KR0164140B1 (ja) |
| CN (1) | CN1142717A (ja) |
| DE (1) | DE19626064C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190058287A (ko) * | 2017-11-20 | 2019-05-29 | 한국전자통신연구원 | 방송용 헤드엔드 시스템을 제어하는 장치 및 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437769B1 (ko) * | 2001-09-13 | 2004-06-30 | 엘지전자 주식회사 | 유기 ｅｌ 소자 제조방법 |
| JP4277562B2 (ja) * | 2003-04-11 | 2009-06-10 | 株式会社豊田自動織機 | Ｅｌディスプレイ |
| CN101282174B (zh) * | 2008-05-22 | 2011-12-14 | 北京合康亿盛变频科技股份有限公司 | 一种基于光纤通讯的编解码装置及高压变频器控制模块 |
| KR102650360B1 (ko) * | 2019-12-30 | 2024-03-22 | 엘지디스플레이 주식회사 | 표시장치와 그 구동 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2443303A1 (de) * | 1974-09-10 | 1976-03-18 | Bayer Ag | Verfahren und vorrichtung zum behandeln von folien |
| DE2603644C3 (de) * | 1976-01-30 | 1980-02-28 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Gemeinschaftsantennenanlage |
| US4520275A (en) * | 1983-12-28 | 1985-05-28 | Rockwell International Corporation | Master and slave power supply control circuits |
| US4710956A (en) * | 1984-05-31 | 1987-12-01 | American Television & Communications Corporation | Cable television system |
| JPS6460026A (en) * | 1987-08-31 | 1989-03-07 | Fujitsu Ltd | Transmission line switching device for communication equipment |
| USH850H (en) * | 1988-11-25 | 1990-11-06 | Single optical fiber slave/master transmision system | |
| DE4306032C2 (de) * | 1993-02-26 | 1997-03-06 | Siemens Ag | Schaltungsanordnung zum redundanten Aufbau in Kommunikationssystemen |
| US5706277A (en) * | 1993-05-28 | 1998-01-06 | Siemens Aktiengesellschaft | Method for changing-over to standby for a transmission device for the bidirectional transmission of digital signals and arrangement for carrying out the method |
| DE4433031A1 (de) * | 1994-04-06 | 1995-10-12 | Bosch Gmbh Robert | Verfahren zum Umschalten einer optischen Datenübertragungseinrichtung |
| DE4421305C2 (de) * | 1994-06-17 | 2002-07-18 | Siemens Ag | Schaltungsanordnung zum Umschalten zwischen den beiden Fasern einer zwischen zwei Knotenpunkten verlaufenden, gedoppelten Lichtwellenleiter-Verbindung |
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| US5682485A (en) * | 1994-12-01 | 1997-10-28 | Unisys Corporation | Deadlock avoidance for switched interconnect bus systems |
-
1995
- 1995-06-29 KR KR1019950018266A patent/KR0164140B1/ko not_active IP Right Cessation
-
1996
- 1996-06-14 US US08/663,750 patent/US5877877A/en not_active Expired - Fee Related
- 1996-06-28 DE DE19626064A patent/DE19626064C2/de not_active Expired - Fee Related
- 1996-06-28 CN CN96107171A patent/CN1142717A/zh active Pending
- 1996-06-28 JP JP8169430A patent/JP2900349B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190058287A (ko) * | 2017-11-20 | 2019-05-29 | 한국전자통신연구원 | 방송용 헤드엔드 시스템을 제어하는 장치 및 방법 |
| KR102425692B1 (ko) * | 2017-11-20 | 2022-07-27 | 한국전자통신연구원 | 방송용 헤드엔드 시스템을 제어하는 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004829A (ko) | 1997-01-29 |
| KR0164140B1 (ko) | 1999-01-15 |
| CN1142717A (zh) | 1997-02-12 |
| US5877877A (en) | 1999-03-02 |
| DE19626064C2 (de) | 2001-01-18 |
| DE19626064A1 (de) | 1997-01-02 |
| JPH09186982A (ja) | 1997-07-15 |
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