JP2892570B2 - パリティチェック保護回路 - Google Patents
パリティチェック保護回路Info
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- JP2892570B2 JP2892570B2 JP5116905A JP11690593A JP2892570B2 JP 2892570 B2 JP2892570 B2 JP 2892570B2 JP 5116905 A JP5116905 A JP 5116905A JP 11690593 A JP11690593 A JP 11690593A JP 2892570 B2 JP2892570 B2 JP 2892570B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は伝送装置等で用いられる
パリティチェック保護回路に関するものである。
パリティチェック保護回路に関するものである。
【０００２】
【従来の技術】伝送装置等では受信した信号の信号誤り
をパリティチェック等により検出して障害信号を生成
し、パリティチェック保護回路を用いて障害を判断して
いる。
をパリティチェック等により検出して障害信号を生成
し、パリティチェック保護回路を用いて障害を判断して
いる。
【０００３】このパリティチェック保護回路は、フレー
ムごとに障害信号の入力の有無を監視し、例えばＮフレ
ームのうちＭフレーム以上で障害信号が入力されたとき
障害と判断するものであり、図２に従来のパリティチェ
ック保護回路の一例を示す。
ムごとに障害信号の入力の有無を監視し、例えばＮフレ
ームのうちＭフレーム以上で障害信号が入力されたとき
障害と判断するものであり、図２に従来のパリティチェ
ック保護回路の一例を示す。
【０００４】図２において、１〜５，７は保持回路、６
は多数決論理回路である。
は多数決論理回路である。
【０００５】保持回路１〜４，７はフレーム同期信号Ａ
９が“１”のときＨ端子の入力信号を選択し“０”のと
きＬ端子の入力信号を選択して出力するセレクタ８と、
セレクタ８の出力信号を入力しクロックＣＰで記憶する
Ｄ型フリップ９とからなり、Ｄ型フリップフロップ９の
出力信号はセレクタ８のＨ端子に入力されている。従っ
て、保持回路１〜４，７はフレーム同期信号Ａ９が
“０”のときセレクタ８のＬ端子に入力される信号を取
込んで次にフレーム同期信号Ａ９が“０”になるまでの
１フレームの間この信号を保持する。
９が“１”のときＨ端子の入力信号を選択し“０”のと
きＬ端子の入力信号を選択して出力するセレクタ８と、
セレクタ８の出力信号を入力しクロックＣＰで記憶する
Ｄ型フリップ９とからなり、Ｄ型フリップフロップ９の
出力信号はセレクタ８のＨ端子に入力されている。従っ
て、保持回路１〜４，７はフレーム同期信号Ａ９が
“０”のときセレクタ８のＬ端子に入力される信号を取
込んで次にフレーム同期信号Ａ９が“０”になるまでの
１フレームの間この信号を保持する。
【０００６】図２では、保持回路５の出力は保持回路４
のセレクタ８のＬ端子にも接続され、保持回路４の出力
は保持回路３のセレクタ８のＬ端子にも接続され、保持
回路３の出力は保持回路２のセレクタ８のＬ端子にも接
続され、保持回路２の出力は保持回路１のセレクタ８の
Ｌ端子にも接続されているので、１フレームごとに保持
回路５の出力信号Ｄ６は保持回路４へ、保持回路４の出
力信号Ｄ５は保持回路３へ、保持回路３の出力信号Ｄ４
は保持回路２へ、保持回路２の出力Ｄ３は保持回路１へ
それぞれシフトされて保持される。従って、保持回路５
は現フレームにおける現在までの障害信号Ａ８の入力の
有無を示し、保持回路４は１フレーム前のフレームにお
ける、保持回路３は２フレーム前のフレームにおける、
保持回路２は３フレーム前のフレームにおける、保持回
路１は４フレーム前のフレームにおける障害信号Ａ８の
入力の有無をそれぞれ示すことになる。
のセレクタ８のＬ端子にも接続され、保持回路４の出力
は保持回路３のセレクタ８のＬ端子にも接続され、保持
回路３の出力は保持回路２のセレクタ８のＬ端子にも接
続され、保持回路２の出力は保持回路１のセレクタ８の
Ｌ端子にも接続されているので、１フレームごとに保持
回路５の出力信号Ｄ６は保持回路４へ、保持回路４の出
力信号Ｄ５は保持回路３へ、保持回路３の出力信号Ｄ４
は保持回路２へ、保持回路２の出力Ｄ３は保持回路１へ
それぞれシフトされて保持される。従って、保持回路５
は現フレームにおける現在までの障害信号Ａ８の入力の
有無を示し、保持回路４は１フレーム前のフレームにお
ける、保持回路３は２フレーム前のフレームにおける、
保持回路２は３フレーム前のフレームにおける、保持回
路１は４フレーム前のフレームにおける障害信号Ａ８の
入力の有無をそれぞれ示すことになる。
【０００７】保持回路５はクロックＣＰで動作するＤ型
フリップフロップ９と、フレーム同期信号Ａ９とＤ型フ
リップフロップ９の出力信号Ｄ６とを入力とするＡＮＤ
回路１０と、障害信号Ａ８とＡＮＤ回路１０の出力信号
とを入力とするＯＲ回路１１とからなり、ＯＲ回路１１
の出力信号はＤ型フリップフロップ９に入力されてい
る。従って、障害信号Ａ８が入力されたとき（“１”に
なったとき）、Ｄ型フリップフロップ９の出力信号Ｄ６
は“１”に保持され、次にフレーム同期信号Ａ９が入力
されたとき（“０”になったとき）クリアされて“０”
になる。
フリップフロップ９と、フレーム同期信号Ａ９とＤ型フ
リップフロップ９の出力信号Ｄ６とを入力とするＡＮＤ
回路１０と、障害信号Ａ８とＡＮＤ回路１０の出力信号
とを入力とするＯＲ回路１１とからなり、ＯＲ回路１１
の出力信号はＤ型フリップフロップ９に入力されてい
る。従って、障害信号Ａ８が入力されたとき（“１”に
なったとき）、Ｄ型フリップフロップ９の出力信号Ｄ６
は“１”に保持され、次にフレーム同期信号Ａ９が入力
されたとき（“０”になったとき）クリアされて“０”
になる。
【０００８】多数決論理回路６は保持回路１〜５の出力
信号Ｄ２〜Ｄ６のうちいずれか３つを入力とする１０個
のＡＮＤ回路１２と、各ＡＮＤ回路１２の出力信号の論
理和をとるＯＲ回路１３とからなり、出力信号Ｄ２〜Ｄ
６のうちいずれか３つ以上が“１”のとき“１”を出力
する。
信号Ｄ２〜Ｄ６のうちいずれか３つを入力とする１０個
のＡＮＤ回路１２と、各ＡＮＤ回路１２の出力信号の論
理和をとるＯＲ回路１３とからなり、出力信号Ｄ２〜Ｄ
６のうちいずれか３つ以上が“１”のとき“１”を出力
する。
【０００９】保持回路７は多数決論理回路６の出力信号
をフレーム同期信号Ａ９のタイミングで入力し、次のフ
レーム同期信号Ａ９まで保持する。
をフレーム同期信号Ａ９のタイミングで入力し、次のフ
レーム同期信号Ａ９まで保持する。
【００１０】例えば図３に示すタイムチャートにおい
て、時間ｔ1 で障害信号Ａ８が“１”になると、保持回
路５の出力信号Ｄ６は“１”に保持される。時間ｔ2 で
フレーム同期信号Ａ９が“０”になると前記出力信号Ｄ
６の内容“１”は保持回路４にシフトされ、保持回路４
の出力信号Ｄ５は“１”に保持される。このときこの例
では障害信号Ａ８は“１”になっているので、保持回路
６の出力信号Ｄ６は続けて“１”に保持される。時間ｔ
3 でフレーム同期信号Ａ９が“０”になると、保持回路
５の出力信号Ｄ６の内容“１”は保持回路４へ、保持回
路４の出力信号Ｄ５の内容“１”は保持回路３へそれぞ
れシフトされ、出力信号Ｄ５，Ｄ４は“１”に保持され
ると共に、保持回路５はクリアされて出力信号Ｄ６は
“０”になる。時間ｔ4 で障害信号Ａ８が“１”になる
と、保持回路５，４，３の出力信号Ｄ６，Ｄ５，Ｄ４は
いずれも“１”になり、多数決論理回路６の出力は
“１”になる。従って、時間ｔ5 でフレーム同期信号Ａ
が“０”になったとき多数決論理回路６の出力“１”は
保持回路７に入力され、保持回路７の出力信号Ｄ７は
“１”に保持される。
て、時間ｔ1 で障害信号Ａ８が“１”になると、保持回
路５の出力信号Ｄ６は“１”に保持される。時間ｔ2 で
フレーム同期信号Ａ９が“０”になると前記出力信号Ｄ
６の内容“１”は保持回路４にシフトされ、保持回路４
の出力信号Ｄ５は“１”に保持される。このときこの例
では障害信号Ａ８は“１”になっているので、保持回路
６の出力信号Ｄ６は続けて“１”に保持される。時間ｔ
3 でフレーム同期信号Ａ９が“０”になると、保持回路
５の出力信号Ｄ６の内容“１”は保持回路４へ、保持回
路４の出力信号Ｄ５の内容“１”は保持回路３へそれぞ
れシフトされ、出力信号Ｄ５，Ｄ４は“１”に保持され
ると共に、保持回路５はクリアされて出力信号Ｄ６は
“０”になる。時間ｔ4 で障害信号Ａ８が“１”になる
と、保持回路５，４，３の出力信号Ｄ６，Ｄ５，Ｄ４は
いずれも“１”になり、多数決論理回路６の出力は
“１”になる。従って、時間ｔ5 でフレーム同期信号Ａ
が“０”になったとき多数決論理回路６の出力“１”は
保持回路７に入力され、保持回路７の出力信号Ｄ７は
“１”に保持される。
【００１１】このように、図２に示すパリティチェック
保護回路はフレームごとに障害信号Ａ８の入力を監視
し、連続する５フレームのうち障害信号Ａ８が入力され
たフレームが３フレーム以上になったとき障害発生を示
す警報信号Ｄ７を出力するものである。
保護回路はフレームごとに障害信号Ａ８の入力を監視
し、連続する５フレームのうち障害信号Ａ８が入力され
たフレームが３フレーム以上になったとき障害発生を示
す警報信号Ｄ７を出力するものである。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成のパリティチェック保護回路では多数の部品を必要と
し、実装面積も広くなるという欠点があった。
成のパリティチェック保護回路では多数の部品を必要と
し、実装面積も広くなるという欠点があった。
【００１３】本発明は上記欠点を除去し、少数の部品で
構成できるパリティチェック回路を提供することを目的
とする。
構成できるパリティチェック回路を提供することを目的
とする。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するため、任意の連続するＮ個（Ｎは整数）のフレーム
のうち障害が発生したフレームがＭ個（Ｍは整数）以上
であるとき警報信号を出力するパリティチェック保護回
路において、（Ｎ＋３）ビットからなるアドレス
（Ａ1 ，Ａ2 ，…，ＡN+3 ）が指定されたとき、ビット
ＡN+3 が“１”でビットＡN+2 が“０”である場合には
（Ｎ＋１）ビットからなるデータ（Ａ1 ，Ａ2…，Ａ
N+1 ）を出力し、ビットＡN+3 が“１”でビットＡN+2
が“１”である場合には（Ｎ＋１）ビットからなるデー
タ（Ａ1 ，Ａ2 ，…，ＡN-1 ，１，ＡN+1）を出力し、
ビットＡN+3 が“０”でビットＡ1 〜ＡN のうち“１”
であるビットの数がＭ以上である場合には（Ｎ＋１）ビ
ットからなるデータ（Ａ2 ，Ａ3 ，…，ＡN-1 ，
ＡN+2 ，１）を出力し、ビットＡN+3 が“０”でビット
Ａ1 〜ＡNのうち“１”であるビットの数がＭ以上でな
い場合には（Ｎ＋１）ビットからなるデータ（Ａ2 ，Ａ
3 ，…，ＡN-1 ，ＡN+2 ，０）を出力するＲＯＭと、前
記ＲＯＭから出力されるデータを入力クロックに基づい
て記憶すると共に前記ＲＯＭの新しいアドレス（Ａ1 ，
Ａ2 ，…，ＡN+1 ）として出力する記憶回路とを備え、
前記ＲＯＭのアドレスのビットＡN+3 としてフレーム切
替え時にのみ“０”になるフレーム同期信号を入力し、
前記ＲＯＭのアドレスのビットＡN+2 として障害時に
“１”になる障害信号を入力し、前記記憶回路から出力
されるデータの（Ｎ＋１）番目のビットを警報信号とし
たものである。
するため、任意の連続するＮ個（Ｎは整数）のフレーム
のうち障害が発生したフレームがＭ個（Ｍは整数）以上
であるとき警報信号を出力するパリティチェック保護回
路において、（Ｎ＋３）ビットからなるアドレス
（Ａ1 ，Ａ2 ，…，ＡN+3 ）が指定されたとき、ビット
ＡN+3 が“１”でビットＡN+2 が“０”である場合には
（Ｎ＋１）ビットからなるデータ（Ａ1 ，Ａ2…，Ａ
N+1 ）を出力し、ビットＡN+3 が“１”でビットＡN+2
が“１”である場合には（Ｎ＋１）ビットからなるデー
タ（Ａ1 ，Ａ2 ，…，ＡN-1 ，１，ＡN+1）を出力し、
ビットＡN+3 が“０”でビットＡ1 〜ＡN のうち“１”
であるビットの数がＭ以上である場合には（Ｎ＋１）ビ
ットからなるデータ（Ａ2 ，Ａ3 ，…，ＡN-1 ，
ＡN+2 ，１）を出力し、ビットＡN+3 が“０”でビット
Ａ1 〜ＡNのうち“１”であるビットの数がＭ以上でな
い場合には（Ｎ＋１）ビットからなるデータ（Ａ2 ，Ａ
3 ，…，ＡN-1 ，ＡN+2 ，０）を出力するＲＯＭと、前
記ＲＯＭから出力されるデータを入力クロックに基づい
て記憶すると共に前記ＲＯＭの新しいアドレス（Ａ1 ，
Ａ2 ，…，ＡN+1 ）として出力する記憶回路とを備え、
前記ＲＯＭのアドレスのビットＡN+3 としてフレーム切
替え時にのみ“０”になるフレーム同期信号を入力し、
前記ＲＯＭのアドレスのビットＡN+2 として障害時に
“１”になる障害信号を入力し、前記記憶回路から出力
されるデータの（Ｎ＋１）番目のビットを警報信号とし
たものである。
【００１５】
【作用】任意の連続するＮ個のフレームのうち障害が発
生したフレームがＭ個以上であるとき障害信号を発生す
る回路を、フレーム同期信号および障害信号を入力信号
とする順序回路に置き換え、これをＲＯＭと記憶回路と
で構成することで使用部品数の大幅な削減を図ってい
る。
生したフレームがＭ個以上であるとき障害信号を発生す
る回路を、フレーム同期信号および障害信号を入力信号
とする順序回路に置き換え、これをＲＯＭと記憶回路と
で構成することで使用部品数の大幅な削減を図ってい
る。
【００１６】
【実施例】図１は本発明の実施例を示す回路図である。
【００１７】図１において、１０１はＲＯＭ（Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）、１０２はクロックＣＰの
立上りで入力データを記憶する記憶回路であって、ＲＯ
Ｍ１０１の出力端子Ｏ２〜Ｏ７は記憶回路１０２の入力
端子Ｉ２〜Ｉ７にそれぞれ接続され、記憶回路１０２の
出力端子Ｏ２〜Ｏ７はＲＯＭ１０１のアドレス入力端子
Ｉ２〜Ｉ７にそれぞれ接続され、ＲＯＭ１０１のアドレ
ス入力端子Ｉ８，Ｉ９には外部から障害信号Ａ８、フレ
ーム同期信号Ａ９がそれぞれ入力されており、一種の順
序回路を構成している。なお、信号Ｄ２〜Ｄ７はＲＯＭ
１０１の出力端子Ｏ２〜Ｏ７から出力され記憶回路１０
２の入力端子Ｉ１〜Ｉ７に入力されるデータ、信号Ａ２
〜Ａ７は記憶回路１０２の出力端子Ｏ２〜Ｏ７から出力
されＲＯＭ１０１の入力端子Ｉ１〜Ｉ７にアドレスとし
て入力されるデータであり、信号Ａ７は警報信号として
外部へも出力されている。
Ｏｎｌｙ Ｍｅｍｏｒｙ）、１０２はクロックＣＰの
立上りで入力データを記憶する記憶回路であって、ＲＯ
Ｍ１０１の出力端子Ｏ２〜Ｏ７は記憶回路１０２の入力
端子Ｉ２〜Ｉ７にそれぞれ接続され、記憶回路１０２の
出力端子Ｏ２〜Ｏ７はＲＯＭ１０１のアドレス入力端子
Ｉ２〜Ｉ７にそれぞれ接続され、ＲＯＭ１０１のアドレ
ス入力端子Ｉ８，Ｉ９には外部から障害信号Ａ８、フレ
ーム同期信号Ａ９がそれぞれ入力されており、一種の順
序回路を構成している。なお、信号Ｄ２〜Ｄ７はＲＯＭ
１０１の出力端子Ｏ２〜Ｏ７から出力され記憶回路１０
２の入力端子Ｉ１〜Ｉ７に入力されるデータ、信号Ａ２
〜Ａ７は記憶回路１０２の出力端子Ｏ２〜Ｏ７から出力
されＲＯＭ１０１の入力端子Ｉ１〜Ｉ７にアドレスとし
て入力されるデータであり、信号Ａ７は警報信号として
外部へも出力されている。
【００１８】ＲＯＭ１０１には、信号Ａ２〜Ａ９につい
て図４に示すフローチャートのステップＳ１〜Ｓ９の処
理を行った結果が信号Ａ２〜Ａ７をアドレスとする領域
に予め格納してあり、信号Ａ２〜Ａ９を入力端子Ｉ２〜
Ｉ９に入力したとき、それに対応する結果が信号Ｄ２〜
Ｄ７として出力端子Ｏ２〜Ｏ７から出力される。しか
し、説明の便宜上ＲＯＭ１０１は図４のステップＳ２〜
Ｓ９の機能を有するものと仮定して、本実施例の動作を
図４を参照しながら以下説明する。
て図４に示すフローチャートのステップＳ１〜Ｓ９の処
理を行った結果が信号Ａ２〜Ａ７をアドレスとする領域
に予め格納してあり、信号Ａ２〜Ａ９を入力端子Ｉ２〜
Ｉ９に入力したとき、それに対応する結果が信号Ｄ２〜
Ｄ７として出力端子Ｏ２〜Ｏ７から出力される。しか
し、説明の便宜上ＲＯＭ１０１は図４のステップＳ２〜
Ｓ９の機能を有するものと仮定して、本実施例の動作を
図４を参照しながら以下説明する。
【００１９】クロックＣＰが記憶回路１０２に入力され
るごとに、図４に示すＡからＢまでの処理（ステップＳ
１〜Ｓ９）が実行される。すなわち、クロックＣＰが記
憶回路１０２に入力されると、記憶回路１０２はＲＯＭ
１０２から出力されている信号Ｄ２〜Ｄ７を記憶し、こ
れらを信号Ａ２〜Ａ７としてＲＯＭ１０１へ出力する
（図４のステップＳ１）。ここで、信号Ａ２〜Ａ６はそ
れぞれ１フレーム前から４フレーム前までの各フレーム
および現フレームにおける障害信号Ａ８の入力の有無を
表わし、Ａ７は前述のように警報信号を表わしている。
るごとに、図４に示すＡからＢまでの処理（ステップＳ
１〜Ｓ９）が実行される。すなわち、クロックＣＰが記
憶回路１０２に入力されると、記憶回路１０２はＲＯＭ
１０２から出力されている信号Ｄ２〜Ｄ７を記憶し、こ
れらを信号Ａ２〜Ａ７としてＲＯＭ１０１へ出力する
（図４のステップＳ１）。ここで、信号Ａ２〜Ａ６はそ
れぞれ１フレーム前から４フレーム前までの各フレーム
および現フレームにおける障害信号Ａ８の入力の有無を
表わし、Ａ７は前述のように警報信号を表わしている。
【００２０】ＲＯＭ１０１は前記信号Ａ２〜Ａ７および
外部から入力される障害信号Ａ８（障害を示すとき
“１”になるものとする）とフレーム同期信号Ａ９（フ
レームが次のフレームに移るとき“０”に変化するパル
スであるとする）に基づいて図４に示すステップＳ２〜
Ｓ９の処理を実行する。
外部から入力される障害信号Ａ８（障害を示すとき
“１”になるものとする）とフレーム同期信号Ａ９（フ
レームが次のフレームに移るとき“０”に変化するパル
スであるとする）に基づいて図４に示すステップＳ２〜
Ｓ９の処理を実行する。
【００２１】すなわち、ＲＯＭ１０１はフレーム同期信
号Ａ９が“１”であるとき（ステップＳ２）、信号Ａ２
〜Ａ７をそのまま信号Ｄ２〜Ｄ７として出力する（ステ
ップＳ３）。ただし、障害信号Ａ８が“１”であるとき
は、信号Ｄ６を“１”に変えて出力する（ステップＳ
８，Ｓ９）。つまり、次のフレームに移るとき以外は障
害信号Ａ８の監視のみを実行する。
号Ａ９が“１”であるとき（ステップＳ２）、信号Ａ２
〜Ａ７をそのまま信号Ｄ２〜Ｄ７として出力する（ステ
ップＳ３）。ただし、障害信号Ａ８が“１”であるとき
は、信号Ｄ６を“１”に変えて出力する（ステップＳ
８，Ｓ９）。つまり、次のフレームに移るとき以外は障
害信号Ａ８の監視のみを実行する。
【００２２】フレーム同期信号Ａ９が“０”になりフレ
ームが次のフレームに移ったときには（ステップＳ
２）、ＲＯＭ１０１は信号Ａ２〜Ａ６の“１”の数が３
以上であるか否かを判断し（ステップＳ４）、“１”の
数が３以上であるときは信号Ｄ７を“１”にし（ステッ
プＳ５）、“１”の数が３以上でないときは信号Ｄ７を
“０”にする（ステップＳ６）。信号Ａ２〜Ａ６は過去
５フレームの各フレームにおける障害信号Ａ８の入力の
有無をそれぞれ表わすから、過去５フレームのうち３フ
レーム以上で障害が発生したとき信号Ｄ７は“１”にな
る。５フレームのうち３フレーム以上が障害であれば間
違いなく障害が発生したものと判断するものである。
ームが次のフレームに移ったときには（ステップＳ
２）、ＲＯＭ１０１は信号Ａ２〜Ａ６の“１”の数が３
以上であるか否かを判断し（ステップＳ４）、“１”の
数が３以上であるときは信号Ｄ７を“１”にし（ステッ
プＳ５）、“１”の数が３以上でないときは信号Ｄ７を
“０”にする（ステップＳ６）。信号Ａ２〜Ａ６は過去
５フレームの各フレームにおける障害信号Ａ８の入力の
有無をそれぞれ表わすから、過去５フレームのうち３フ
レーム以上で障害が発生したとき信号Ｄ７は“１”にな
る。５フレームのうち３フレーム以上が障害であれば間
違いなく障害が発生したものと判断するものである。
【００２３】引続いてＲＯＭ１０１は信号Ａ３〜Ａ６を
それぞれ信号Ｄ２〜Ｄ５として出力し、信号Ｄ６を
“０”に変えて出力する（ステップＳ７）。これによ
り、信号Ｄ６はフレーム切り換え後の現フレームにおけ
る障害信号Ａ８の入力の有無を表わし（そのために、フ
レーム切り換え後に信号Ｄ６を“０”にして過去の情報
をクリアしている）、信号Ｄ２〜Ｄ５は１フレームから
４フレーム前までの各フレームにおける障害信号Ａ８の
入力の有無を表わすことになる。ただし、障害信号Ａ８
が“１”であるときは、前記信号Ｄ６を“１”に変えて
出力する（ステップＳ８，Ｓ９）。
それぞれ信号Ｄ２〜Ｄ５として出力し、信号Ｄ６を
“０”に変えて出力する（ステップＳ７）。これによ
り、信号Ｄ６はフレーム切り換え後の現フレームにおけ
る障害信号Ａ８の入力の有無を表わし（そのために、フ
レーム切り換え後に信号Ｄ６を“０”にして過去の情報
をクリアしている）、信号Ｄ２〜Ｄ５は１フレームから
４フレーム前までの各フレームにおける障害信号Ａ８の
入力の有無を表わすことになる。ただし、障害信号Ａ８
が“１”であるときは、前記信号Ｄ６を“１”に変えて
出力する（ステップＳ８，Ｓ９）。
【００２４】なお、図４に示すステップＳ１〜Ｓ９の処
理の開始に先立って記憶回路１０２の出力を信号ＩＮＩ
Ｔでクリアし、信号Ａ２〜Ａ７を“０”にセットする。
理の開始に先立って記憶回路１０２の出力を信号ＩＮＩ
Ｔでクリアし、信号Ａ２〜Ａ７を“０”にセットする。
【００２５】以上説明したように本実施例は、障害信号
Ａ８の入力の有無を常時監視し、その結果をフレームご
とに最高５フレームまで記憶し、フレームの切り換えご
とに過去５フレームのうち障害のあったフレーム数を調
べ、障害のあったフレーム数が３フレーム以上であると
き警報信号を出力するものである。
Ａ８の入力の有無を常時監視し、その結果をフレームご
とに最高５フレームまで記憶し、フレームの切り換えご
とに過去５フレームのうち障害のあったフレーム数を調
べ、障害のあったフレーム数が３フレーム以上であると
き警報信号を出力するものである。
【００２６】しかし、本実施例では前述したように、Ｒ
ＯＭ１０１はあくまで信号Ａ２〜Ａ９をアドレスとして
入力したとき対応する領域に予め記憶されていたデータ
を信号Ｄ２〜Ｄ７として出力するものであり、信号Ａ２
〜Ａ９の起り得る全ての組合せについて図４に示す処理
に従って予め計算を行い、その結果を信号Ａ２〜Ａ９を
アドレスとする領域に格納したものである。すなわち、
本実施例はパリティチェック保護回路を順序回路に置き
換え、これをＲＯＭ１０１と記憶回路１０２とで実現し
たものであり、このＲＯＭを用いることにより使用部品
数の大幅な削減を可能にし、実装面積の縮小を可能にし
たものである。
ＯＭ１０１はあくまで信号Ａ２〜Ａ９をアドレスとして
入力したとき対応する領域に予め記憶されていたデータ
を信号Ｄ２〜Ｄ７として出力するものであり、信号Ａ２
〜Ａ９の起り得る全ての組合せについて図４に示す処理
に従って予め計算を行い、その結果を信号Ａ２〜Ａ９を
アドレスとする領域に格納したものである。すなわち、
本実施例はパリティチェック保護回路を順序回路に置き
換え、これをＲＯＭ１０１と記憶回路１０２とで実現し
たものであり、このＲＯＭを用いることにより使用部品
数の大幅な削減を可能にし、実装面積の縮小を可能にし
たものである。
【００２７】図５および図６は本実施例におけるＲＯＭ
データの遷移を示すもので、図３に示すタイムチャート
に対応するものである。
データの遷移を示すもので、図３に示すタイムチャート
に対応するものである。
【００２８】なお、前記ＲＯＭとして記憶装置１０２を
内蔵するものを用いれば、更に部品数の削減を図ること
ができ、実装面積の縮小を実現できる。
内蔵するものを用いれば、更に部品数の削減を図ること
ができ、実装面積の縮小を実現できる。
【００２９】また、本実施例では、５フレームのうち３
フレーム以上で障害が生じたときに警報信号を出すパリ
ティチェック保護回路を例として説明したが、上記の各
フレーム数はこれに限定されるものではない。
フレーム以上で障害が生じたときに警報信号を出すパリ
ティチェック保護回路を例として説明したが、上記の各
フレーム数はこれに限定されるものではない。
【００３０】
【発明の効果】以上、詳細に説明したように本発明によ
れば、ＲＯＭと記憶回路とで回路を構成したので使用部
品の数を大幅に減少させることが可能になり、実装面積
も大幅に縮小させることができる。
れば、ＲＯＭと記憶回路とで回路を構成したので使用部
品の数を大幅に減少させることが可能になり、実装面積
も大幅に縮小させることができる。
【図１】本発明の実施例を示す回路図である。
【図２】従来のパリティチェック保護回路の回路図であ
る。
る。
【図３】図２のタイムチャートである。
【図４】図１に示す実施例のフローチャートである。
【図５】図３のタイムチャートに沿ったＲＯＭデータの
遷移を示す図である。
遷移を示す図である。
【図６】図３のタイムチャートに沿ったＲＯＭデータの
遷移を示す図である。
遷移を示す図である。
１０１ ＲＯＭ １０２ 記憶回路
Claims (1)
- 【請求項１】 任意の連続するＮ個（Ｎは整数）のフレ
ームのうち障害が発生したフレームがＭ個（Ｍは整数）
以上であるとき警報信号を出力するパリティチェック保
護回路において、 （Ｎ＋３）ビットからなるアドレス（Ａ1 ，Ａ2 …，Ａ
N+3 ）が指定されたとき、ビットＡN+3 が“１”でビッ
トＡN+2 が“０”である場合には（Ｎ＋１）ビットから
なるデータ（Ａ1 ，Ａ2 ，…，ＡN+1 ）を出力し、ビッ
トＡN+3 が“１”でビットＡN+2 が“１”である場合に
は（Ｎ＋１）ビットからなるデータ（Ａ1 ，Ａ2 ，…，
ＡN-1 ，１，ＡN+1 ）を出力し、ビットＡN+3 が“０”
でビットＡ1 〜ＡN のうち“１”であるビットの数がＭ
以上である場合には（Ｎ＋１）ビットからなるデータ
（Ａ2 ，Ａ3 ，…，ＡN-1 ，ＡN+2 ，１）を出力し、ビ
ットＡN+3 が“０”でビットＡ1 〜ＡN のうち“１”で
あるビットの数がＭ以上でない場合には（Ｎ＋１）ビッ
トからなるデータ（Ａ2 ，Ａ3 ，…，ＡN-1 ，ＡN+2，
０）を出力するＲＯＭと、 前記ＲＯＭから出力されるデータを入力クロックに基づ
いて記憶すると共に前記ＲＯＭの新しいアドレス
（Ａ1 ，Ａ2 ，…，ＡN+1 ）として出力する記憶回路と
を備え、 前記ＲＯＭのアドレスのビットＡN+3 としてフレーム切
替え時にのみ“０”になるフレーム同期信号を入力し、
前記ＲＯＭのアドレスのビットＡN+2 として障害時に
“１”になる障害信号を入力し、前記記憶回路から出力
されるデータの（Ｎ＋１）番目のビットを警報信号とし
たことを特徴とするパリティチェック保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116905A JP2892570B2 (ja) | 1993-05-19 | 1993-05-19 | パリティチェック保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116905A JP2892570B2 (ja) | 1993-05-19 | 1993-05-19 | パリティチェック保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334632A JPH06334632A (ja) | 1994-12-02 |
| JP2892570B2 true JP2892570B2 (ja) | 1999-05-17 |
Family
ID=14698548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116905A Expired - Fee Related JP2892570B2 (ja) | 1993-05-19 | 1993-05-19 | パリティチェック保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892570B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5336305B2 (ja) * | 2009-08-12 | 2013-11-06 | 展生 小田 | コンピューターディスプレイ・モニタ用書類立て |
-
1993
- 1993-05-19 JP JP5116905A patent/JP2892570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334632A (ja) | 1994-12-02 |
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