JP2889701B2 - クロック分配システムにおけるライン遅延の自動補償方法およびシステム - Google Patents

クロック分配システムにおけるライン遅延の自動補償方法およびシステム

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Description

【発明の詳細な説明】 本発明は、クロック発生器がクロック路を介して一群
の分散されたクロック信号バッファへとマスタークロッ
ク信号を分配するようなクロック分配システムにおける
ライン遅延の自動補償方法およびシステムに関するもの
である。
例えば、デジタル交換機には、同期データ伝送バスを
介して互いに通信する多数の分散されたコンピュータユ
ニットがある。一つの同期バスに接続されたコンピュー
タユニットタイミング信号によって互いに同期されねば
ならない。データ伝送バスの動作に関する限り、その目
的は、クロック信号が各コンピュータユニットに実質的
に同じ位相にて到達するように、または、クロック信号
が所望の位相差を有するように、タイミング信号を分配
することである。
タイミング、すなわち、クロック信号の分配システム
においては、中央のクロック信号発生器が、いわゆるマ
スタークロック信号を発生する。このマスタークロック
信号は、クロック信号を１つまたはそれ以上の分散され
たコンピュータユニットへと分配させるような処理を行
なうクロック信号バッファへと１つまたはそれ以上のケ
ーブル経路を通して分配されるものである。
同じクロック分配路におけるクロック信号バッファ
は、クロック信号を分配するクロック信号発生器から異
なるライン長さのところに配置されている。このような
クロック分配システムにおいては、出力クロックパルス
の位相は、各バッファにおいて、そのバッファと、その
バッファへマスタークロック信号を分配するクロック信
号発生器との間の遅延を補償するように調整されねばな
らない。このような遅延は、それらのバッファとクロッ
ク信号発生器との間の特定のケーブル長さによって生ず
るものである。このような遅延補償の後においては、異
なるコンピュータによって受信されるクロック信号は、
同じ位相を有しており、または、所望の時間差がそれら
の間に設定されている。
もし、クロック信号バッファとクロック信号発生器と
の間に一定長さのラインが使用されるならば、クロック
信号分配においてライン遅延を補償する必要はない。
一定長さのラインを使用する場合には、バッファを同
じクロック路に並列に接続することはできず、クロック
分配は、星形に接続された各ケーブルを介して各バッフ
ァに対して行わねばならない。
クロック位相を補償する一つの方法として、手動的方
法がある。このような場合においては、各クロック信号
バッファに対して位相プリセットを手動にて設定してお
く。その位相プリセットの値は、マスタークロック信号
を送信する発生器とバッファとの間のライン部分の長さ
に依存している。バッファは、例えば、バックエンドタ
ーミナルまたはブリッジ接続によって、必要とされるバ
ッファ特定位相プリセット値を知らされる。このような
位相プリセットの手動設定を行なうときには、誤って設
定してしまう可能性が高く、しかも誤って設定したこと
に気付くことが難しい。このことは、精度上の理由から
必要とされる位相プリセット値の数が多い場合に、特に
そうである。
このような補償を行なう別の既知の方法としては、ク
ロック路のマスタークロック端でその補償を行なうよう
なものがある。この種のシステムについては、米国特許
第5298866号明細書に開示されている。この米国特許に
おいては、クロック分配路からバッファへと延びる各ク
ロック分配路と並列に、別個の復帰路が、バッファの直
前でそのクロック分配路に接続される。そのクロック分
配路は、遅延素子を備えたループを含む。そのループに
も、クロック信号が供給される。したがって、その遅延
されたクロック信号が、基準信号として作用する。この
ロジックにより、種々なクロック分配路からの戻り信号
の位相とその基準信号の位相との間の比較がなされ、各
出力クロック信号の位相が基準信号の位相と一致するよ
うに、各出力クロック信号の位相が調整される。
カナダ特許CA−1 301261（Grover）には、同期化すべ
きアプリケーションモジュールが同じクロック分配路に
あるような場合において補償を行なうものが開示されて
いる。この方法の特徴は、そのクロック分配路に接続さ
れた各モジュールについて別々に補償が行われるという
ことである。各モジュールは、同じ共通の時間基準に固
定されたPLLクロック信号発生器を備える。このシステ
ムは、次のようになっている。すなわち、そのクロック
分配路の他端のマスタークロックは、クロックパルスを
下り信号路へ送信する。この路と並列に、戻り信号路が
ある。マスタークロックから遠い路の両端は、互いに接
続されており、マスタークロック端での戻り路の端部
は、反射が起きないように終端されている。各モジュー
ルは、同じ点で下り路および戻り路に接続されている。
マスタークロックがクロックパルスを下り路へ送信する
とき、そのモジュールは、そのパルスのエッジがそのモ
ジュールに到達するときを検出する。パルスは、下り路
の端部へと進み、戻り路にてマスタークロックの方へ戻
る。モジュールは、パルスのエッジがそのモジュールに
到達するときを検出する。このとき、そのモジュール
は、出力信号と戻り信号との間の正確な時間間隔を知
る。この時間間隔の２分の１が、そのモジュールの配置
位置のそれらの路の端部からの距離を時間で表したもの
を示している。こうして、各モジュールは、その配置位
置がそれらの路の端部からどのくらい離れた距離にある
のかを時間の単位で知る。新しいクロックパルスが各モ
ジュールを通過するとき、各モジュールは、その通過に
応答して、各モジュールによって測定された時間の正確
に２分の１の時間後に、各クロック分配回路へと同期化
パルスを発生する。この段階では、このクロックパルス
は、下り路の端部へと進む。こうして、各モジュール
は、正確に同じ瞬時にて同期化パルスを発生する。この
ようにして、各モジュールのクロックは、同じ時間基
準、すなわち、マスタークロックからのクロックパルス
が下り路の端部に進んだ瞬時に固定される。
クロックパルスが戻り路にて戻るとき、そのモジュー
ルは、下りパルスと戻りパルスとの間の時間間隔を測定
し、次のクロックパルスがその時間間隔の２分の１の時
間後にそのモジュールをバイパスした時に、もう一つ別
の同期化パルスを発生する。このような動作が連続的に
繰り返され、モジュールクロック回路の同期化パルス
は、マスタークロックからのパルスが下り路の端部に達
したときに、常に更新される。
このカナダ特許において使用されている方法の欠点
は、各モジュールがそのモジュールとクロック路の端部
との間のマスタークロックパルスの伝播遅延を測定する
という点にある。マスタークロックとモジュールとの間
の遅延は確定されておらず、したがって、マスタークロ
ックパルスの位相が見出されない。すなわち、マスター
クロックがクロックパルスを送信する瞬時が検出されな
いのである。しかしながら、モジュールの時間が遅延な
くマスタークロックの時間と正確に同じであるか、また
は、マスタークロックの時間に任意の遅延を加えた時間
と正確に同じであることが望まれる場合が多々ある。も
し、モジュールの時間がマスタークロックの時間と同じ
である場合には、モジュールクロックは、マスタークロ
ックからのパルスがそのモジュールとマスタークロック
との間の距離によって生ぜしめられる遅延をもって到達
することを予想すべきである。これは、前述のカナダ特
許の方法では可能ではない。
本発明の目的は、分散クロック分配システムにおいて
マスタークロック発生器とバッファとの間のラインによ
ってクロック信号に生ぜしめられる実際の遅延を測定で
き、それに応じて各クロック信号バッファにおける遅延
を自動的に補償して、すべてのバッファが同じ位相を有
するクロック信号、または、他のバッファに関して所望
の位相関係を有したクロック信号を発生するようにする
方法を提供することである。
本発明の方法の特徴は、各位相がマスタークロック発
生器の位相と同期されていることであり、また、その同
期化プロセスにおいて、各バッファがクロック路の長さ
を少なくとも有するラインに接続され、そのラインの始
端が、そのクロック路のマスタークロック発生器に近接
しており、各バッファがこのバッファとそのラインの始
端との間のライン部分の長さに比例した変数を別々に測
定して、その測定値に基づいて、そのラインのそのライ
ン部分における信号の伝播時間を決定し、各バッファが
その伝播時間に相当する位相プリセット値をその出力ク
ロック信号の位相に対して設定することである。
測定すべき変数は、ライン部分のインピーダンスであ
りうる。このインピーダンスに基づいて、バッファは、
信号の伝播時間を測定する。また、その変数は、バッフ
ァからマスタークロック発生器の方向へと進む測定信号
と、そこから戻る測定信号との間のケーブルにおける位
相差でありうる。したがって、ラインは、信号ラインで
ありうる。この場合には、戻り測定信号は、反射信号で
あり、または、そのラインは、ループでありうる。
本発明の方法において、すべてのクロック信号バッフ
ァは、そのライン長さにしたがった各位相プリセット値
を設定する。したがって、位相プリセット値は、手動に
て設定される必要はなく、使用すべきラインの長さは、
自由に選定されうる。クロック信号バッファという表現
は、入来クロック信号からバッファリングによってクロ
ックパルスを発生するという方法に由来するものである
が、本発明は、入来クロック信号から、例えば、位相固
定ループによって出力クロック信号を発生するすべての
方法に適用しうるものである。したがって、ここで使用
する用語「バッファ」は、本発明のバッファリング技法
を意味するものに限定されるものではなく、典型的な意
味を有するものである。
本発明によれば、位相プリセット値を非常に正確に設
定することができる。何故ならば、その設定は、（シス
テム特定の）測定結果に基づいて行われるからである。
本発明のシステムおよび他の好ましい実施例の特徴に
ついては、本請求の範囲の記載に限定されているところ
である。
次に、本発明によるクロック信号遅延の自動補償シス
テムを例示している添付図面に基づいて、本発明をより
詳細に説明する。
添付図面は、クロック信号分配におけるライン遅延を
自動的に補償するための本発明の方法を実施するシステ
ムを示しており、この図には、Nokia DX 200デジタル交
換機の多数のクロックバッファP1...PNおよびクロック
信号発生器１と、その発生器とバッファとの間のクロッ
ク路ケーブルＣとが例示されている。このクロック路ケ
ーブルは、クロック信号発生器１に始まって、その路の
最後のバッファPNで終わっている。このシステムにおい
て、クロック信号発生器１は、例えば、16384MHzおよび
8kHzのマスタークロック信号を１つまたはそれ以上のク
ロック路２にてクロック信号バッファP1...PNへと分配
する。
クロック信号バッファは、クロック信号発生器１によ
って送信された16384MHzおよび8kHzのマスタークロック
信号を受信し、そのマスタークロック信号を用いて、交
換クロックを使用するバッファのための自身の8192MHz
および8kHzの出力クロック信号を発生する。バッファ
は、バッファリングまたは位相固定ループによるクロッ
ク信号の再生により入来クロック信号からそれらの出力
クロック信号を発生する。その目的は、交換クロックを
使用するバッファへすべてのバッファP1...PNからクロ
ック信号を、クロック路ケーブルによって生ぜしめられ
る伝播遅延とは関係なしに出来るだけ同じ位相で送信す
ることである。その遅延は、通常、クロック信号バッフ
ァによって受信される信号の５−6ns/mの範囲内にあ
る。別の仕方では、システムタイミングがそれを必要と
する場合には、バッファからの出力クロック信号のいく
つかの間に、または、すべての間に、所望の位相差を持
たせることができる。
本発明によれば、クロック信号バッファは、その出力
クロック信号に対して適当な位相プリセット値を設定す
ることによって、ライン遅延を補償する。必要な位相プ
リセットの値は、本発明に主たる実施例によれば、クロ
ック路ケーブルにおける別個の測定信号の伝播時間を測
定することにより、決定される。別の仕方では、位相プ
リセットの値は、例えば、ケーブル抵抗を測定すること
により決定されたり、別の適当な方法によって決定され
うる。クロック信号バッファは、それらの測定を行なう
ためのクロック発信器８を備えている。クロック路の端
部のバッファPNのクロック発信器８は、そのクロック路
ケーブルの測定ループ３に接続されると効果的である。
このクロック発振器８は、その測定ループ３へ8kHz測定
信号を送信する。システムの別の既存のケーブル、すな
わち、クロック路ケーブルは、測定ループとして作用し
うる。単一測定ケーブルを使用することができ、この場
合には、他のループブランチからの戻り信号の代わり
に、反射エコー信号が監視される。各バッファP1...PN
は、測定ループの端部Ｂへ進む信号と、それから戻る測
定信号とを受信する。こうして、測定ケーブルの信号
は、すべてのバッファP1...PNを通して測定ループの端
部Ｂへと供給される。端部Ｂは、クロック信号発生器１
の側にある。それから、その信号は、すべてのバッファ
（P1...PN）を通して測定ループの始端（Ａ）へと再接
続される。
測定ループの端部Ｂへ進む信号により、各バッファの
ゲート５で、カウンタ４に供給されるMSTARTパルスが生
ぜしめられる。次に、測定ループの始端Ａへ戻る信号に
より、ゲート６で、カウンタ４へ供給されるMSTOPパル
スが生ぜしめられる。カウンタ４は、それら測定信号MS
TARTおよびMSTOPの立上り縁の間の時間間隔中に、各バ
ッファで発生される65536MHzクロック信号パルスCLKを
計数することによって、信号MSTARTおよびMSTOPの間の
位相差を秒の単位にて決定する。
測定信号を別個の測定信号送信器によって送信するこ
とが可能であり、これは、本発明の範囲内に入る。要す
るに、すべてのクロック信号バッファが、前述の信号を
用いてクロック信号発生器１からのそれぞれの距離を引
き出すことができればよいのである。
測定された位相差は、測定バッファから測定ループの
端部へ、そしてそこから測定バッファへと戻る測定信号
の伝播時間に相当する。各ユニットは、出力クロック信
号の位相プリセット値を、測定信号の測定された伝播時
間の２分の１に設定する。これは、クロック信号発生器
からの出力信号がクロック路の始端からクロックバッフ
ァへと進むのに経過する時間に相当する。
これに続いて、クロック信号バッファにおけるコンピ
ュータ７は、カウンタ４から位相差測定の結果を読み取
り、バッファからの出力クロック信号を発生する分割器
チェーンに対して、その測定結果に相当する位相プリセ
ット値を設定する。位相プリセット値は、各バッファに
対して15nsの精度以内で設定されうる。この精度は、カ
ウンタに使用されるクロック信号周波数を増大すること
により、増大することができる。
本発明の種々な実施例は、前述したような例に限ら
ず、本請求の範囲内において種々変形しうるものである
ということは、当業者には明らかでろう。

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】分散されているバッファから送信されるク
    ロック信号の位相を同期化する方法であって、分散され
    ているバッファ（P1...PN）が共通のクロック路（２）
    を通してマスタークロック発生器（１）に接続されるよ
    うな方法において、各位相はマスタークロック発生器の
    位相と同期され、且つ、該同期化プロセスにおいて、各
    バッファは、クロック路の長さを少なくとも有するライ
    ン（３）に接続され、該ラインの始端（Ｂ）は、前期ク
    ロック路（２）のマスタークロック発生器（１）に近接
    しており、各バッファは、該バッファと前記ライン
    （３）の始端（Ｂ）との間のライン部分の長さに比例し
    た変数を別々に測定して、該測定値に基づいて、該ライ
    ンの前記ライン部分における信号の伝播時間を決定し、
    各バッファは、前記伝播時間に相当する位相プリセット
    値をその出力クロック信号の位相に対して設定すること
    を特徴とする方法。
  2. 【請求項２】前記測定される変数は、インピーダンスで
    ある請求項１記載の方法。
  3. 【請求項３】測定される変数は、位相差であり、この場
    合において、測定信号は、前記ライン（３）にて始端
    （Ｂ）へと送信され、該測定信号は、その始端から戻さ
    れ、各バッファ（P1...PN）の位置で、送信された測定
    信号と戻された測定信号との間の位相差が測定され、前
    記伝播時間に相当する位相プリセット値は、測定された
    位相差に直接的に比例している請求項１記載の方法。
  4. 【請求項４】前記測定信号の伝播時間は、前記バッファ
    の位置で、出力測定パルスおよび戻り測定パルスのエッ
    ジの間の時間間隔中に、各バッファ（P1...PN）で発生
    されるクロック信号（CLK）のパルスを計数することに
    より、測定される請求項３記載の方法。
  5. 【請求項５】前記測定信号は、前記クロック（２）のケ
    ーブルの長さに相当する長さを有する共通の測定ループ
    （３）を通して前記クロック信号バッファへと送信され
    る請求項３記載の方法。
  6. 【請求項６】前記測定信号は、前記ケーブルまたは測定
    ループ（３）の始端（Ｂ）に関して反対端（Ａ）に配置
    された前記クロック信号バッファ（PN）から送信される
    請求項３または５記載の方法。
  7. 【請求項７】クロック路（２）を通してマスタークロッ
    ク信号を多数の分散されたクロック信号バッファ（P
    1...PN）へ供給するクロック信号発生器（１）を備えた
    クロック分配システムにおいてライン遅延を自動的に補
    償するシステムであって、前記クロック路の長さに相当
    するライン（３）を備えており、該ライン（３）の始端
    （Ｂ）は、前記クロック路（２）の前記マスタークロッ
    ク発生器（１）に近接配置されており、前記ラインに
    は、各バッファ（P1...PN）が接続されており、さら
    に、各バッファにおいて、該バッファと前記ライン
    （３）の前記始端（Ｂ）との間のライン部分の長さに比
    例する変数を測定して、該測定値に基づいて前記ライン
    の前記ライン部分における前記信号の伝播時間を決定す
    る測定および決定手段と、各バッファにおいて出力クロ
    ック信号の位相に対する前記伝播時間に相当する位相プ
    リセット値を調整する調整手段とを備えることを特徴と
    するシステム。
  8. 【請求項８】前記ライン（３）にて前記測定信号を該ラ
    イン（３）の始端の方へ送信する送信器（８）をさらに
    備える請求項７記載のシステム。
  9. 【請求項９】前記測定および決定手段は、対応するクロ
    ック信号バッファから前記ライン（３）の端部（Ｂ）へ
    と進み且つ戻る測定信号の伝播時間を測定するカウンタ
    または類似の装置を備える請求項８記載のシステム。
  10. 【請求項１０】前記測定および決定手段は、前記測定信
    号から測定パルス（MSTART、MSTOP）を発生するための
    手段（５、６）を備えており、前記カウンタ（４）に
    は、前記測定パルスの立上りの縁の間の時間間隔中に、
    前記クロック信号（CLK）パルスを計数することによ
    り、前記測定パスル（MSTART、MSTOP）の間の時間間隔
    を計数する手段が設けられている請求項９記載のシステ
    ム。
  11. 【請求項１１】前記ライン（３）は、前記クロック路
    （２）のケーブルの長さに相当する長さを有する測定ル
    ープである請求項７記載のシステム。
  12. 【請求項１２】前記測定パルスの前記送信器は、前記マ
    スタークロック発生器から前記ライン（３）において最
    も遠いクロック信号バッファ（PN）の一部分を構成する
    請求項８記載のシステム。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10208470A (ja) * 1997-01-17 1998-08-07 Nec Corp 同期型半導体記憶装置
US6646953B1 (en) 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
JP3498069B2 (ja) * 2000-04-27 2004-02-16 Ｎｅｃエレクトロニクス株式会社 クロック制御回路および方法
US6968024B1 (en) 2000-08-01 2005-11-22 Rambus Inc. Apparatus and method for operating a master-slave system with a clock signal and a separate phase signal
US6807638B1 (en) 2000-12-29 2004-10-19 Cisco Systems O.I.A. (1988) Ltd. Apparatus for and method of in-band clock compensation
US7174475B2 (en) * 2001-02-16 2007-02-06 Agere Systems Inc. Method and apparatus for distributing a self-synchronized clock to nodes on a chip
DE10125533B4 (de) * 2001-05-23 2005-06-02 Dr. Johannes Heidenhain Gmbh Verfahren zum Betrieb einer Positionsmesseinrichtung sowie Positionsmesseinrichtung und Auswerteeinheit zur Durchführung des Verfahrens
FI113113B (fi) 2001-11-20 2004-02-27 Nokia Corp Menetelmä ja laite integroitujen piirien ajan synkronoimiseksi
WO2003098414A1 (en) * 2002-05-16 2003-11-27 Infineon Technologies Ag Apparatus for adjusting the phase of a digital signal
US7324403B2 (en) * 2004-09-24 2008-01-29 Intel Corporation Latency normalization by balancing early and late clocks
JP2008520014A (ja) * 2004-11-10 2008-06-12 フリースケール セミコンダクター インコーポレイテッド 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法
CN101162959B (zh) * 2007-10-19 2011-08-24 中兴通讯股份有限公司 时钟主备相位差异自动测量及补偿方法
CN101728344B (zh) * 2008-10-10 2011-05-18 华映视讯（吴江）有限公司 可补偿走线信号传输时间延迟差异的信号连接线路
JP2011055112A (ja) 2009-08-31 2011-03-17 Denso Corp 通信システムおよび通信装置
US8316333B2 (en) * 2010-07-22 2012-11-20 International Business Machines Corporation Implementing timing pessimism reduction for parallel clock trees
US8271923B2 (en) 2010-07-22 2012-09-18 International Business Machines Corporation Implementing forward tracing to reduce pessimism in static timing of logic blocks laid out in parallel structures on an integrated circuit chip
EP3147774A1 (fr) * 2015-09-25 2017-03-29 Gemalto Sa Generateur d'horloge aleatoire
CN107782977A (zh) * 2017-08-31 2018-03-09 苏州知声声学科技有限公司 多个usb数据采集卡输入信号延时测量装置及测量方法
CN109683658A (zh) * 2018-12-30 2019-04-26 广东大普通信技术有限公司 一种时钟信号相位控制装置和方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1301261C (en) * 1988-04-27 1992-05-19 Wayne D. Grover Method and apparatus for clock distribution and for distributed clock synchronization
US5298866A (en) * 1992-06-04 1994-03-29 Kaplinsky Cecil H Clock distribution circuit with active de-skewing

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