JP2888750B2 - 半導体装置の処理装置およびその処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば半導体装置
に対して所定の処理を施す半導体装置の処理装置および
その処理方法に関するもので、特に半導体装置の特性試
験を行うテストハンドラシステムなどに用いられるもの
である。

【０００２】

【従来の技術】近年、半導体装置の特性試験を行うもの
として、たとえばパッケージ状に組み立てられた半導体
素子パッケージ（被テスト製品）に対して温度テストな
どの製品テストを実施するテストハンドラシステムが実
用化されている。

【０００３】図８は、製品テストを実施するためのテス
トハンドラシステムの概略構成を示すものである。この
テストハンドラシステムは、たとえばローダ部１とテス
ト部２とアンローダ部３とを一体的に構成してなり、上
記ローダ部１のロボット１ａによりトレイ４から半導体
素子パッケージを取り出してサブ基板５上に移載し、そ
のサブ基板５をコンベアにより図示矢印方向に搬送して
テスト部２のチャンバ（恒温度槽）２ａ，２ｂの一方に
送り込み、そこで図示していないテスタによる温度テス
トを行った後、さらに図示矢印方向に搬送する。

【０００４】そして、上記アンローダ部３のロボット３
ａによりサブ基板５上から半導体素子パッケージを取り
出し、それを上記テスト結果にしたがって分類して複数
の異なるトレイ６に収納するようになっている。

【０００５】また、半導体素子パッケージの取り出しを
終えた空のサブ基板５は図示矢印方向にさらに搬送さ
れ、上記ローダ部１で回収されて以降の製品テストに繰
り返し使用される。

【０００６】この場合、テスト部２は２つのチャンバ２
ａ，２ｂを有してなり、同温度に制御された２つのチャ
ンバ２ａ，２ｂに対してサブ基板５を並列的に搬送する
ことで、テスト部２の処理能力を高め、効率的な処理
（同時並行処理）が行えるようにしている。

【０００７】たとえば、１枚のサブ基板５上には最大で
１６個の半導体素子パッケージを実装できるようになっ
ており、一度に６４個の半導体素子パッケージを製品テ
ストに供することが可能となっている。

【０００８】また、本システムのように、テスト部２の
両サイドにローダ部１またはアンローダ部３を配置して
なる一体構成のテストハンドラシステム（一体型ハンド
ラ）の場合、たとえば図９に示すように、テスト部２の
一方のチャンバ２ａを低温（ＬＴチャンバ）とし、他方
のチャンバ２ｂを高温（ＨＴチャンバ）とし、この２つ
のチャンバ２ａ，２ｂ間をサブ基板５が直列的に搬送さ
れるようにすることで、サブ基板５上の半導体素子パッ
ケージに対して低温テストと高温テストとを連続して行
うことも可能である。

【０００９】しかしながら、上記のテストハンドラシス
テムにおいては、以下のような問題点があった。すなわ
ち、従来のテストハンドラシステムは、ローダ部１と２
つのチャンバ２ａ，２ｂを有するテスト部２とアンロー
ダ部３とからなる一体型構造となっているため、システ
ムとしての稼働率が良くないという欠点があった。

【００１０】たとえば、テスト部２の構成を変更するこ
とができない、つまりテスタの数を増やすことができな
いため、製品テストに要する時間（テストタイム）が長
くなると、ローダ部１およびアンローダ部３の稼働率が
低下する。

【００１１】また、テストタイムが短くなると、システ
ム全体の処理能力がローダ部１またはアンローダ部３で
の処理能力によって制約を受け、たとえばローダ部１に
よる半導体素子パッケージのサブ基板５上への移載およ
びアンローダ部３によるサブ基板５上から取り出した半
導体素子パッケージの分類の能力には限界があり、これ
をこえてテスタを動作させることができない。

【００１２】このため、テストタイムが短くなったとし
ても、テスト部２（テスタ）の稼働率は向上できない
（図７参照）。また、ローダ部１やアンローダ部３が故
障した場合、テスト部２の動作が停止する、つまりロー
ダ部１またはアンローダ部３のいずれかが故障した場合
にもテスタの稼働率が低下する。このような、テスト部
２またはローダ部１やアンローダ部３の余剰能力（稼働
率の低下）は過剰な設備投資となり、テストコストの増
加を招く結果となる。

【００１３】

【発明が解決しようとする課題】上記したように、従来
においては、稼働率の低下を生じやすいため、これが過
剰な設備投資となるなど、テストコストの増加を招くと
いう問題があった。そこで、この発明は、処理能力に応
じた設備投資を行い得、設備費を削減できるとともに、
稼働率を向上でき、処理コストを低減することが可能な
半導体装置の処理装置およびその処理方法を提供するこ
とを目的としている。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の処理装置にあっては、半
導体装置に対して低温テストと高温テストとを連続して
行うものにおいて、テスト対象の半導体装置を受け取る
受取部、この受取部で受け取った複数の前記半導体装置
を処理基板上に移載する移載部、この移載部により前記
半導体装置がそれぞれ移載された前記処理基板を供給す
る供給部からなる移載機構部と、この移載機構部の前記
供給部により供給される処理基板を順に取り込む取込
部、順次、この取込部で取り込んだ前記処理基板上に移
載されているそれぞれの半導体装置に対して低温テスト
を施す第一の処理部、この第一の処理部での前記半導体
装置に対する低温テストが終了された前記処理基板を排
出する排出部からなる第一の処理機構部、および、この
第一の処理機構部の前記排出部により排出される処理基
板を順に取り込む取込部、順次、この取込部で取り込ん
だ前記処理基板上に移載されているそれぞれの半導体装
置に対して高温テストを施す第二の処理部、この第二の
処理部での前記半導体装置に対する高温テストが終了さ
れた前記処理基板を排出する排出部からなる第二の処理
機構部を有するテスト部と、この第二の処理機構部の前
記排出部により排出される前記処理基板を受け入れる受
入部、この受入部で受け入れた前記処理基板上のそれぞ
れの半導体装置を、前記第一，第二の処理機構部の前記
処理部での処理結果にしたがって分類する分類部とから
なる分類機構部とを具備し、前記テスト部における、前
記第二の処理機構部の台数を、前記第一の処理機構部の
第一の処理部でのテストタイムに応じて増減できる構成
とされている。

【００１５】また、この発明の半導体装置の処理方法に
あっては、半導体装置に対して低温テストと高温テスト
とを連続して行う場合において、テスト対象の半導体装
置を移載機構部の受取部で受け取り、この受取部で受け
取った複数の前記半導体装置を移載機構部の移載部で処
理基板上に移載するとともに、この移載部で前記半導体
装置がそれぞれ移載された前記処理基板を移載機構部の
供給部により供給し、この移載機構部の前記供給部によ
り供給される処理基板を、第一の処理機構部および第二
の処理機構部を有するテスト部で順に受け入れ、このテ
スト部で受け入れた前記処理基板を、前記第一の処理機
構部の取込部で順に取り込み、順次、この取込部で取り
込んだ前記処理基板上に移載されているそれぞれの半導
体装置に対して前記第一の処理機構部の第一の処理部で
低温テストを施すとともに、この第一の処理部での前記
半導体装置に対する低温テストが終了された前記処理基
板を前記第一の処理機構部の排出部により排出し、この
第一の処理機構部の前記排出部により排出される前記処
理基板を、前記第一の処理機構部の第一の処理部でのテ
ストタイムに応じて増減された、前記第二の処理機構部
のいずれかの取込部で取り込み、順次、この取込部で取
り込んだ前記処理基板上に移載されているそれぞれの半
導体装置に対して前記第二の処理機構部の第二の処理部
で高温テストを施すとともに、この第二の処理部での前
記半導体装置に対する高温テストが終了された前記処理
基板を前記第二の処理機構部の排出部によりそれぞれ排
出し、この第二の処理機構部の前記排出部により排出さ
れる前記処理基板を分類機構部の受入部で受け入れ、こ
の受入部で受け入れた前記処理基板上のそれぞれの半導
体装置を、前記第一，第二の処理機構部の前記処理部で
の処理結果にしたがって分類機構部の分類部で分類する
ようになっている。

【００１６】

【作用】この発明は、上記した手段により、各機構部を
独立した構成とし、処理機構部の台数を処理能力に応じ
て増減できるようになるため、処理にかかるコストパフ
ォーマンスを改善することが可能となるものである。

【００１７】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかるテストハンド
ラシステムの概略構成を概念的に示すものである。

【００１８】すなわち、このテストハンドラシステム
は、たとえば被テスト製品としての半導体素子パッケー
ジ（半導体装置）を後述する処理基板としてのサブ基板
（ＳＵＢ基板）上に移載するローダ部（移載機構部）１
１、上記サブ基板上に移載された半導体素子パッケージ
に対して所定の製品テストを実行するテスト部１２、上
記サブ基板上より半導体素子パッケージを取り出し、そ
れをテスト結果にしたがって分類するアンローダ部（分
類機構部）１３、および各部を管理する管理手段として
のブロック・コンピュータ（Ｂ／Ｃ）１４の、それぞれ
に独立した４つの装置から構成されている。

【００１９】ローダ部１１は、図示していないトレーま
たはマガジンより半導体素子パッケージを受け取る受取
部としてのローダ（ＬＤ）１１ａ、このローダ１１ａで
受け取った半導体素子パッケージをサブ基板上に移載す
る移載部としての移載機１１ｂ、この移載機１１ｂによ
り半導体素子パッケージが移載されたサブ基板を上記テ
スト部１２に供給する供給部としてのサブアンローダ
（ＳＵＢ ＵＤ）１１ｃなどからなっている。

【００２０】テスト部１２は、上記ローダ部１１より供
給されるサブ基板上の半導体素子パッケージに対して、
所定の製品テスト、たとえば低温テストまたは高温テス
トなどの特性試験を行う複数のハンドラ（処理機構部）
１２1 ，１２2 ，〜によって構成されている。

【００２１】上記ハンドラ１２1 ，１２2 ，〜のそれぞ
れは、上記ローダ部１１の前記サブアンローダ１１ｃに
より供給されるサブ基板を順に取り込む取込部としての
サブローダ（ＳＵＢ ＬＤ）１２ａ、順次、このサブロ
ーダ１２ａで取り込んだサブ基板をチャンバ（恒温度
槽）１２ｂ内に送り込み、その温度雰囲気中にて半導体
素子パッケージをテストする処理部としてのテスタ１２
ｃ、このテスタ１２ｃによるテストが終了された前記サ
ブ基板を後段のアンローダ部１３に向けて排出する排出
部としてのサブアンローダ１２ｄなどからなっている。

【００２２】このハンドラ１２1 ，１２2 ，〜は、当該
テスト部１２の処理能力（テスタ１２ｃのテストタイ
ム）に応じて、適宜、増加し、または減少できるように
なっている。

【００２３】アンローダ部１３は、上記テスト部１２の
各ハンドラ１２1 ，１２2 ，〜のサブアンローダ１２ｄ
によりそれぞれ排出されるサブ基板を受け入れる受入部
としてのサブローダ１３ａ、このサブローダ１３ａで受
け入れたサブ基板上の半導体素子パッケージを取り出
し、それを上記テスト部１２の各ハンドラ１２1 ，１２
2 ，〜でのテスタ１２ｃによるテスト結果にしたがって
分類する分類部としての分類機１３ｂ、この分類機１３
ｂで分類された半導体素子パッケージを図示していない
トレーまたはマガジンに収納するアンローダ（ＵＤ）１
３ｃなどからなっている。

【００２４】ブロック・コンピュータ１４は、ＣＰＵ１
４ａの制御のもと、たとえばサブ基板ごとに付される固
有の識別情報（後述する）にもとづいて、製品テストを
行う半導体素子パッケージの製品名、ロット番号、テス
タ１２ｃによるテスト結果、およびこのテスト結果に対
応する上記アンローダ部１３の分類機１３ｂへの分類の
指示などを管理するようになっている。

【００２５】ここで、上記したテストハンドラシステム
による製品テストに用いられるサブ基板について説明す
る。図２は、サブ基板の構成を概略的に示すものであ
る。なお、同図（ａ）はサブ基板の平面図であり、同図
（ｂ）は同じく側面図である。

【００２６】この、半導体素子パッケージのハンドリン
グを行うサブ基板２１は、たとえば図示していない回路
パターンが配線されたプリント基板２１ａ上に、製品テ
ストに供されるＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｊ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）またはＴＳＯＰ
（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ）などの半導体素子パッケージを実装するための、
複数（ここでは、１６個）のソケット２２が設けられた
構成とされている。

【００２７】また、上記サブ基板２１の一端には、各サ
ブ基板２１ごとに上記した固有の識別情報を記録してな
る、たとえばバーコード情報２３が付されている。すな
わち、このようなサブ基板２１をテスト部１２の各ハン
ドラ１２1 ，１２2 ，〜にそれぞれ供給することによ
り、それぞれのテスタ１２ｃによって一度に１６個の半
導体素子パッケージに対するテストが行われることにな
る。

【００２８】図３は、ソケット２２の構成を概略的に示
すものである。なお、同図（ａ）はソケット２２の上面
図であり、同図（ｂ）は同じく一部を切り欠いて示す側
面図である。

【００２９】ソケット２２は、キャップ２２ａを押し下
げることにより、ソケット２２内に実装される半導体素
子パッケージの各電極リードと接触されるコンタクタ２
２ｂの接触端子部２２ｃが外方向に広がる構成とされて
おり、この状態で、ソケット２２内に半導体素子パッケ
ージを実装した後、キャップ２２ａを元の位置に戻すこ
とによって、半導体素子パッケージの各電極リードとコ
ンタクタ２２ｂの各接触端子部２２ｃとが互いに接触さ
れるようになっている。

【００３０】そして、上記コンタクタ２２ｂの、反接触
端子部２２ｃ側はソケット２２の底面より外部（サブ基
板２１側）に突出されており、前記テスタ１２ｃのテス
トヘッド（図示していない）が接触される外部端子部２
２ｄとなっている。

【００３１】また、ソケット２２は、ネジ２４によって
上記サブ基板２１上に取り付け固定されるようになって
いる。なお、本実施例で用いられるトレーは、製品テス
トを行う多数の半導体素子パッケージや製品テストの終
了した多数の半導体素子パッケージを平面的に配列させ
て収納するものであり、マガジンは多数の半導体素子パ
ッケージを積層状態で収納するものである。

【００３２】さて、上記した構成のテストハンドラシス
テムにおいては、まず、上記ローダ部１１のローダ１１
ａによりトレイまたはマガジンに収納されている半導体
素子パッケージが受け取られ、その半導体素子パッケー
ジが移載機１１ｂによりサブ基板２１上のソケット２２
に実装される。

【００３３】こうして、多数の半導体素子パッケージが
移載されたサブ基板２１は、順に、サブアンローダ１１
ｃにより上記テスト部１２の各ハンドラ１２1 ，１２2
，〜にそれぞれ供給される。

【００３４】ローダ部１１からのサブ基板２１は、順
次、各ハンドラ１２1 ，１２2 ，〜のサブローダ１２ａ
により取り込まれた後、このサブローダ１２ａにより各
々のチャンバ１２ｂ内に送り込まれる。

【００３５】そして、その所定の温度雰囲気中にて、各
テスタ１２ｃによる、それぞれの半導体素子パッケージ
に対する製品テストが行われる。この後、テスタ１２ｃ
による半導体素子パッケージに対する製品テストが終了
されたサブ基板２１は、各々のサブアンローダ１２ｄに
より上記アンローダ部１３に向けて排出される。

【００３６】各ハンドラ１２1 ，１２2 ，〜からのサブ
基板２１は、サブローダ１３ａにより受け入れられるこ
とによって、それぞれのサブ基板２１上の各ソケット２
２に実装されている半導体素子パッケージが分類機１３
ｂにより取り出される。

【００３７】この場合、それぞれの半導体素子パッケー
ジは、ブロック・コンピュータ１４からの分類の指示、
たとえばバーコード情報２３にもとづく、製品名、ロッ
ト番号、およびテスト結果などにしたがって取り出され
る。

【００３８】そして、分類機１３ｂによりそれぞれ取り
出された半導体素子パッケージは、アンローダ１３ｃに
より複数の異なるトレイまたはマガジンに分類されて収
納される。

【００３９】また、半導体素子パッケージの取り出しを
終えた空のサブ基板２１は上記ローダ部１１に戻され、
以降の製品テストに繰り返し使用される。このように、
ローダ部１１とアンローダ部１３との相互間に、テスト
部１２の処理能力に応じて複数台のハンドラ１２1 ，１
２2 ，〜を配置してなるシステムを容易に構築すること
が可能となる。

【００４０】すなわち、テスタ１２ｃのテストタイムを
考慮し、ローダ部１１およびアンローダ部１３の処理能
力に見合うように、テスト部１２を構成するようにす
る。たとえば、ローダ部１１およびアンローダ部１３の
処理能力を「１」とし、各ハンドラ１２1 ，１２2 ，〜
のテスタ１２ｃがその４倍のテストタイムを要するとし
たとき、テスト部１２を４台のハンドラ１２1 〜１２4
により構成することで、テストタイムが長い場合にも待
ち時間なく、各部を動作させることが可能となり、各部
の稼働率を向上できるようになる。

【００４１】一方、たとえばローダ部１１およびアンロ
ーダ部１３の処理能力を「１」とし、各ハンドラ１２1
，１２2 ，〜のテスタ１２ｃがその倍のテストタイム
を要するとしたとき、テスト部１２を２台のハンドラ１
２1 ，１２2 により構成することで、テストタイムが短
くてすむ場合にも待ち時間なく、各部を動作させること
が可能となり、各部の稼働率を向上できるようになる。

【００４２】しかも、各部の待ち時間をなくし、各部を
効率的に動作できるようにすることで、余剰能力を排除
できるようになる。このため、各部とも多少の構成変更
にともなう費用の増加は免れないが、それでも結果的に
は過剰な設備投資を防止することが可能となる。

【００４３】また、本発明のテストハンドラシステムに
おいては、各ハンドラ１２1 ，１２2 ，〜ごとにサブ基
板２１の取り込みおよび排出を可能としているため、た
とえば図４に示すように、ハンドラ１２1 ，１２2 ，〜
のそれぞれに対して複数のサブ基板２１を一括して供給
できるように構築することもできる。

【００４４】図４は、半導体素子パッケージの低温テス
トと高温テストとを連続して行うように構成してなる、
テストハンドラシステムの構築例を示すものである。こ
のテストハンドラシステムは、上記した各部、つまりロ
ーダ部１１、テスト部１２、アンローダ部１３、および
ブロック・コンピュータ１４の、それぞれに独立した４
つの装置を、たとえばカセット自動搬送路３１の周囲に
配置してなる構成とされている。

【００４５】この場合、上記カセット自動搬送路３１
は、半導体素子パッケージが移載されてなるサブ基板２
１を複数枚単位で搬送するものであり、たとえば図５に
示すような、複数枚のサブ基板２１が格納されたサブ基
板カセット３２を搬送する、ベルトコンベアなどを主体
に構成されている。

【００４６】また、上記ローダ部１１は、たとえば図示
していないトレーまたはマガジンに収納されている半導
体素子パッケージを受け取るローダ１１ａ、このローダ
１１ａで受け取った半導体素子パッケージを上記サブ基
板カセット３２内から取り出されたサブ基板２１上に移
載する移載機１１ｂ、この移載機１１ｂにより半導体素
子パッケージの移載されたサブ基板２１を上記サブ基板
カセット３２内に格納するサブアンローダ１１ｃ、およ
び上記カセット自動搬送路３１との間でサブ基板カセッ
ト３２の搬送を行うカセットハンドラ１１ｄなどからな
っている。

【００４７】上記テスト部１２は、上記カセット自動搬
送路３１を介して搬送されてくる、上記サブ基板カセッ
ト３２内に格納されたサブ基板２１上の半導体素子パッ
ケージに対して、たとえば低温テストまたは高温テスト
を行う複数のハンドラ１２1，１２2 ，１２3 ，１２4
，〜によって構成されている。

【００４８】通常、低温テスト後に高温テストは行われ
るが、高温テストは低温テストに比べて時間がかかるた
め、ここでは１台の低温テスト用のハンドラ１２1 に対
し、その数倍、つまり複数台の高温テスト用のハンドラ
１２2 ，１２3 ，１２4 ，〜が用意されている。

【００４９】たとえば、１６ＭのＤＲＡＭのような、テ
ストタイムの長い半導体素子パッケージの場合には１０
台〜２０台のハンドラが用意される。また、テストタイ
ムの極めて短い半導体素子パッケージ、たとえば高温の
テストタイムが低温のテストタイムの２倍となるような
場合には、ハンドラは３台（低温用が１台，高温用が２
台）ですむことになる。

【００５０】上記ハンドラ１２1 ，１２2 ，１２3 ，１
２4 ，〜のそれぞれは、上記サブ基板カセット３２内に
格納されている複数のサブ基板２１を順に取り込むサブ
ローダ１２ａ、順次、このサブローダ１２ａで取り込ん
だサブ基板２１をチャンバ１２ｂ，１２ｂ内に送り込
み、その温度雰囲気中にて半導体素子パッケージをテス
トするテスタ１２ｃ、このテスタ１２ｃによるテストが
終了された前記サブ基板２１を上記サブ基板カセット３
２内に格納するサブアンローダ１２ｄ、および上記カセ
ット自動搬送路３１との間でサブ基板カセット３２の搬
送を行うカセットハンドラ１２ｅなどからなっている。

【００５１】また、各ハンドラ１２1 ，１２2 ，１２3
，１２4 ，〜は、２つのチャンバ１２ｂ，１２ｂをそ
れぞれに有した構成とされている。たとえば、上記ハン
ドラ１２1 ，１２2 ，１２3 ，１２4 ，〜のうち、低温
テスト用のハンドラ１２1 は２つのＬＴチャンバ（低温
度に制御された恒温度槽）１２ｂ，１２ｂを有し、高温
テスト用のハンドラ１２2 ，１２3 ，１２4 ，〜はそれ
ぞれ２つのＨＴチャンバ（高温度に制御された恒温度
槽）１２ｂ，１２ｂを有している。

【００５２】これにより、ハンドラ１２1 ，１２2 ，１
２3 ，１２4 ，〜のそれぞれに、たとえば１６個の半導
体素子パッケージが移載されているサブ基板２１を供給
することにより、一度に３２個の半導体素子パッケージ
に対するテストが行われることになる。

【００５３】上記アンローダ部１３は、上記サブ基板カ
セット３２内に格納されている複数のサブ基板２１を受
け入れるサブローダ１３ａ、このサブローダ１３ａで受
け入れたサブ基板２１上の半導体素子パッケージを取り
出し、それを上記ブロック・コンピュータ１４からの分
類の指示（テスト結果など）にしたがって分類する分類
機１３ｂ、この分類機１３ｂで分類された半導体素子パ
ッケージを図示していないトレーまたはマガジンに収納
するアンローダ１３ｃ、および上記カセット自動搬送路
３１との間でサブ基板カセット３２の搬送を行うカセッ
トハンドラ１３ｄなどからなっている。

【００５４】上記ブロック・コンピュータ１４は、さら
に加えて、上記カセット自動搬送路３１上を搬送される
上記サブ基板カセット３２の搬送制御を行うとともに、
低温テスト用のハンドラ１２1 からのテスト結果と高温
テスト用のいずれかのハンドラ１２2 ，１２3 ，１２4
，〜からのテスト結果とを組み合わせることにより、
当該半導体素子パッケージを分類するためのアルゴリズ
ムを有して構成されている。

【００５５】ここで、上記したカセット自動搬送路３１
との間でサブ基板カセット３２の搬送を行う、カセット
ハンドラの概略について説明する。図６は、カセットハ
ンドラ１１ｄの構成を概略的に示すものである。なお、
同図（ａ）はカセットハンドラ１１ｄ内におけるサブ基
板カセット３２の動きを示す上面図であり、同図（ｂ）
は同じく側面図である。

【００５６】このカセットハンドラ１１ｄは、たとえば
カセット自動搬送路３１上を搬送されるサブ基板カセッ
ト３２を内部に取り込み、そのカセット３２内に格納さ
れている複数のサブ基板２１を上記移載機１１ｂに向け
て順に払い出させるサブ基板ローダ４１と、上記移載機
１１ｂによって半導体素子パッケージの移載されたサブ
基板２１を順にカセット３２内に戻し、すべてのサブ基
板２１が格納されたサブ基板カセット３２を上記カセッ
ト自動搬送路３１上に送り出すサブ基板アンローダ４２
とを一体的に形成した構成とされている。

【００５７】すなわち、サブ基板カセット３２は図示Ａ
の位置よりカセットハンドラ１１ｄ内に取り込まれ（オ
ンマシンの状態）、内部を順に移動される。そして、そ
の上下方向の位置がエレベータ４３によって制御されつ
つ、図示Ｂの方向にサブ基板２１が１枚ずつ払い出され
る。

【００５８】すべてのサブ基板２１が払い出されたサブ
基板カセット３２は、エレベータ４４まで送られる。そ
して、その上下方向の位置が制御されつつ、図示Ｃの方
向より半導体素子パッケージの移載されたサブ基板２１
が１枚ずつ返されて順に格納される。

【００５９】すべてのサブ基板２１が格納されたサブ基
板カセット３２は、エレベータ４５まで送られた後、内
部を順に移動されて図示Ｄの位置よりカセット自動搬送
路３１上に送り出される（オフマシンの状態）。

【００６０】本実施例の場合、カセットハンドラ１１ｄ
は、サブ基板ローダ４１およびサブ基板アンローダ４２
とも、一度に１０個のサブ基板カセット３２を内蔵する
ことができるようになっている。

【００６１】このため、カセットハンドラ１１ｄをバッ
ファ的に用いることにより、たとえ動作の途中でローダ
部１１またはアンローダ部１３にトラブルが生じた場合
においても、そのトラブルを解除している間もテスト部
１２を動作させることができるようになり、テスト部１
２における各テスタ１２ｃの稼働率を向上できる。

【００６２】なお、ここでは、カセットハンドラ１１ｄ
を例に、その構成について説明したが、カセットハンド
ラ１２ｅ，１３ｄも同様の構成となっている。このよう
に、複数のサブ基板２１を一括して供給することが可能
なテストハンドラシステムを構築した場合においては、
たとえば図７に示すように、テストタイムが短くてすむ
場合には大幅にスループットを向上できるようになる。

【００６３】すなわち、本システムによれば、たとえば
従来のシステムに比らべ、テストタイムが５６秒よりも
短いときにはスループットを向上することができ、特に
３０秒とした場合には約１．６０倍の効率アップが図れ
る。

【００６４】しかも、本システムの場合には、搬送の自
動化により省人化が図れるとともに、同一ロットに対す
るテストを複数のハンドラで分担することで同時並行処
理が可能となるため、工期の短縮化も図れる。

【００６５】上記したように、ローダ部、テスト部、ア
ンローダ部を独立した構成とし、テスト部のハンドラの
台数をテスタのテストタイムに応じて増減できるように
している。

【００６６】すなわち、複数のソケットが用意されたサ
ブ基板を用いて半導体素子パッケージの製品テストを行
うテストハンドラシステムにおいて、テスト部を構成す
る各ハンドラごとにローダとアンローダとを準備し、こ
のテスト部より、サブ基板上の各ソケットに半導体素子
パッケージを実装するローダ部、およびサブ基板上の各
ソケットより半導体素子パッケージを取り出し、それを
テスト部でのテスト結果に応じて分類するアンローダ部
をそれぞれ分離した構成とするようにしている。

【００６７】これにより、テスタのテストタイムに応じ
て最適なるテスト部を構成できるようになるため、テス
トにかかるコストパフォーマンスを改善することが可能
となる。

【００６８】したがって、無駄な設備費の増加を防止す
ることができるとともに、各部の稼働率を向上させるこ
とができ、テストコストを大幅に低減できるようになる
ものである。

【００６９】なお、上記実施例においては、高／低温テ
ストによる製品テストを行う場合を例に説明したが、こ
れに限らず、たとえば他の特性試験を行うものにも容易
に適用できる。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。

【００７０】

【発明の効果】以上、詳述したようにこの発明によれ
ば、処理能力に応じた設備投資を行い得、設備費を削減
できるとともに、稼働率を向上でき、処理コストを低減
することが可能な半導体装置の処理装置およびその処理
方法を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかるテストハンドラシ
ステムの概略構成を示す概念図。

【図２】同じく、テストハンドラシステムで用いられる
サブ基板の構成例を示す図。

【図３】同じく、サブ基板上に配置されたソケットの概
略を示す構成図。

【図４】同じく、テストハンドラシステムの構築例を示
すブロック図。

【図５】同じく、テストハンドラシステムで用いられる
サブ基板カセットの概略を示す斜視図。

【図６】同じく、サブ基板カセットの搬送に用いられる
カセットハンドラを概略的に示す構成図。

【図７】同じく、本システムの処理能力を従来のシステ
ムと比較して示す図。

【図８】従来技術とその問題点を説明するために示すテ
ストハンドラシステムの構成斜視図。

【図９】同じく、従来システムの他の構築例を概略的に
示すブロック図。

【符号の説明】

１１…ローダ部、１１ａ…ローダ、１１ｂ…移載機、１
１ｃ…サブアンローダ、１１ｄ…カセットハンドラ、１
２…テスト部、１２1 ，１２2 ，〜…ハンドラ、１２ａ
…サブローダ、１２ｂ…チャンバ、１２ｃ…テスタ、１
２ｄ…サブアンローダ、１２ｅ…カセットハンドラ、１
３…アンローダ部、１３ａ…サブローダ、１３ｂ…分類
機、１３ｃ…アンローダ、１３ｄ…カセットハンドラ、
１４…ブロック・コンピュータ、２１…サブ基板、２２
…ソケット、２３…バーコード情報、３１…カセット自
動搬送路、３２…サブ基板カセット。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−32268（ＪＰ，Ａ) 特開 平２−265255（ＪＰ，Ａ) 特開 平２−191352（ＪＰ，Ａ) 特開 平１−289133（ＪＰ，Ａ) 特開 平４−196454（ＪＰ，Ａ) 特開 平５−121532（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/26 H01L 21/02 H01L 21/66 H01L 21/68

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体装置に対して低温テストと高温テ
   ストとを連続して行う半導体装置の処理装置において、 テスト 対象の半導体装置を受け取る受取部、この受取部
   で受け取った複数の前記半導体装置を処理基板上に移載
   する移載部、この移載部により前記半導体装置がそれぞ
   れ移載された前記処理基板を供給する供給部からなる移
   載機構部と、こ の移載機構部の前記供給部により供給される処理基板
   を順に取り込む取込部、順次、この取込部で取り込んだ
   前記処理基板上に移載されているそれぞれの半導体装置
   に対して低温テストを施す第一の処理部、この第一の処
   理部での前記半導体装置に対する低温テストが終了され
   た前記処理基板を排出する排出部からなる第一の処理機
   構部、および、この第一の処理機構部の前記排出部によ
   り排出される処理基板を順に取り込む取込部、順次、こ
   の取込部で取り込んだ前記処理基板上に移載されている
   それぞれの半導体装置に対して高温テストを施す第二の
   処理部、この第二の処理部での前記半導体装置に対する
   高温テストが終了された前記処理基板を排出する排出部
   からなる第二の処理機構部を有するテスト部と、 この第二の処理機構部の前記排出部により排出される前
   記処理基板を受け入れる受入部、この受入部で受け入れ
   た前記処理基板上のそれぞれの半導体装置を、前記第
   一，第二の処理機構部の前記処理部での処理結果にした
   がって分類する分類部とからなる分類機構部とを具備
   し、前記テスト部における、 前記第二の処理機構部の台数
   を、前記第一の処理機構部の第一の処理部でのテストタ
   イムに応じて増減できるようにしたことを特徴とする半
   導体装置の処理装置。
2. 【請求項２】 前記処理基板にはそれぞれ固有の識別情
   報が付されており、この識別情報にもとづいて前記各機
   構部を管理する管理手段をさらに具備することを特徴と
   する請求項１に記載の半導体装置の処理装置。
3. 【請求項３】 前記管理手段は、前記第一，第二の処理
   機構部の、前記第一，第二の処理部からの処理結果を組
   み合わせることによって当該半導体装置を分類するため
   のアルゴリズムを有することを特徴とする請求項２に記
   載の半導体装置の処理装置。
4. 【請求項４】 前記各機構部間を、複数の処理基板を一
   括して搬送する搬送手段をさらに具備することを特徴と
   する請求項１に記載の半導体装置の処理装置。
5. 【請求項５】 半導体装置に対して低温テストと高温テ
   ストとを連続して行う半導体装置の処理方法において、 テスト 対象の半導体装置を移載機構部の受取部で受け取
   り、この受取部で受け取った複数の前記半導体装置を移
   載機構部の移載部で処理基板上に移載するとともに、こ
   の移載部で前記半導体装置がそれぞれ移載された前記処
   理基板を移載機構部の供給部により供給し、 この移載機構部の前記供給部により供給される処理基板
   を、第一の処理機構部および第二の処理機構部を有する
   テスト部で順に受け入れ、 このテスト部で受け入れた前記処理基板を、前記第一の
   処理機構部の取込部で順に取り込み、順次、この取込部
   で取り込んだ前記処理基板上に移載されているそれぞれ
   の半導体装置に対して前記第一の処理機構部の第一の処
   理部で低温テストを施すとともに、この第一の処理部で
   の前記半導体装置に対する低温テストが終了された前記
   処理基板を前記第一の処理機構部の排出部により排出
   し、 この第一の処理機構部の前記排出部により排出される前
   記処理基板を、前記第一の処理機構部の第一の処理部で
   のテストタイムに応じて増減された、前記第二の処理機
   構部のいずれかの取込部で取り込み、順次、この取込部
   で取り込んだ前記処理基板上に移載されているそれぞれ
   の半導体装置に対して前記第二の処理機構部の第二の処
   理部で高温テストを施すとともに、この第二の処理部で
   の前記半導体装置に対する高温テストが終了された前記
   処理基板を前記第二の処理機構部の排出部によりそれぞ
   れ排出し、こ の第二の処理機構部の前記排出部により排出される前
   記処理基板を分類機構部の受入部で受け入れ、この受入
   部で受け入れた前記処理基板上のそれぞれの半導体装置
   を、前記第一，第二の処理機構部の前記処理部での処理
   結果にしたがって分類機構部の分類部で分類するように
   したことを特徴とする半導体装置の処理方法。