JP2884582B2 - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JP2884582B2 JP2884582B2 JP3386389A JP3386389A JP2884582B2 JP 2884582 B2 JP2884582 B2 JP 2884582B2 JP 3386389 A JP3386389 A JP 3386389A JP 3386389 A JP3386389 A JP 3386389A JP 2884582 B2 JP2884582 B2 JP 2884582B2
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- amplitude detection
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、自動利得制御（以下「AGC」という）回路
に関するものである。
に関するものである。
＜従来の技術＞ 従来、この種のAGC回路としては、出力をフィードバ
ックする構成、即ち、増幅器の増幅率を出力の平均値
（例えば平均電圧）により自動的に変化させることで、
その利得を自動調整する、例えば第８図の従来のAGC回
路の構成を示すブロック線図に示すものが知られている
（例えば、特開昭59−194526号公報参照）。
ックする構成、即ち、増幅器の増幅率を出力の平均値
（例えば平均電圧）により自動的に変化させることで、
その利得を自動調整する、例えば第８図の従来のAGC回
路の構成を示すブロック線図に示すものが知られている
（例えば、特開昭59−194526号公報参照）。
第８図において、Ａは可変ゲイン要素,DETは検出器、
erは基準値、DVは割算器、Ｕは演算器を夫々示す。
erは基準値、DVは割算器、Ｕは演算器を夫々示す。
この様な構成において、可変ゲイン要素Ａは入力信号
eiと制御信号ecとを導入して信号eoを出力する。この
時、信号eoはＦ（ec）・eiの関係を有する。この信号eo
のレベルを検出器DETで検出して割算器DVに信号eo1とし
て導く。信号eo1は割算器DVで基準値erに基づいて割算
される。割算結果の信号edは演算機Ｕに導かれて前記制
御信号ecとなる。
eiと制御信号ecとを導入して信号eoを出力する。この
時、信号eoはＦ（ec）・eiの関係を有する。この信号eo
のレベルを検出器DETで検出して割算器DVに信号eo1とし
て導く。信号eo1は割算器DVで基準値erに基づいて割算
される。割算結果の信号edは演算機Ｕに導かれて前記制
御信号ecとなる。
このことから、可変ゲインＡを制御し、入力信号eiの
変動を自動的に抑圧することができ、常にほぼ一定の出
力レベルを維持することができ、結果的には基準値を変
化させれば、所定の大きさの出力信号eoを得ることも出
来る。
変動を自動的に抑圧することができ、常にほぼ一定の出
力レベルを維持することができ、結果的には基準値を変
化させれば、所定の大きさの出力信号eoを得ることも出
来る。
＜発明が解決しようとする課題＞ 従来のAGC回路にあっては、信号伝送系の利得を制御
する制御開閉ループを構成する、即ち、出力信号eoをフ
ィードバックすることで入力信号のレベルが一定になる
ように自動制御する構成となっているために、応答性が
悪いという問題点があった。
する制御開閉ループを構成する、即ち、出力信号eoをフ
ィードバックすることで入力信号のレベルが一定になる
ように自動制御する構成となっているために、応答性が
悪いという問題点があった。
本発明は、従来の技術の有するこのような問題点に鑑
みてなされたものであり、その目的とするところは、応
答性の高速化の改善を図ったAGC回路を提供するもので
ある。
みてなされたものであり、その目的とするところは、応
答性の高速化の改善を図ったAGC回路を提供するもので
ある。
又、この応答性の高速化の改善を図った上で、入力信
号の正常，異常を判断して、異常の場合も出力振幅が影
響を受けないAGC回路を提供するものである。
号の正常，異常を判断して、異常の場合も出力振幅が影
響を受けないAGC回路を提供するものである。
＜課題を解決するための手段＞ 上記目的を達成するために、 本発明は、所定の振幅からなる入力信号を入力して、
該入力信号の振幅とは無関係な振幅の出力信号を得る自
動利得制御回路にあって、 デジタル信号であるサンプルホールド信号に基づきセ
クターから構成される前記入力信号の振幅をサンプルし
ホールドしてそのセクターにおける電圧値からなる振幅
検出信号を出力する振幅検出回路と、 複数のメモリを有してセクター毎に繰返し得られる前
記振幅検出信号の検出された振幅の値を記憶可能な記憶
部と、 前記記憶部の複数のメモリ出力の振幅の移動平均をと
る演算又は異常値を除外する演算処理をして平均出力信
号を出力する平均化処理部と、 前記振幅検出回路からの振幅検出信号と前記平均化処
理部の平均出力信号が接続して判断信号により切替動作
して前記振幅検出信号又は前記平均出力信号を切替えて
切替信号を出力する切替要素と、 前記振幅検出回路からの振幅検出信号と前記平均化処
理部の平均出力信号を入力してこれ等入力値の内でいず
れが適性かを判断基準に基づいて判断し、前記判断信号
を前記切替要素に出力して該切替要素を切替えると共に
書込指令信号を前記記憶部に出力して該記憶部に前記振
幅検出信号を書込・記憶させる判断部と、 前記入力信号と前記切替信号とを入力してこれ等入力
を割算して出力信号を得る割算器と、 を具備して判断部の判断結果によりゲインを制御するよ
うにしたことを特徴とするものである。
該入力信号の振幅とは無関係な振幅の出力信号を得る自
動利得制御回路にあって、 デジタル信号であるサンプルホールド信号に基づきセ
クターから構成される前記入力信号の振幅をサンプルし
ホールドしてそのセクターにおける電圧値からなる振幅
検出信号を出力する振幅検出回路と、 複数のメモリを有してセクター毎に繰返し得られる前
記振幅検出信号の検出された振幅の値を記憶可能な記憶
部と、 前記記憶部の複数のメモリ出力の振幅の移動平均をと
る演算又は異常値を除外する演算処理をして平均出力信
号を出力する平均化処理部と、 前記振幅検出回路からの振幅検出信号と前記平均化処
理部の平均出力信号が接続して判断信号により切替動作
して前記振幅検出信号又は前記平均出力信号を切替えて
切替信号を出力する切替要素と、 前記振幅検出回路からの振幅検出信号と前記平均化処
理部の平均出力信号を入力してこれ等入力値の内でいず
れが適性かを判断基準に基づいて判断し、前記判断信号
を前記切替要素に出力して該切替要素を切替えると共に
書込指令信号を前記記憶部に出力して該記憶部に前記振
幅検出信号を書込・記憶させる判断部と、 前記入力信号と前記切替信号とを入力してこれ等入力
を割算して出力信号を得る割算器と、 を具備して判断部の判断結果によりゲインを制御するよ
うにしたことを特徴とするものである。
＜第１の発明の実施例＞ 実施例について図面を参照して説明する。
第１図は第１の発明の具体的実施例を示すフィードフ
ォワード形のAGC回路のブロック系統図、第２図は第１
図の説明に供する図である。
ォワード形のAGC回路のブロック系統図、第２図は第１
図の説明に供する図である。
第１図において、Vinは所定の振幅からなるAGC回路入
力信号（以下「入力信号」と略称する）、１は入力信号
Vinの振幅を検出して振幅検出信号（直流電圧）VSを出
力する例えば波高値検出回路や整流回路等の公知の技術
で構成された振幅検出回路、２は入力信号Vinと振幅検
出信号VSを入力してAGC回路の出力となる割算信号VoutA
（＝Vin/VS）を出力する割算器である。
力信号（以下「入力信号」と略称する）、１は入力信号
Vinの振幅を検出して振幅検出信号（直流電圧）VSを出
力する例えば波高値検出回路や整流回路等の公知の技術
で構成された振幅検出回路、２は入力信号Vinと振幅検
出信号VSを入力してAGC回路の出力となる割算信号VoutA
（＝Vin/VS）を出力する割算器である。
この様な構成からなるAGC回路において、例えば、第
２図（ｉ）に示すように、入力信号Vin1の振幅がεで、
その波形特性が、 Vin1＝ε・（ω,t） …（１） である時には、振幅検出回路１からの振幅検出信号VS1
はε［Ｖ］となるから、割算器２からは入力信号Vin1を
振幅検出信号VS1で割った値、 Vin1/VS1＝（ω,t） …（２） が割算信号VoutA1として出力する。この割算信号VoutA1
は、入力信号Vin1とは無関係な振幅から成る信号が得ら
れることとなる。
２図（ｉ）に示すように、入力信号Vin1の振幅がεで、
その波形特性が、 Vin1＝ε・（ω,t） …（１） である時には、振幅検出回路１からの振幅検出信号VS1
はε［Ｖ］となるから、割算器２からは入力信号Vin1を
振幅検出信号VS1で割った値、 Vin1/VS1＝（ω,t） …（２） が割算信号VoutA1として出力する。この割算信号VoutA1
は、入力信号Vin1とは無関係な振幅から成る信号が得ら
れることとなる。
今この時に、例えば、第２図（ii）に示すように、入
力信号Vin2の振幅がηで、その波形特性が、 Vin2＝η・（ω,t） …（３） となったとする。この時は、振幅検出信号VS2はη
［Ｖ］となるから、割算器２からは、 Vin2/VS2＝（ω,t） …（４） が割算信号VoutA2として出力する。この割算信号VoutA2
は前記入力信号Vin1の時の割算信号VoutA1と等しくな
る。
力信号Vin2の振幅がηで、その波形特性が、 Vin2＝η・（ω,t） …（３） となったとする。この時は、振幅検出信号VS2はη
［Ｖ］となるから、割算器２からは、 Vin2/VS2＝（ω,t） …（４） が割算信号VoutA2として出力する。この割算信号VoutA2
は前記入力信号Vin1の時の割算信号VoutA1と等しくな
る。
言替えれば、この様な構成とすることで、入力信号V
inの振幅とは無関係に（入力波形の振幅の大小によらな
いで）、常に振幅一定値（ここでは１）のAGC回路の出
力信号VoutAが得られることとなる。
inの振幅とは無関係に（入力波形の振幅の大小によらな
いで）、常に振幅一定値（ここでは１）のAGC回路の出
力信号VoutAが得られることとなる。
＜第２の発明の実施例＞ ところで、第１図の回路構成であってもAGC回路の高
速化を一応達成することができるが、入力信号がより高
速に成る程、割算器にも高速なものが要求されるように
なってくるが、割算器は数MHz程度の帯域のものしかな
いために、更に高速応答性を有するAGC回路の実現に対
してはこれでは充分対処が出来なくなる。そこでこの様
な場合、第３図のような構成とすることで対処出来る。
速化を一応達成することができるが、入力信号がより高
速に成る程、割算器にも高速なものが要求されるように
なってくるが、割算器は数MHz程度の帯域のものしかな
いために、更に高速応答性を有するAGC回路の実現に対
してはこれでは充分対処が出来なくなる。そこでこの様
な場合、第３図のような構成とすることで対処出来る。
第３図は第２の発明の具体的実施例を示すフィードフ
ォワード形のAGC回路のブロック系統図である。尚、第
１図と重複する部分は同一番号を付してその説明の詳細
は省略する。
ォワード形のAGC回路のブロック系統図である。尚、第
１図と重複する部分は同一番号を付してその説明の詳細
は省略する。
第３図において、３は一定DC電圧値ｂ（Ｖ）の定電圧
VLを出力する定電圧発生回路である。20は振幅検出回路
１からの振幅検出信号VSと前記定電圧VLを入力して、振
幅値の逆数が求められて割算信号VOを出力する割算器で
あり、入出力は低周波にしている。４は入力信号Vinと
割算信号VOを入力して、これ等入力の積、即ち、振幅値
の逆数と入力信号Vinの積をAGC回路の出力となる掛算信
号VoutBとして出力する掛算器である。
VLを出力する定電圧発生回路である。20は振幅検出回路
１からの振幅検出信号VSと前記定電圧VLを入力して、振
幅値の逆数が求められて割算信号VOを出力する割算器で
あり、入出力は低周波にしている。４は入力信号Vinと
割算信号VOを入力して、これ等入力の積、即ち、振幅値
の逆数と入力信号Vinの積をAGC回路の出力となる掛算信
号VoutBとして出力する掛算器である。
この様な構成からなるAGC回路において、例えば、第
１図の時と同様に、振幅εを持つ入力信号Vin1が振幅検
出回路１に入力する。振幅検出信号VS1はε［Ｖ］。割
算器20には振幅検出信号VS1と定電圧VLが入力し、割算
信号、 VO1＝VL/VS1＝b/ε …（５） が掛算器４に出力する。この結果、掛算器４は、割算信
号、 VoutB1＝Vin1・VO1 ＝Vin・VL/VS ＝｛ε・（ω,t）｝・｛b/ε｝ ＝ｂ・（ω,t） …（６） を出力する。この割算信号VoutB1は、周波数，位相は入
力信号Vin1と同一でありながら、振幅が入力信号Vin1の
εとは無関係なｂ（定数）となる。
１図の時と同様に、振幅εを持つ入力信号Vin1が振幅検
出回路１に入力する。振幅検出信号VS1はε［Ｖ］。割
算器20には振幅検出信号VS1と定電圧VLが入力し、割算
信号、 VO1＝VL/VS1＝b/ε …（５） が掛算器４に出力する。この結果、掛算器４は、割算信
号、 VoutB1＝Vin1・VO1 ＝Vin・VL/VS ＝｛ε・（ω,t）｝・｛b/ε｝ ＝ｂ・（ω,t） …（６） を出力する。この割算信号VoutB1は、周波数，位相は入
力信号Vin1と同一でありながら、振幅が入力信号Vin1の
εとは無関係なｂ（定数）となる。
今この時に、上述したように例えば振幅ηの入力信号
Vin2があれば、振幅検出信号VS2はη［Ｖ］となり、割
算器２からb/ηの割算信号VO2が掛算器４に出力し、掛
算器４は、ｂ・（ω,t）の割算信号VoutB2を出力す
る。この割算信号VoutB2は入力信号Vin1の時の割算信号
VoutB1と等しくなる。この様な構成とすることで、入力
信号振幅とは無関係に（入力波形の振幅の大小によらな
いで）、常に振幅一定（ここではｂの振幅）のAGC回路
の出力信号VoutBが得られることとなる。尚、ここでｂ
＝１とすれば、出力信号VoutBは（ω,t）となり、結
果的に第１図の構成と同じ出力が得られることとなる。
Vin2があれば、振幅検出信号VS2はη［Ｖ］となり、割
算器２からb/ηの割算信号VO2が掛算器４に出力し、掛
算器４は、ｂ・（ω,t）の割算信号VoutB2を出力す
る。この割算信号VoutB2は入力信号Vin1の時の割算信号
VoutB1と等しくなる。この様な構成とすることで、入力
信号振幅とは無関係に（入力波形の振幅の大小によらな
いで）、常に振幅一定（ここではｂの振幅）のAGC回路
の出力信号VoutBが得られることとなる。尚、ここでｂ
＝１とすれば、出力信号VoutBは（ω,t）となり、結
果的に第１図の構成と同じ出力が得られることとなる。
ところで、第３図において、割算器20や掛算器４の入
出力仕様は、AGC回路が用いられる条件による。即ち、
出力反転型（VO＝−VL/VS,VoutB＝−Vin/VO）や、電流
出力型等が考えられるが、VoutBの振幅がVinの振幅によ
らず一定になる点では変らない。
出力仕様は、AGC回路が用いられる条件による。即ち、
出力反転型（VO＝−VL/VS,VoutB＝−Vin/VO）や、電流
出力型等が考えられるが、VoutBの振幅がVinの振幅によ
らず一定になる点では変らない。
＜第３の発明の実施例＞ 第４図及び第５図は第３の発明に説明に供する図であ
る。
る。
ところで、光ディスクのフォーマットは、第４図
（ｉ）に示すように、１トラック上にフォーマットが数
回作られている。そして、AGC動作タイミングは、第４
図（ii）に示すように、光ディスクのフォーマット上の
データ（ここではVFO1）の振幅をサンプルし、次ぎのデ
ータ（ここではVFO3）があるまでホールドしている。そ
こで第１図のAGC回路をこの様な光ディスクの信号処理
等に使用した場合において、光ディスクに傷等の欠陥が
無い限りは、第２図（ｉ），（ii）に示すように、サン
プル，ホールドされる区間δ内において入力アナログ信
号の振幅の急激な変化はない。即ち、この様な時の一定
の値の振幅入力Vinである時は、割算器２に入力される
振幅の値も同じとなるので、割算値２からの出力Voutの
振幅も一定になるため格別問題となることはない。しか
しながら、第５図のAGCの動作説明図に示すように、サ
ンプル，ホールドされる区間δ内においてディスク表面
に傷がある場合は、入力Vin内（例えば一定値の振幅η
内）の一瞬の過剰振幅（誤った振幅）ζがサンプル，ホ
ールドされてしまうために、振幅検出信号VSはζとして
割算器２に出力されることとなり、他方この割算器２に
は振幅ηが入力されるために、この間の割算器２からの
出力振幅は不安定になる（誤動作する）。そこで第３の
発明においてはこのような問題を解決するようにしたも
のであり、第６図及び第７図にその具体的な実施例を示
す。
（ｉ）に示すように、１トラック上にフォーマットが数
回作られている。そして、AGC動作タイミングは、第４
図（ii）に示すように、光ディスクのフォーマット上の
データ（ここではVFO1）の振幅をサンプルし、次ぎのデ
ータ（ここではVFO3）があるまでホールドしている。そ
こで第１図のAGC回路をこの様な光ディスクの信号処理
等に使用した場合において、光ディスクに傷等の欠陥が
無い限りは、第２図（ｉ），（ii）に示すように、サン
プル，ホールドされる区間δ内において入力アナログ信
号の振幅の急激な変化はない。即ち、この様な時の一定
の値の振幅入力Vinである時は、割算器２に入力される
振幅の値も同じとなるので、割算値２からの出力Voutの
振幅も一定になるため格別問題となることはない。しか
しながら、第５図のAGCの動作説明図に示すように、サ
ンプル，ホールドされる区間δ内においてディスク表面
に傷がある場合は、入力Vin内（例えば一定値の振幅η
内）の一瞬の過剰振幅（誤った振幅）ζがサンプル，ホ
ールドされてしまうために、振幅検出信号VSはζとして
割算器２に出力されることとなり、他方この割算器２に
は振幅ηが入力されるために、この間の割算器２からの
出力振幅は不安定になる（誤動作する）。そこで第３の
発明においてはこのような問題を解決するようにしたも
のであり、第６図及び第７図にその具体的な実施例を示
す。
第６図は第３の発明の具体的実施例を示すフィードフ
ォワード形のAGC回路のブロック系統図である。
ォワード形のAGC回路のブロック系統図である。
第７図は第６図の説明に供するタイムチャートであ
る。
る。
以下、これ等図面と共に、実施例の説明をする。
第６図において、符号10はデジタル信号であるサンプ
ルホールド（以下「S/H」という）信号（このS/H信号は
セクター開始後一定時間“1"でその他の期間は“0"を保
持する）に基づきセクター（m,m＋1,…）から構成され
る入力信号Vinの振幅をサンプル，ホールドして振幅検
出信号VSを出力する（この時の出力値は、例えばセクタ
ーｍの時電圧VSはVPmとする）振幅検出回路である。５
は複数の記憶要素（第１メモリ5a,第２メモリ5b,第３メ
モリ5c,…第ｎメモリ5n）を有する記憶部であり、セク
ター毎に繰返し測定される振幅検出信号の値を記憶す
る。６は記憶部５からの複数の記憶要素からのメモリの
平均値を演算処理（更に詳しくは検出された振幅の移動
平均をとる演算又は異常値を除外する演算処理）して平
均出力信号VAVRを出力する平均化処理部である。７は振
幅検出回路10からの振幅検出信号VSと前記平均出力信号
VAVRを入力して、これ等入力値の内でいずれかが適性か
を“0.9VAVR＜VS＜1.1VAVR"或は“VS≦0.9VAVR又は1.1V
AVR≦VS"に基づいて判断し、例えば、前者の“0.9VAVR
＜VS＜1.1VAVR"の時は、判断信号（デジタル信号）Ｊ＝
１を後述する切替要素に出力すると共に、書込指令信号
Ｒ（デジタル信号）＝一定期間“1"を記憶部３に出力し
て記憶部に振幅検出信号VSを書込・記憶させ、後者の、
VS≦0.9VAVR又は1.1VAVR≦VSの時は、判断信号Ｊ＝0,書
込指令信号Ｒ＝０を出力する。８は判断信号Ｊにより切
替動作して振幅検出信号VS又は平均出力信号VAVRを切替
えて切替信号Vdivを割算器２に出力する切替要素であ
る。ここでは、判断信号Ｊ＝１の時切替信号Vdiv＝VSを
出力し、Ｊ＝０の時Vdiv＝VAVRを出力するように切替え
られる。従って割算器２ではVin/Vdivが演算されて出力
信号Voutを得る。
ルホールド（以下「S/H」という）信号（このS/H信号は
セクター開始後一定時間“1"でその他の期間は“0"を保
持する）に基づきセクター（m,m＋1,…）から構成され
る入力信号Vinの振幅をサンプル，ホールドして振幅検
出信号VSを出力する（この時の出力値は、例えばセクタ
ーｍの時電圧VSはVPmとする）振幅検出回路である。５
は複数の記憶要素（第１メモリ5a,第２メモリ5b,第３メ
モリ5c,…第ｎメモリ5n）を有する記憶部であり、セク
ター毎に繰返し測定される振幅検出信号の値を記憶す
る。６は記憶部５からの複数の記憶要素からのメモリの
平均値を演算処理（更に詳しくは検出された振幅の移動
平均をとる演算又は異常値を除外する演算処理）して平
均出力信号VAVRを出力する平均化処理部である。７は振
幅検出回路10からの振幅検出信号VSと前記平均出力信号
VAVRを入力して、これ等入力値の内でいずれかが適性か
を“0.9VAVR＜VS＜1.1VAVR"或は“VS≦0.9VAVR又は1.1V
AVR≦VS"に基づいて判断し、例えば、前者の“0.9VAVR
＜VS＜1.1VAVR"の時は、判断信号（デジタル信号）Ｊ＝
１を後述する切替要素に出力すると共に、書込指令信号
Ｒ（デジタル信号）＝一定期間“1"を記憶部３に出力し
て記憶部に振幅検出信号VSを書込・記憶させ、後者の、
VS≦0.9VAVR又は1.1VAVR≦VSの時は、判断信号Ｊ＝0,書
込指令信号Ｒ＝０を出力する。８は判断信号Ｊにより切
替動作して振幅検出信号VS又は平均出力信号VAVRを切替
えて切替信号Vdivを割算器２に出力する切替要素であ
る。ここでは、判断信号Ｊ＝１の時切替信号Vdiv＝VSを
出力し、Ｊ＝０の時Vdiv＝VAVRを出力するように切替え
られる。従って割算器２ではVin/Vdivが演算されて出力
信号Voutを得る。
この様な構成のAGC回路をディスクメモリの信号再生
回路に用いてゲインをコントロールする。
回路に用いてゲインをコントロールする。
以下、第７図を用いて第６図の動作を説明する。
振幅検出回路10において、時刻t1のS/H信号が“1"の
時に第７図（ｉ）に示すようなセクターから構成される
信号入力Vin（時刻t1〜t4においてはセクターｍのピー
クホールド電圧をVPm,…以後同様に、セクターｍ＋３の
ピークホールド電圧をVPm+3とする）をサンプリング
し、このサンプリングしたデータを時刻t2のS/H信号が
“1"の時にホールドして振幅検出信号VS（VPm）として
出力する。尚、この時に振幅検出信号VSは、サンプル中
はその電圧は不確定となっている。このために出力信号
Voutの振幅も又必ずしも一定ではないこととなる。時刻
t3で第７図（iX）に示すような書込信号Ｒにより記憶部
５は振幅検出信号VS（VPm）を読込んで第１メモリ5aに
第７図（iv）のように書込・記憶する。この時（書込信
号Ｒが立上がりの時）、第１メモリ5aの記憶内容は第２
メモリ5bに送られ、以下同様にして順次送られて第ｎメ
モリ5nの内容がｎ−１番目のメモリの内容に置換わり、
書込信号Ｒが“0"の時はメモリ内容は不変。この結果、
ｎ個の記憶内容VM1〜VMnは過去に振幅検出回路10でホー
ルドした値が記憶されることとなる。平均化処理部６に
おいては、記憶部５からのデータ値VM1〜VMnを入力し
て、“（VM1＋VM2＋…＋VMn）/n"の平均化演算処理をし
て常に第１メモリから第ｎメモリの平均値である平均出
力信号VAVRを判断部７と切替要素８に出力する。判断部
７では、振幅検出信号VSと平均出力信号VAVRを比較し、
例えば、0.9VAVR＜VPm＜1.1VAVRと仮定した時、Ｊ＝１
でVdiv＝VS＝VPmとなり、故に、割算器２でVin/VSが演
算され、出力信号Voutを得る。一方、Ｒ＝一定期間“1"
であるから、第１メモリ5aの内容はVPmとなり、この第
１メモリにそれまで記憶されていたVPm-1は第２メモリ5
bに移動（以下同様に順次移動）して変わる。
時に第７図（ｉ）に示すようなセクターから構成される
信号入力Vin（時刻t1〜t4においてはセクターｍのピー
クホールド電圧をVPm,…以後同様に、セクターｍ＋３の
ピークホールド電圧をVPm+3とする）をサンプリング
し、このサンプリングしたデータを時刻t2のS/H信号が
“1"の時にホールドして振幅検出信号VS（VPm）として
出力する。尚、この時に振幅検出信号VSは、サンプル中
はその電圧は不確定となっている。このために出力信号
Voutの振幅も又必ずしも一定ではないこととなる。時刻
t3で第７図（iX）に示すような書込信号Ｒにより記憶部
５は振幅検出信号VS（VPm）を読込んで第１メモリ5aに
第７図（iv）のように書込・記憶する。この時（書込信
号Ｒが立上がりの時）、第１メモリ5aの記憶内容は第２
メモリ5bに送られ、以下同様にして順次送られて第ｎメ
モリ5nの内容がｎ−１番目のメモリの内容に置換わり、
書込信号Ｒが“0"の時はメモリ内容は不変。この結果、
ｎ個の記憶内容VM1〜VMnは過去に振幅検出回路10でホー
ルドした値が記憶されることとなる。平均化処理部６に
おいては、記憶部５からのデータ値VM1〜VMnを入力し
て、“（VM1＋VM2＋…＋VMn）/n"の平均化演算処理をし
て常に第１メモリから第ｎメモリの平均値である平均出
力信号VAVRを判断部７と切替要素８に出力する。判断部
７では、振幅検出信号VSと平均出力信号VAVRを比較し、
例えば、0.9VAVR＜VPm＜1.1VAVRと仮定した時、Ｊ＝１
でVdiv＝VS＝VPmとなり、故に、割算器２でVin/VSが演
算され、出力信号Voutを得る。一方、Ｒ＝一定期間“1"
であるから、第１メモリ5aの内容はVPmとなり、この第
１メモリにそれまで記憶されていたVPm-1は第２メモリ5
bに移動（以下同様に順次移動）して変わる。
時刻t4〜t5のセクタｍ＋１でも以上の動作が繰返され
る。
る。
時刻t5〜t7のセクタｍ＋２では、時刻t5〜t6のサンプ
ル期間中区間Ｘに入力信号Vinに傷がある場合、そのVS
は前のセクタｍ＋１に比べて大きくなる。この結果、判
断部７においては、1.1VAVR≦VSとなり、Ｊ＝0,R＝０が
出力される。従って切替部８からはVdiv＝VAVRが出力さ
れる。又、記憶部５の記憶内容の書換は行なわれない。
割算器２ではこのようにして得られた値同志を割算して
出力する。
ル期間中区間Ｘに入力信号Vinに傷がある場合、そのVS
は前のセクタｍ＋１に比べて大きくなる。この結果、判
断部７においては、1.1VAVR≦VSとなり、Ｊ＝0,R＝０が
出力される。従って切替部８からはVdiv＝VAVRが出力さ
れる。又、記憶部５の記憶内容の書換は行なわれない。
割算器２ではこのようにして得られた値同志を割算して
出力する。
セクタ−ｍ＋３ではキズが無いので、セクタm,m＋１
の時の動作が繰返されることとなる。この時のVSはV
Pm+3となる。
の時の動作が繰返されることとなる。この時のVSはV
Pm+3となる。
ところで、第３の発明は上記内容に限定されるもので
はない。例えば、平均化処理は全てのメモリの平均値を
とらなくともよい。例えば、最大値，最小値を除いたｎ
−２個のメモリの平均値をとったり、一周がＸ個おきの
メモリの平均値をとったりする方法等の演算処理を行う
ようにしてもよい。又、判断部での判断基準も上記した
ような0.9,1.1という値に限定されるものではなく、こ
れ以外の値を用いてもよいし、又、メモリ内容の標準偏
差を用いるようにしてもよいことはいうまでもない。更
に又、記憶部５には連続したセクターのVSを記憶させな
くともよく、使用状態に応じて間引きが可能であること
はいうまでもない。
はない。例えば、平均化処理は全てのメモリの平均値を
とらなくともよい。例えば、最大値，最小値を除いたｎ
−２個のメモリの平均値をとったり、一周がＸ個おきの
メモリの平均値をとったりする方法等の演算処理を行う
ようにしてもよい。又、判断部での判断基準も上記した
ような0.9,1.1という値に限定されるものではなく、こ
れ以外の値を用いてもよいし、又、メモリ内容の標準偏
差を用いるようにしてもよいことはいうまでもない。更
に又、記憶部５には連続したセクターのVSを記憶させな
くともよく、使用状態に応じて間引きが可能であること
はいうまでもない。
＜発明の効果＞ 本発明は、以上説明したように、AGC回路の制御系の
構成をフィードバックタイプからフィードフォワードタ
イプに変えた構成としたことで、次に記載するような効
果を奏する。
構成をフィードバックタイプからフィードフォワードタ
イプに変えた構成としたことで、次に記載するような効
果を奏する。
請求項１においては、AGC回路の応答を、振幅検出回
路と割算器の応答のみで決めることが出来るから、フィ
ードバックタイプに比べて帰還ループの高域でのゲイン
特性等に左右されずにAGC回路の高速化が達成できる。
路と割算器の応答のみで決めることが出来るから、フィ
ードバックタイプに比べて帰還ループの高域でのゲイン
特性等に左右されずにAGC回路の高速化が達成できる。
請求項２においては、割算器の入出力を低周波にし、
掛算器と組合せることにより、割算器の帯域がAGC回路
全体の帯域に影響を与えず、且つ、AGC回路全体の帯域
は掛算器の帯域で決まるが掛算器は割算器より広帯域の
ものが得やすいので、第１図の構成に比べて更に高速，
広帯域化に対応できる。
掛算器と組合せることにより、割算器の帯域がAGC回路
全体の帯域に影響を与えず、且つ、AGC回路全体の帯域
は掛算器の帯域で決まるが掛算器は割算器より広帯域の
ものが得やすいので、第１図の構成に比べて更に高速，
広帯域化に対応できる。
請求項３においては、振幅検出回路から直接割算器に
入力されていた信号を、判断機能を介して正常／異常を
判定して、異常の場合は過去の正常値から推定された代
替信号を用いるようにしたことにより、出力信号の振幅
の安定性が改善されるからこの様なAGC回路を光ディス
クの信号処理回路に用いれば、キズ等の欠陥に影響され
ることがなくなり、安定した振幅が得られるようにな
る。
入力されていた信号を、判断機能を介して正常／異常を
判定して、異常の場合は過去の正常値から推定された代
替信号を用いるようにしたことにより、出力信号の振幅
の安定性が改善されるからこの様なAGC回路を光ディス
クの信号処理回路に用いれば、キズ等の欠陥に影響され
ることがなくなり、安定した振幅が得られるようにな
る。
第１図は第１の発明の具体的実施例を示すフィードフォ
ワードタイプのAGC回路のブロック系統図、第２図は第
１図の説明に供する図、第３図は第２の発明の具体的実
施例を示すフィードフォワードタイプのAGC回路のブロ
ック系統図、第４図及び第５図は第３の発明の説明に供
する図、第６図は第３の発明の具体的実施例を示すフィ
ードフォワード形のAGC回路のブロック系統図、第７図
は第１図の説明に供するタイムチャート、第８図は従来
のAGC回路の構成を示すブロック線図である。 Ａ……可変ゲイン要素,DET……検出器、er……基準値、
Ｕ……演算器、1,10……振幅検出回路、2,20……割算
器、３……定電圧発生回路、４……掛算器、５……記憶
部、６……平均化処理部、７……判断部、８……切替要
素。
ワードタイプのAGC回路のブロック系統図、第２図は第
１図の説明に供する図、第３図は第２の発明の具体的実
施例を示すフィードフォワードタイプのAGC回路のブロ
ック系統図、第４図及び第５図は第３の発明の説明に供
する図、第６図は第３の発明の具体的実施例を示すフィ
ードフォワード形のAGC回路のブロック系統図、第７図
は第１図の説明に供するタイムチャート、第８図は従来
のAGC回路の構成を示すブロック線図である。 Ａ……可変ゲイン要素,DET……検出器、er……基準値、
Ｕ……演算器、1,10……振幅検出回路、2,20……割算
器、３……定電圧発生回路、４……掛算器、５……記憶
部、６……平均化処理部、７……判断部、８……切替要
素。
フロントページの続き (56)参考文献 特開 昭63−242011（ＪＰ，Ａ) 特開 昭58−136120（ＪＰ，Ａ) 特開 昭51−134054（ＪＰ，Ａ) 特開 昭54−89466（ＪＰ，Ａ) 特開 昭54−31777（ＪＰ，Ａ) 特開 昭55−6213（ＪＰ，Ａ) 実開 昭56−163322（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03G 3/30
Claims (1)
- 【請求項１】所定の振幅からなる入力信号を入力して、
該入力信号の振幅とは無関係な振幅の出力信号を得る自
動利得制御回路にあって、 デジタル信号であるサンプルホールド信号に基づきセク
ターから構成される前記入力信号の振幅をサンプルしホ
ールドしてそのセクターにおける電圧値からなる振幅検
出信号を出力する振幅検出回路と、 複数のメモリを有してセクター毎に繰返し得られる前記
振幅検出信号の検出された振幅の値を記憶可能な記憶部
と、 前記記憶部の複数のメモリ出力の振幅の移動平均をとる
演算又は異常値を除外する演算処理をして平均出力信号
を出力する平均化処理部と、 前記振幅検出回路からの振幅検出信号と前記平均化処理
部の平均出力信号が接続して判断信号により切替動作し
て前記振幅検出信号又は前記平均出力信号を切替えて切
替信号を出力する切替要素と、 前記振幅検出回路からの振幅検出信号と前記平均化処理
部の平均出力信号を入力してこれ等入力値の内でいずれ
が適性かを判断基準に基づいて判断し、前記判断信号を
前記切替要素に出力して該切替要素を切替えると共に書
込指令信号を前記記憶部に出力して該記憶部に前記振幅
検出信号を書込・記憶させる判断部と、 前記入力信号と前記切替信号とを入力してこれ等入力を
割算して出力信号を得る割算器と、 を具備して判断部の判断結果によりゲインを制御するよ
うにしたことを特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3386389A JP2884582B2 (ja) | 1988-10-13 | 1989-02-15 | 自動利得制御回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-258247 | 1988-10-13 | ||
| JP25824788 | 1988-10-13 | ||
| JP3386389A JP2884582B2 (ja) | 1988-10-13 | 1989-02-15 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192209A JPH02192209A (ja) | 1990-07-30 |
| JP2884582B2 true JP2884582B2 (ja) | 1999-04-19 |
Family
ID=26372639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3386389A Expired - Lifetime JP2884582B2 (ja) | 1988-10-13 | 1989-02-15 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884582B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2979119B2 (ja) * | 1996-12-06 | 1999-11-15 | 日本電信電話株式会社 | 自動ダイナミック・レンジ制御回路 |
| JP4048499B2 (ja) | 2004-02-27 | 2008-02-20 | ソニー株式会社 | Ａｇｃ回路及びａｇｃ回路の利得制御方法 |
| JP4867385B2 (ja) * | 2006-02-20 | 2012-02-01 | セイコーエプソン株式会社 | 発振回路及び物理量トランスデューサ |
-
1989
- 1989-02-15 JP JP3386389A patent/JP2884582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192209A (ja) | 1990-07-30 |
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