JP2870467B2 - 電荷結合装置 - Google Patents
電荷結合装置Info
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- JP2870467B2 JP2870467B2 JP8013869A JP1386996A JP2870467B2 JP 2870467 B2 JP2870467 B2 JP 2870467B2 JP 8013869 A JP8013869 A JP 8013869A JP 1386996 A JP1386996 A JP 1386996A JP 2870467 B2 JP2870467 B2 JP 2870467B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ビデオカメラやＦ
ＡＸ，スキャナーに用いられる固体撮像装置などに利用
される電荷結合装置に関し、詳しくは、その電荷検出部
の構造に関するものである。
ＡＸ，スキャナーに用いられる固体撮像装置などに利用
される電荷結合装置に関し、詳しくは、その電荷検出部
の構造に関するものである。
【０００２】
【従来の技術】従来の電荷結合装置の電荷検出部の構造
を図４に示す。これは、例えば、特開平１−２５９５５
９号公報に記載されているが、図４（ａ）は平面図であ
り図４（ｂ）は図４（ａ）のＡ−Ａ線断面図である。１
はＣＣＤレジスタの転送ゲート電極（第１層目のポリシ
リコン膜でなる蓄積電極と第２層目のポリシリコン膜で
なる障壁電極との組）、２はＣＣＤレジスタで運ばれて
きた電荷を電圧に変換する電荷検出部３へ出力する出力
ゲート電極，４は電荷検出部３に基準電位ＶRDを与える
ためのリセットゲート電極、５は基準電位ＶRDが印加さ
れるリセットドレイン領域である。６は電荷検出部の電
位を伝達する出力配線、７は出力配線６と電荷検出部３
の接続を確実にするためのＮ型の高濃度不純物拡散層、
８はＣＣＤレジスタ，出力ゲート，リセットゲートのチ
ャネル部と、電荷検出部の一部を構成するＮ型の低濃度
不純物拡散層、９は例えばＮ型シリコン基板の表面部の
Ｐウェルである。
を図４に示す。これは、例えば、特開平１−２５９５５
９号公報に記載されているが、図４（ａ）は平面図であ
り図４（ｂ）は図４（ａ）のＡ−Ａ線断面図である。１
はＣＣＤレジスタの転送ゲート電極（第１層目のポリシ
リコン膜でなる蓄積電極と第２層目のポリシリコン膜で
なる障壁電極との組）、２はＣＣＤレジスタで運ばれて
きた電荷を電圧に変換する電荷検出部３へ出力する出力
ゲート電極，４は電荷検出部３に基準電位ＶRDを与える
ためのリセットゲート電極、５は基準電位ＶRDが印加さ
れるリセットドレイン領域である。６は電荷検出部の電
位を伝達する出力配線、７は出力配線６と電荷検出部３
の接続を確実にするためのＮ型の高濃度不純物拡散層、
８はＣＣＤレジスタ，出力ゲート，リセットゲートのチ
ャネル部と、電荷検出部の一部を構成するＮ型の低濃度
不純物拡散層、９は例えばＮ型シリコン基板の表面部の
Ｐウェルである。
【０００３】以上のように構成された電荷結合装置の動
作について図５に示すタイミング図及び図６に示すポテ
ンシャル図を参照しながら説明する。時刻ｔ1 におい
て、リセットゲート電極４に高電圧を印加し、リセット
ゲートを導通状態にすることにより、電荷検出部の浮遊
拡散層（出力ゲート電極２とリセットゲート電極４直下
部で挟まれた部分の低濃度不純物拡散層８及び高濃度不
純物拡散層７）の電位ＶS をリセットドレイン領域５に
印加されているリセットドレイン電圧ＶRDと同電位にセ
ットする。時刻ｔ2 において、リセットゲート電極４を
低電圧とし、リセットゲートを非導通状態とする。この
時、電荷検出部の浮遊拡散層の電位ＶS はリセットゲー
ト電極４と電荷検出部３の浮遊拡散層の間に存在するカ
ップリング容量Ｃ0 のため、以下の式（１）に示される
電位変動ＶO をうける。
作について図５に示すタイミング図及び図６に示すポテ
ンシャル図を参照しながら説明する。時刻ｔ1 におい
て、リセットゲート電極４に高電圧を印加し、リセット
ゲートを導通状態にすることにより、電荷検出部の浮遊
拡散層（出力ゲート電極２とリセットゲート電極４直下
部で挟まれた部分の低濃度不純物拡散層８及び高濃度不
純物拡散層７）の電位ＶS をリセットドレイン領域５に
印加されているリセットドレイン電圧ＶRDと同電位にセ
ットする。時刻ｔ2 において、リセットゲート電極４を
低電圧とし、リセットゲートを非導通状態とする。この
時、電荷検出部の浮遊拡散層の電位ＶS はリセットゲー
ト電極４と電荷検出部３の浮遊拡散層の間に存在するカ
ップリング容量Ｃ0 のため、以下の式（１）に示される
電位変動ＶO をうける。
【０００４】Ｖ0 ＝ＶR ＣO ／ＣT ・・・（１） ここでＣT は電荷検出部容量，ＶR はリセットゲート電
極に印加されるパルスφR の振幅である。時刻ｔ3 にお
いて、ＣＣＤレジスタの転送ゲート電極１に印加されて
いるφ1 パルスを“Ｈ”から“Ｌ”にすることにより、
転送ゲート電極１下に存在していた信号電荷Ｑ1 を電荷
検出部３へ流入させる。これにより電荷検出部の電位変
動Ｖ1 は式（２）に示されるようになる。
極に印加されるパルスφR の振幅である。時刻ｔ3 にお
いて、ＣＣＤレジスタの転送ゲート電極１に印加されて
いるφ1 パルスを“Ｈ”から“Ｌ”にすることにより、
転送ゲート電極１下に存在していた信号電荷Ｑ1 を電荷
検出部３へ流入させる。これにより電荷検出部の電位変
動Ｖ1 は式（２）に示されるようになる。
【０００５】Ｖ1 ＝Ｃ1 ／ＣT （Ｖ）・・・（２） これらＶS の電位変化を出力配線６を通し伝達すること
により、信号電荷の電圧への変換であるいわゆる信号電
荷の検出が行なわれている。
により、信号電荷の電圧への変換であるいわゆる信号電
荷の検出が行なわれている。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来のような構成では、リセットゲート電極４と電荷検出
部３との間に存在するカップリング容量Ｃ0 のために式
（１）で与えられるＶ0の電位変動を電荷検出部に与え
ていた。具体的には、例えばＣT ＝１０ｆＦ，Ｃ0 ＝１
ｆＦ、ＶR ＝１２０の一般的な数値例では、Ｖ0 ＝１．
２０と大きなものとなっていた。これに対し、検出すべ
き信号Ｖ1 は式（２）に示す様に、例えばＣT ＝１０ｆ
Ｆ，Ｑ1 ＝１０ｆクーロンではＶ1 ＝１０／１０＝１０
とＶ0 とほぼ同等の数値である。
来のような構成では、リセットゲート電極４と電荷検出
部３との間に存在するカップリング容量Ｃ0 のために式
（１）で与えられるＶ0の電位変動を電荷検出部に与え
ていた。具体的には、例えばＣT ＝１０ｆＦ，Ｃ0 ＝１
ｆＦ、ＶR ＝１２０の一般的な数値例では、Ｖ0 ＝１．
２０と大きなものとなっていた。これに対し、検出すべ
き信号Ｖ1 は式（２）に示す様に、例えばＣT ＝１０ｆ
Ｆ，Ｑ1 ＝１０ｆクーロンではＶ1 ＝１０／１０＝１０
とＶ0 とほぼ同等の数値である。
【０００７】この様に、電荷検出部の電位ＶS は信号で
あるＶ1 以外にそれとほぼ同一レベルのＶ0 というまっ
たく必要のない電位変動を起こしていた。このＶS の電
位変動を出力配線６を通し、増幅等の信号処理をする時
点において、この不必要な電位変動Ｖ0 は最終的には信
号より除去せねばならず、そのため、信号処理回路にそ
の除去機能を持たせるため、信号処理回路の価格アップ
の原因となっていた。
あるＶ1 以外にそれとほぼ同一レベルのＶ0 というまっ
たく必要のない電位変動を起こしていた。このＶS の電
位変動を出力配線６を通し、増幅等の信号処理をする時
点において、この不必要な電位変動Ｖ0 は最終的には信
号より除去せねばならず、そのため、信号処理回路にそ
の除去機能を持たせるため、信号処理回路の価格アップ
の原因となっていた。
【０００８】
【課題を解決するための手段】本発明の電荷結合装置
は、半導体基板上方に設けられた複数の電荷転送電極を
有するＣＣＤレジスタと、前記ＣＣＤレジスタから出力
ゲートを介して信号電荷を受け取って電圧に変換する浮
遊拡散層を有する電荷検出部と、前記浮遊拡散層と離れ
て前記半導体基板の表面部に形成されたリセット・ドレ
イン領域及び前記浮遊拡散層とリセット・ドレイン領域
で挟まれた前記半導体基板の表面にゲート絶縁膜を介し
て設けられたリセット・ゲート電極を含むリセット・ゲ
ートとを有する電荷結合装置において、前記リセット・
ゲート電極が前記浮遊拡散層側に前記リセット・ドレイ
ン領域側より幅の狭い張出部を有し、前記浮遊拡散層が
前記リセット・ゲート側で前記出力ゲート側より幅の狭
い連結部を有し、前記張出部が前記連結部上に配置さ
れ、前記リセット・ゲート電極の前記出力ゲート側の縁
端部のうち前記張出部の縁端部を除きシールド電極で覆
われているというものである。
は、半導体基板上方に設けられた複数の電荷転送電極を
有するＣＣＤレジスタと、前記ＣＣＤレジスタから出力
ゲートを介して信号電荷を受け取って電圧に変換する浮
遊拡散層を有する電荷検出部と、前記浮遊拡散層と離れ
て前記半導体基板の表面部に形成されたリセット・ドレ
イン領域及び前記浮遊拡散層とリセット・ドレイン領域
で挟まれた前記半導体基板の表面にゲート絶縁膜を介し
て設けられたリセット・ゲート電極を含むリセット・ゲ
ートとを有する電荷結合装置において、前記リセット・
ゲート電極が前記浮遊拡散層側に前記リセット・ドレイ
ン領域側より幅の狭い張出部を有し、前記浮遊拡散層が
前記リセット・ゲート側で前記出力ゲート側より幅の狭
い連結部を有し、前記張出部が前記連結部上に配置さ
れ、前記リセット・ゲート電極の前記出力ゲート側の縁
端部のうち前記張出部の縁端部を除きシールド電極で覆
われているというものである。
【０００９】この場合、幅が一定の浮遊拡散層の表面部
に前記浮遊拡散層とは逆の導電型の不純物拡散層を選択
的に設けて前記浮遊拡散層の実効幅を狭くして連結部と
なすことができる。
に前記浮遊拡散層とは逆の導電型の不純物拡散層を選択
的に設けて前記浮遊拡散層の実効幅を狭くして連結部と
なすことができる。
【００１０】又、シールド電極に固定電位を印加するこ
とができる。
とができる。
【００１１】この構成により、リセットゲート電極と電
荷検出部間のカップリング容量を大幅に低減させること
により、リセットパルスが電荷検出部の電位に混入する
ノイズ成分を大幅に低減させることができる。また連結
部の幅を狭くすることにより固定電位を与えられた電極
と電荷検出部間でのカップリング容量を小さくして電荷
検出部の容量の増大の抑えられる。
荷検出部間のカップリング容量を大幅に低減させること
により、リセットパルスが電荷検出部の電位に混入する
ノイズ成分を大幅に低減させることができる。また連結
部の幅を狭くすることにより固定電位を与えられた電極
と電荷検出部間でのカップリング容量を小さくして電荷
検出部の容量の増大の抑えられる。
【００１２】
【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１３】図１（ａ）は本発明の一実施の形態の電荷
結合装置における電荷検出部とその近辺の平面図、図１
（ｂ）は図１（ａ）のＡ−Ａ線断面図、図１（ｃ）は図
１（ａ）のＢ−Ｂ線断面図である。なお、ＣＣＤレジス
タは図４の従来例と全く同じである。
結合装置における電荷検出部とその近辺の平面図、図１
（ｂ）は図１（ａ）のＡ−Ａ線断面図、図１（ｃ）は図
１（ａ）のＢ−Ｂ線断面図である。なお、ＣＣＤレジス
タは図４の従来例と全く同じである。
【００１４】本実施の形態は、表面部にＰウェル９を有
するシリコン半導体基板上方に設けられた複数の電荷転
送電極（図４の１）を有するＣＣＤレジスタと、前述の
ＣＣＤレジスタから出力ゲート（出力ゲート電極２を有
している）を介して信号電荷を受け取って電圧に変換す
る浮遊拡散層（高濃度不純物拡散層７とその周辺の低濃
度不純物拡散層）を有する電荷検出部３ａと、前述の浮
遊拡散層と離れてＰウェル９の表面部に形成されたリセ
ット・ドレイン領域５及び前述の浮遊拡散層とリセット
・ドレイン領域５で挟まれた半導体基板の表面にゲート
絶縁膜１１を介して設けられたリセット・ゲート電極４
ａを含むリセット・ゲートとを有する電荷結合装置にお
いて、リセット・ゲート電極４ａ（第１層目のポリシリ
コン膜）が前述の浮遊拡散層側にリセット・ドレイン領
域５側より幅の狭い張出部４ａ−１を有し、前述の浮遊
拡散層がリセット・ゲート（４ａ）側で出力ゲート
（２）側より幅の狭い連結部８−１を有し、張出部４ａ
−１が連結部８−１上に配置され、リセット・ゲート電
極４ａの出力ゲート（２）側の縁端部のうち張出部４ａ
−１の縁端部を除きシールド電極１５（第２層目のポリ
シリコン膜）で覆われているというものである。シール
ド電極１５とリセットゲート電極とは厚さ３００〜４０
０ｎｍの酸化シリコン膜１４で絶縁されている。
するシリコン半導体基板上方に設けられた複数の電荷転
送電極（図４の１）を有するＣＣＤレジスタと、前述の
ＣＣＤレジスタから出力ゲート（出力ゲート電極２を有
している）を介して信号電荷を受け取って電圧に変換す
る浮遊拡散層（高濃度不純物拡散層７とその周辺の低濃
度不純物拡散層）を有する電荷検出部３ａと、前述の浮
遊拡散層と離れてＰウェル９の表面部に形成されたリセ
ット・ドレイン領域５及び前述の浮遊拡散層とリセット
・ドレイン領域５で挟まれた半導体基板の表面にゲート
絶縁膜１１を介して設けられたリセット・ゲート電極４
ａを含むリセット・ゲートとを有する電荷結合装置にお
いて、リセット・ゲート電極４ａ（第１層目のポリシリ
コン膜）が前述の浮遊拡散層側にリセット・ドレイン領
域５側より幅の狭い張出部４ａ−１を有し、前述の浮遊
拡散層がリセット・ゲート（４ａ）側で出力ゲート
（２）側より幅の狭い連結部８−１を有し、張出部４ａ
−１が連結部８−１上に配置され、リセット・ゲート電
極４ａの出力ゲート（２）側の縁端部のうち張出部４ａ
−１の縁端部を除きシールド電極１５（第２層目のポリ
シリコン膜）で覆われているというものである。シール
ド電極１５とリセットゲート電極とは厚さ３００〜４０
０ｎｍの酸化シリコン膜１４で絶縁されている。
【００１５】ここでは、幅（Ｗ1 ＝１０μｍ）が一定の
Ｎ型の浮遊拡散層（８）の表面部にこの浮遊拡散層とは
逆のＰ型の不純物拡散層１３を選択的に設けて浮遊拡散
層の実効幅をＷA ＝２μｍと狭くして連結部８−１とし
ている。また、シールド電極１５には固定電位（接地電
位）が印加されている。
Ｎ型の浮遊拡散層（８）の表面部にこの浮遊拡散層とは
逆のＰ型の不純物拡散層１３を選択的に設けて浮遊拡散
層の実効幅をＷA ＝２μｍと狭くして連結部８−１とし
ている。また、シールド電極１５には固定電位（接地電
位）が印加されている。
【００１６】このＰ型の不純物拡散層により電荷検出部
３ａの実効面積を低減させるとともに、シールドゲート
電極１５と電荷検出部間とを離して形成させている。
３ａの実効面積を低減させるとともに、シールドゲート
電極１５と電荷検出部間とを離して形成させている。
【００１７】以上のように構成された電荷検出装置の動
作について図２の印加パルスタイミング図及び図３
（ａ），（ｂ）のポテンシャル図を参照しながら説明す
る。
作について図２の印加パルスタイミング図及び図３
（ａ），（ｂ）のポテンシャル図を参照しながら説明す
る。
【００１８】時刻ｔ11においてリセットゲート電極４ａ
に高電圧を印加し、リセットゲートを導通状態にするこ
とにより、電荷検出部の電位ＶS1をリセットドレイン領
域５に印加されているリセットドレイン電位ＶRDと同電
位にセットする。時刻ｔ21において、リセットゲート電
極４ａを低電圧とし、リセットゲートを非導通状態とす
る。この時電気検出部の電位ＶS1は従来例と同様な原理
により電位変化をうける。しかしながら、リセットゲー
ト電極４ａの大部分はシールド電極１５により、電荷検
出部に対してシールドされているためその変動は少な
い。具体的にはいま電荷検出部３ａと接している部分で
あるリセットゲート電極の張出部４ａ−１の幅をＷA と
し、従来のリセットゲート電位の幅をＷ1 とすると、リ
セットゲート電極４ａと電荷検出部３ａの間に存在する
カップリング容量Ｃ01は従来例に比べＷA とＷ1 の比で
小さくなる。よってカップリング容量Ｃ01による電位変
動Ｖ01は Ｖ01＝ＶR Ｃ01／ＣT ＝（Ｃ0 ×ＷA ／Ｗ1 ）・ＶR ／ＣT ＝Ｖ0 ×（ＷA ／Ｗ1 ）・・・（３） と小さなものとなる。
に高電圧を印加し、リセットゲートを導通状態にするこ
とにより、電荷検出部の電位ＶS1をリセットドレイン領
域５に印加されているリセットドレイン電位ＶRDと同電
位にセットする。時刻ｔ21において、リセットゲート電
極４ａを低電圧とし、リセットゲートを非導通状態とす
る。この時電気検出部の電位ＶS1は従来例と同様な原理
により電位変化をうける。しかしながら、リセットゲー
ト電極４ａの大部分はシールド電極１５により、電荷検
出部に対してシールドされているためその変動は少な
い。具体的にはいま電荷検出部３ａと接している部分で
あるリセットゲート電極の張出部４ａ−１の幅をＷA と
し、従来のリセットゲート電位の幅をＷ1 とすると、リ
セットゲート電極４ａと電荷検出部３ａの間に存在する
カップリング容量Ｃ01は従来例に比べＷA とＷ1 の比で
小さくなる。よってカップリング容量Ｃ01による電位変
動Ｖ01は Ｖ01＝ＶR Ｃ01／ＣT ＝（Ｃ0 ×ＷA ／Ｗ1 ）・ＶR ／ＣT ＝Ｖ0 ×（ＷA ／Ｗ1 ）・・・（３） と小さなものとなる。
【００１９】時刻ｔ31においてＣＣＤレジスタの転送ゲ
ート電極１に印加されているφ1 パルスを“Ｈ”から
“Ｌ”にすることにより、信号電荷が流入し、ＶS1が電
位変動をうけ信号として検出されるものは従来例と同様
である。
ート電極１に印加されているφ1 パルスを“Ｈ”から
“Ｌ”にすることにより、信号電荷が流入し、ＶS1が電
位変動をうけ信号として検出されるものは従来例と同様
である。
【００２０】ここでＶ01は式（３）よりわかる様にＷA
／Ｗ1 に比例して小さくすることができる。具体的には
ＣT ＝１０ｆＦ，Ｃ0 ＝１ｆＦ，ＶR ＝１２０は従来例
と同一としＷA ＝２μｍ、Ｗ1 ＝１０μｍ、ＬA ＝１μ
ｍ、ＬC ＝５μｍ、ＬD ＝５μｍとするとＶ01＝Ｖ0 ×
（２／１０）＝０．２４Ｖと非常に小さなものとなり、
従来例のＶO の２０％程度になる。
／Ｗ1 に比例して小さくすることができる。具体的には
ＣT ＝１０ｆＦ，Ｃ0 ＝１ｆＦ，ＶR ＝１２０は従来例
と同一としＷA ＝２μｍ、Ｗ1 ＝１０μｍ、ＬA ＝１μ
ｍ、ＬC ＝５μｍ、ＬD ＝５μｍとするとＶ01＝Ｖ0 ×
（２／１０）＝０．２４Ｖと非常に小さなものとなり、
従来例のＶO の２０％程度になる。
【００２１】またシールド電極１５と電荷検出部３ａが
接する部分のシールド電極１５下にはイオン注入により
形成したＰ型の不純物拡散層１３を設けている。これに
よりシールド電極１５下には実効的に電荷検出部がない
ことになり、シールド電極１４と電荷検出部３ａ間の容
量が大きくなるのを防止している。この不純物拡散層１
３がなければ、シールド電極１５と電荷検出部３ａ間の
大きなカップリング容量ＣC が電荷検出部容量ＣT に付
加され、結果として式（２）よりわかる様に、信号によ
る電位変動Ｖ1 を低下せしめ、電荷検出部の感度低下を
招くことになる。本発明ではこのカップリング容量を無
視できる程度に小さくできる。
接する部分のシールド電極１５下にはイオン注入により
形成したＰ型の不純物拡散層１３を設けている。これに
よりシールド電極１５下には実効的に電荷検出部がない
ことになり、シールド電極１４と電荷検出部３ａ間の容
量が大きくなるのを防止している。この不純物拡散層１
３がなければ、シールド電極１５と電荷検出部３ａ間の
大きなカップリング容量ＣC が電荷検出部容量ＣT に付
加され、結果として式（２）よりわかる様に、信号によ
る電位変動Ｖ1 を低下せしめ、電荷検出部の感度低下を
招くことになる。本発明ではこのカップリング容量を無
視できる程度に小さくできる。
【００２２】なお、不純物拡散層１３の深さは低濃度不
純物拡散層８より深くしても差支えない。
純物拡散層８より深くしても差支えない。
【００２３】
【発明の効果】以上説明したように、本発明は、シール
ド電極によりリセットゲート電極を電荷検出部に対しそ
の大部分をシールドすることにより、リセットゲート電
極と電荷検出部間のカップリング容量を低減せしめ、結
果として、電荷検出部の不必要な電位変動を非常に小さ
くすることができる。
ド電極によりリセットゲート電極を電荷検出部に対しそ
の大部分をシールドすることにより、リセットゲート電
極と電荷検出部間のカップリング容量を低減せしめ、結
果として、電荷検出部の不必要な電位変動を非常に小さ
くすることができる。
【００２４】しかもリセットゲート電極の張出部を浮遊
拡散層の幅狭の連結部上に設けシールド電位と電荷検出
部とのカップリングを弱くすることによりシールド電極
と電荷検出部用のカップリング容量を小さくしており、
電荷検出部の感度を低下させることなく、その不必要な
電位変動を低減せしめているので、信号処理回路の簡略
化をもたらしコスト低下に寄生するという効果がある。
拡散層の幅狭の連結部上に設けシールド電位と電荷検出
部とのカップリングを弱くすることによりシールド電極
と電荷検出部用のカップリング容量を小さくしており、
電荷検出部の感度を低下させることなく、その不必要な
電位変動を低減せしめているので、信号処理回路の簡略
化をもたらしコスト低下に寄生するという効果がある。
【図１】本発明の一実施の形態を示す平面図（図１
（ａ））、図１（ａ）のＡ−Ａ線断面図（図１（ｂ））
及びＢ−Ｂ線断面図（図１（ｃ））である。
（ａ））、図１（ａ）のＡ−Ａ線断面図（図１（ｂ））
及びＢ−Ｂ線断面図（図１（ｃ））である。
【図２】一実施の形態の動作について説明するためのパ
ルスのタイミング図である。
ルスのタイミング図である。
【図３】一実施の形態の動作について説明するための図
１（ａ）のＡ−Ａ線に沿った部分のポテンシャル図（図
３（ａ））及びＢ−Ｂ線に沿った部分のポテンシャル図
（図３（ｂ））である。
１（ａ）のＡ−Ａ線に沿った部分のポテンシャル図（図
３（ａ））及びＢ−Ｂ線に沿った部分のポテンシャル図
（図３（ｂ））である。
【図４】従来例を示す平面図（図４（ａ））、図４
（ａ）のＡ−Ａ線断面図（図４（ｂ））である。
（ａ）のＡ−Ａ線断面図（図４（ｂ））である。
【図５】従来例の動作について説明するためのパルスの
タイミング図である。
タイミング図である。
【図６】従来例の動作について説明するためのポテンシ
ャル図である。
ャル図である。
【符号の説明】 １ 転送ゲート電極 ２ 出力ゲート電極 ３，３ａ 電荷検出部 ４，４ａ リセットゲート電極 ４ａ−１ 張出部 ５ リセットドレイン領域 ６ 出力配線 ７ 高濃度不純物拡散層 ８ 低濃度不純物拡散層 ８−１ 連結部 ９ Ｐウェル １０ 障壁層 １１ ゲート絶縁膜 １２ 酸化シリコン膜 １３ Ｐ型不純物拡散層 １４ 酸化シリコン膜 １５ シールド電極
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/762 H01L 21/339 H01L 27/148 H04N 5/335
Claims (3)
- 【請求項１】 半導体基板上方に設けられた複数の電荷
転送電極を有するＣＣＤレジスタと、前記ＣＣＤレジス
タから出力ゲートを介して信号電荷を受け取って電圧に
変換する浮遊拡散層を有する電荷検出部と、前記浮遊拡
散層と離れて前記半導体基板の表面部に形成されたリセ
ット・ドレイン領域及び前記浮遊拡散層とリセット・ド
レイン領域で挟まれた前記半導体基板の表面にゲート絶
縁膜を介して設けられたリセット・ゲート電極を含むリ
セット・ゲートとを有する電荷結合装置において、前記
リセット・ゲート電極が前記浮遊拡散層側に前記リセッ
ト・ドレイン領域側より幅の狭い張出部を有し、前記浮
遊拡散層が前記リセット・ゲート側で前記出力ゲート側
より幅の狭い連結部を有し、前記張出部が前記連結部上
に配置され、前記リセット・ゲート電極の前記出力ゲー
ト側の縁端部のうち前記張出部の縁端部を除きシールド
電極で覆われていることを特徴とする電荷結合装置。 - 【請求項２】 幅が一定の浮遊拡散層の表面部に前記浮
遊拡散層とは逆の導電型の不純物拡散層を選択的に設け
て前記浮遊拡散層の実効幅を狭くして連結部となす請求
項１記載の電荷結合装置。 - 【請求項３】 シールド電極に固定電位が印加される請
求項１又は２記載の電荷結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013869A JP2870467B2 (ja) | 1996-01-30 | 1996-01-30 | 電荷結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013869A JP2870467B2 (ja) | 1996-01-30 | 1996-01-30 | 電荷結合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213936A JPH09213936A (ja) | 1997-08-15 |
| JP2870467B2 true JP2870467B2 (ja) | 1999-03-17 |
Family
ID=11845255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013869A Expired - Lifetime JP2870467B2 (ja) | 1996-01-30 | 1996-01-30 | 電荷結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870467B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160172397A1 (en) * | 2014-12-15 | 2016-06-16 | Dartmouth College | Solid State Image Sensor with Low Capacitance Floating Diffusion |
| CN105244361B (zh) * | 2015-10-30 | 2017-12-01 | 中国电子科技集团公司第四十四研究所 | 小电荷转换灵敏度ccd输出结构 |
-
1996
- 1996-01-30 JP JP8013869A patent/JP2870467B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213936A (ja) | 1997-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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