JP2862194B2 - ビデオインタフェース検査方法 - Google Patents
ビデオインタフェース検査方法Info
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- JP2862194B2 JP2862194B2 JP4183240A JP18324092A JP2862194B2 JP 2862194 B2 JP2862194 B2 JP 2862194B2 JP 4183240 A JP4183240 A JP 4183240A JP 18324092 A JP18324092 A JP 18324092A JP 2862194 B2 JP2862194 B2 JP 2862194B2
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Description
【０００１】
【産業上の利用分野】本発明は、ビデオインタフェース
検査装置に関する。
検査装置に関する。
【０００２】
【従来の技術】プリンタにおけるコントローラ基板に設
けられるビデオインタフェースにおいては、同期信号な
しでシリアルなビデオデータが出力されるものであるこ
とから、その検査方法としては、実際に画像を紙に出力
して、その出力状態からトップマージンやレフトマージ
ンを目視で確認するものであった。
けられるビデオインタフェースにおいては、同期信号な
しでシリアルなビデオデータが出力されるものであるこ
とから、その検査方法としては、実際に画像を紙に出力
して、その出力状態からトップマージンやレフトマージ
ンを目視で確認するものであった。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、特に基板が大量生産された場合に、１つ１つ
の基板に対して実際に画像を出力して結果をみなければ
ならず、非常に時間がかかり能率が悪いという欠点があ
った。
来例では、特に基板が大量生産された場合に、１つ１つ
の基板に対して実際に画像を出力して結果をみなければ
ならず、非常に時間がかかり能率が悪いという欠点があ
った。
【０００４】本発明は、効率よくビデオインタフェース
の検査を行なうことができる検査装置を提供することを
目的とする。
の検査を行なうことができる検査装置を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は、プリンタのコ
ントローラ基板とエンジン部との間に設けられるビデオ
インタフェースを検査する検査方法であって、上記コン
トローラ基板に、ビデオデータを記憶する記憶手段と、
この記憶手段に記憶したビデオデータを上記コントロー
ラ基板側に返送する返送手段とを有する検査装置を接続
し、上記コントローラ基板からビデオインタフェースを
介してビデオデータを上記エンジン部に送出する際のシ
ーケンスと同じタイミングで、上記コントローラ基板か
ら上記検査装置にビデオデータを入力させ、上記コント
ローラ基板上のＣＰＵからのメモリアクセスに応じて上
記返送手段によりビデオデータを返送し、上記コントロ
ーラ基板上のＣＰＵにより、前記返送したビデオデータ
に基づいて検査を行わせることを特徴とする。
ントローラ基板とエンジン部との間に設けられるビデオ
インタフェースを検査する検査方法であって、上記コン
トローラ基板に、ビデオデータを記憶する記憶手段と、
この記憶手段に記憶したビデオデータを上記コントロー
ラ基板側に返送する返送手段とを有する検査装置を接続
し、上記コントローラ基板からビデオインタフェースを
介してビデオデータを上記エンジン部に送出する際のシ
ーケンスと同じタイミングで、上記コントローラ基板か
ら上記検査装置にビデオデータを入力させ、上記コント
ローラ基板上のＣＰＵからのメモリアクセスに応じて上
記返送手段によりビデオデータを返送し、上記コントロ
ーラ基板上のＣＰＵにより、前記返送したビデオデータ
に基づいて検査を行わせることを特徴とする。
【０００６】本発明によれば、コントローラ基板がエン
ジンに出力するビデオデータを送信時のシーケンスと同
じタイミングで入力する手段を設けることにより、ＣＰ
Ｕのコンペアチェックだけでビデオインタフェースを検
査することができる。
ジンに出力するビデオデータを送信時のシーケンスと同
じタイミングで入力する手段を設けることにより、ＣＰ
Ｕのコンペアチェックだけでビデオインタフェースを検
査することができる。
【０００７】
【実施例】図１は、本発明の一実施例を示す構成図であ
る。
る。
【０００８】この実施例の検査装置１０２は、プリンタ
のコントローラ基板１０１にビデオインタフェース１０
６を介して接続される。
のコントローラ基板１０１にビデオインタフェース１０
６を介して接続される。
【０００９】コントローラ基板１０１には、検査用のビ
デオデータや検査用のプログラム等が書き込まれたＲＯ
Ｍ１０３と、このコントローラ基板１０１と検査装置１
０３を含めたシステム全体を制御し、上記ビデオデータ
をコンペアチェックするＣＰＵ１０４とを有している。
デオデータや検査用のプログラム等が書き込まれたＲＯ
Ｍ１０３と、このコントローラ基板１０１と検査装置１
０３を含めたシステム全体を制御し、上記ビデオデータ
をコンペアチェックするＣＰＵ１０４とを有している。
【００１０】一方、検査装置１０２は、コントローラ基
板１０１から送られるシリアルなビデオデータをパラレ
ルなデータに展開して保存するＳＲＡＭ１０５を有す
る。
板１０１から送られるシリアルなビデオデータをパラレ
ルなデータに展開して保存するＳＲＡＭ１０５を有す
る。
【００１１】また、ビデオインタフェース１０６は、ビ
デオデータを印字シーケンスに従ってエンジン部（図示
せず）へ送るものである。
デオデータを印字シーケンスに従ってエンジン部（図示
せず）へ送るものである。
【００１２】また、上記ＣＰＵ１０４は、ＳＲＡＭ１０
５に対し、アドレスバス１０７およびデータバス１０８
を介してデータの取り込み等の動作を行なうようになっ
ている。
５に対し、アドレスバス１０７およびデータバス１０８
を介してデータの取り込み等の動作を行なうようになっ
ている。
【００１３】次に、図２は、このような検査装置による
検査時の動作を説明するフローチャートである。
検査時の動作を説明するフローチャートである。
【００１４】まず、ＣＰＵ１０４は、コントローラ基板
１０１上のＲＯＭ１０３に書き込まれているビデオデー
タをシリアルデータとして検査装置１０２へ送る（Ｓ
１）。
１０１上のＲＯＭ１０３に書き込まれているビデオデー
タをシリアルデータとして検査装置１０２へ送る（Ｓ
１）。
【００１５】検査装置１０２では、そのシリアルなビデ
オデータを所定のタイミングで展開することによりパラ
レルなデータに変換し（Ｓ２）、それをＳＲＡＭ１０５
上に次々とライトして蓄積する（Ｓ３）。これをＣＰＵ
１０４がシリアルデータの送出を終了するまで行なう
（Ｓ４）。
オデータを所定のタイミングで展開することによりパラ
レルなデータに変換し（Ｓ２）、それをＳＲＡＭ１０５
上に次々とライトして蓄積する（Ｓ３）。これをＣＰＵ
１０４がシリアルデータの送出を終了するまで行なう
（Ｓ４）。
【００１６】次に、ＣＰＵ１０４が、ＳＲＡＭ１０５上
に蓄積されたデータを読み書きして（Ｓ５〜Ｓ７）、そ
の読み出されたデータと、最初ＲＯＭ１０３から読んで
検査装置１０２へ出力したビデオデータとを比較する
（Ｓ８）。
に蓄積されたデータを読み書きして（Ｓ５〜Ｓ７）、そ
の読み出されたデータと、最初ＲＯＭ１０３から読んで
検査装置１０２へ出力したビデオデータとを比較する
（Ｓ８）。
【００１７】そして、両者が一致した場合には（Ｓ
９）、検査結果をＯＫとし（Ｓ１０）、反対に一致しな
ければ、検査結果をＮＧとする（Ｓ１１）。このように
して、従来は、実際に出力た用紙を目視することで検査
していたトップマージンおよびレフトマージンをＣＰＵ
１０４のコンペアチェックだけで行なうことができる。
９）、検査結果をＯＫとし（Ｓ１０）、反対に一致しな
ければ、検査結果をＮＧとする（Ｓ１１）。このように
して、従来は、実際に出力た用紙を目視することで検査
していたトップマージンおよびレフトマージンをＣＰＵ
１０４のコンペアチェックだけで行なうことができる。
【００１８】次に、図３は、検査装置１０２内の構成を
示す回路図である。
示す回路図である。
【００１９】検査装置１０２には、上記ＳＲＡＭ１０５
に加え、基板１０１上の原振と同じ周波数で発振する発
振器２０１と、発振器２０１の発振周波数を何分周かし
てビデオクロックおよびアドレスを作るバイナリカウン
タ２０２、２０３と、基板のアドレスとバイナリカウン
タから出力されるアドレスを選択するセレクタ２０４
と、基板からシリアルに送られたビデオデータをパラレ
ルなデータに変換するためのシフトレジスタ２０５と、
信号のレベルを確定させるためのラッチ回路２０７、２
０８、２０９と、ＳＲＡＭ１０５から読み出されるビデ
オデータをバッファリングするためのバッファ回路２１
０とを有する。
に加え、基板１０１上の原振と同じ周波数で発振する発
振器２０１と、発振器２０１の発振周波数を何分周かし
てビデオクロックおよびアドレスを作るバイナリカウン
タ２０２、２０３と、基板のアドレスとバイナリカウン
タから出力されるアドレスを選択するセレクタ２０４
と、基板からシリアルに送られたビデオデータをパラレ
ルなデータに変換するためのシフトレジスタ２０５と、
信号のレベルを確定させるためのラッチ回路２０７、２
０８、２０９と、ＳＲＡＭ１０５から読み出されるビデ
オデータをバッファリングするためのバッファ回路２１
０とを有する。
【００２０】次に、図１で説明した検査装置１０２の動
作の詳細を図３で補足する。
作の詳細を図３で補足する。
【００２１】まず、検査装置１０２内で、あるパルス幅
をもつ水平同期信号を作り、それを基板１０１に入力す
ると同時に、ラッチ回路２０７でラッチし、バイナリカ
ウンタ２０２のイネーブル端子Ｔに入力する。これで水
平同期信号のレベルにより、バイナリカウンタ２０２は
制御可能になる。
をもつ水平同期信号を作り、それを基板１０１に入力す
ると同時に、ラッチ回路２０７でラッチし、バイナリカ
ウンタ２０２のイネーブル端子Ｔに入力する。これで水
平同期信号のレベルにより、バイナリカウンタ２０２は
制御可能になる。
【００２２】次に、発振器２０１が出力する原振をバイ
ナリカウンタ２０２のクロック端子に入力して、バイナ
リカウンタ２０２で、その原振を何分周かしたビデオク
ロックを作る。ここで、このビデオクロックは基板１０
１上でビデオデータを送る際のクロックと一致するもの
である。そして、このビデオクロックをシフトレジスタ
２０５のクロック端子に入力してやれば、基板が出力す
るシリアルなビデオ信号を８クロックでパラレルに入力
することができる。
ナリカウンタ２０２のクロック端子に入力して、バイナ
リカウンタ２０２で、その原振を何分周かしたビデオク
ロックを作る。ここで、このビデオクロックは基板１０
１上でビデオデータを送る際のクロックと一致するもの
である。そして、このビデオクロックをシフトレジスタ
２０５のクロック端子に入力してやれば、基板が出力す
るシリアルなビデオ信号を８クロックでパラレルに入力
することができる。
【００２３】また、先のビデオクロックは、バイナリカ
ウンタ２０３のクロック端子にも入力されており、この
バイナリカウンタ２０３で、８クロック後にラッチ回路
２０８のクロック端子にパルスを出力するよう構成す
る。そうすれば、ラッチ回路２０８において、ちょうど
８ビットのビデオデータが入力されたときにラッチでき
る。そのラッチされたデータは、ＳＲＡＭ１０５上のバ
イナリカウンタ２０３で作られたアドレスのところに、
データが安定するようなタイミングでライトされる。こ
のような動作を水平同期信号が入力される度に行なえ
ば、次々にＳＲＡＭ１０５にデータが書き込まれる。
ウンタ２０３のクロック端子にも入力されており、この
バイナリカウンタ２０３で、８クロック後にラッチ回路
２０８のクロック端子にパルスを出力するよう構成す
る。そうすれば、ラッチ回路２０８において、ちょうど
８ビットのビデオデータが入力されたときにラッチでき
る。そのラッチされたデータは、ＳＲＡＭ１０５上のバ
イナリカウンタ２０３で作られたアドレスのところに、
データが安定するようなタイミングでライトされる。こ
のような動作を水平同期信号が入力される度に行なえ
ば、次々にＳＲＡＭ１０５にデータが書き込まれる。
【００２４】以上が図１におけるシリアルなデータをパ
ラレルなデータに変換し、それをＳＲＡＭ１０５上に蓄
積していく原理である。
ラレルなデータに変換し、それをＳＲＡＭ１０５上に蓄
積していく原理である。
【００２５】次に、ＳＲＡＭ１０５のデータをＣＰＵ１
０４がリードする原理について説明する。
０４がリードする原理について説明する。
【００２６】まず、ＳＲＡＭ１０５に蓄積されたデータ
をリードするときには、セレクタ２０４におけるセレク
ト信号が切り換わって、基板１０１から直接アドレスパ
スを通って入力されるアドレスの方が選択され、ＳＲＡ
Ｍ１０５上のそのアドレスに相当するデータがセレクト
信号の切り換わるのと同じタイミングでＣＰＵ１０４に
リードされる。そして、そのデータはバッファ回路２１
０を通して基板１０２に入力される。
をリードするときには、セレクタ２０４におけるセレク
ト信号が切り換わって、基板１０１から直接アドレスパ
スを通って入力されるアドレスの方が選択され、ＳＲＡ
Ｍ１０５上のそのアドレスに相当するデータがセレクト
信号の切り換わるのと同じタイミングでＣＰＵ１０４に
リードされる。そして、そのデータはバッファ回路２１
０を通して基板１０２に入力される。
【００２７】以上、説明したような構成でシステムを動
作させれば、ＣＰＵ１０４がリードしてきたデータを見
るだけで、水平同期信号が何回入ったときに初めてデー
タが入力されたかを確認でき、トップマージンの検査を
行なえるとともに、水平同期信号が入ってから何ビット
目でデータが入力されたかも確認でき、レフトマージン
の検査を行なえる。
作させれば、ＣＰＵ１０４がリードしてきたデータを見
るだけで、水平同期信号が何回入ったときに初めてデー
タが入力されたかを確認でき、トップマージンの検査を
行なえるとともに、水平同期信号が入ってから何ビット
目でデータが入力されたかも確認でき、レフトマージン
の検査を行なえる。
【００２８】図４は、本発明の第２実施例における発振
器の選択回路部を示す回路図である。
器の選択回路部を示す回路図である。
【００２９】上記実施例においては、発振器を１つだけ
設け、単一の発信周波数を原振として動作を説明した
が、この第２実施例では、切り換え可能な複数の解像度
を有するプリンタのコントローラ基板１０２を検査する
ために、検査装置１０１上に複数の発振器を設けたもの
である。なお、発振器を選択する以外の構成は上記実施
例と同様であり、説明は省略する。
設け、単一の発信周波数を原振として動作を説明した
が、この第２実施例では、切り換え可能な複数の解像度
を有するプリンタのコントローラ基板１０２を検査する
ために、検査装置１０１上に複数の発振器を設けたもの
である。なお、発振器を選択する以外の構成は上記実施
例と同様であり、説明は省略する。
【００３０】このようにすれば、図１のラッチ回路７の
クロック入力を切り換えるだけでビデオデータの検査を
各解像度に関して行なうことができる。
クロック入力を切り換えるだけでビデオデータの検査を
各解像度に関して行なうことができる。
【００３１】すなわち、図４において、クロック切り換
え信号を“Ｈ”でＡＮＤ回路４０２、４０３に入力すれ
ば、ＡＮＤ回路４０２への入力が“Ｈ”となり、ラッチ
回路７のクロック入力へは、ＡＮＤ回路４０２およびＯ
Ｒ回路４０４を介して、発振器２０１Ａの発信周波数ｆ
A を原振とするパルスが入力される。したがって、検査
されたビデオデータは、ｆA で表わされる解像度のもの
になる。
え信号を“Ｈ”でＡＮＤ回路４０２、４０３に入力すれ
ば、ＡＮＤ回路４０２への入力が“Ｈ”となり、ラッチ
回路７のクロック入力へは、ＡＮＤ回路４０２およびＯ
Ｒ回路４０４を介して、発振器２０１Ａの発信周波数ｆ
A を原振とするパルスが入力される。したがって、検査
されたビデオデータは、ｆA で表わされる解像度のもの
になる。
【００３２】一方、逆にクロック切り変え信号を“Ｌ”
でＡＮＤ回路４０２、４０３に入力すれば、ＮＯＴ回路
４０５によりＡＮＤ回路４０３への入力が“Ｈ”とな
る。したがって、検査されたビデオデータは発振器２０
１Ｂの発振周波数ｆB で表わされる解像度のものにな
る。従って、２回検査することで各解像度のビデオデー
タが正常に送受信されたかを認識できる。
でＡＮＤ回路４０２、４０３に入力すれば、ＮＯＴ回路
４０５によりＡＮＤ回路４０３への入力が“Ｈ”とな
る。したがって、検査されたビデオデータは発振器２０
１Ｂの発振周波数ｆB で表わされる解像度のものにな
る。従って、２回検査することで各解像度のビデオデー
タが正常に送受信されたかを認識できる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
コントローラ基板上のＣＰＵにより、ビデオインタフェ
ースが検査できることから、実際に紙に出力して目視に
より検査する必要がなくなり、大量生産時における検査
工程の能率を向上できる効果がある。また、特に本発明
では、コントローラ基板からビデオインタフェースを介
して入力されたビデオデータを記憶手段に記憶し、この
記憶手段にコントローラ基板上のＣＰＵからメモリアク
セスを行い、記憶手段のビデオデータをコントローラ基
板側に返送して、ＣＰＵによって検査を実行するように
したので、記憶手段から読み出されたビデオデータのア
ドレスおよびデータの内容を判別することにより、コン
トローラ基板側の制御に含まれるトップマージンやレフ
トマージン等の検査を行うことも可能となる。
コントローラ基板上のＣＰＵにより、ビデオインタフェ
ースが検査できることから、実際に紙に出力して目視に
より検査する必要がなくなり、大量生産時における検査
工程の能率を向上できる効果がある。また、特に本発明
では、コントローラ基板からビデオインタフェースを介
して入力されたビデオデータを記憶手段に記憶し、この
記憶手段にコントローラ基板上のＣＰＵからメモリアク
セスを行い、記憶手段のビデオデータをコントローラ基
板側に返送して、ＣＰＵによって検査を実行するように
したので、記憶手段から読み出されたビデオデータのア
ドレスおよびデータの内容を判別することにより、コン
トローラ基板側の制御に含まれるトップマージンやレフ
トマージン等の検査を行うことも可能となる。
【図１】本発明の一実施例を示す構成図である。
【図２】同実施例の検査装置による検査時の動作を説明
するフローチャートである。
するフローチャートである。
【図３】同実施例の検査装置の構成を詳細に示す回路図
である。
である。
【図４】本発明の第２実施例における発振器の選択回路
部を示す回路図である。
部を示す回路図である。
１０１…コントローラ基板、 １０２…検査装置、 １０３…ＲＯＭ、 １０４…ＣＰＵ、 １０５…ＳＲＡＭ、 １０６…ビデオインタフェース。
Claims (1)
- 【請求項１】 プリンタのコントローラ基板とエンジン
部との間に設けられるビデオインタフェースを検査する
検査方法であって、上記コントローラ基板に、ビデオデータを記憶する記憶
手段と、この記憶手段に記憶したビデオデータを上記コ
ントローラ基板側に返送する返送手段とを有する検査装
置を接続し、 上記コントローラ基板からビデオインタフェースを介し
てビデオデータを上記エンジン部に送出する際のシーケ
ンスと同じタイミングで、上記コントローラ基板から上
記検査装置にビデオデータを入力させ、上記コントロー
ラ基板上のＣＰＵからのメモリアクセスに応じて上記返
送手段によりビデオデータを返送し、上記コントローラ
基板上のＣＰＵにより、前記返送したビデオデータに基
づいて検査を行わせる ことを特徴とするビデオインタフ
ェース検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183240A JP2862194B2 (ja) | 1992-06-17 | 1992-06-17 | ビデオインタフェース検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183240A JP2862194B2 (ja) | 1992-06-17 | 1992-06-17 | ビデオインタフェース検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH061050A JPH061050A (ja) | 1994-01-11 |
| JP2862194B2 true JP2862194B2 (ja) | 1999-02-24 |
Family
ID=16132232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183240A Expired - Fee Related JP2862194B2 (ja) | 1992-06-17 | 1992-06-17 | ビデオインタフェース検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862194B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138320A (en) * | 1995-03-27 | 2000-10-31 | Asmo Co., Ltd. | Wiper pivot shaft and wiper apparatus |
-
1992
- 1992-06-17 JP JP4183240A patent/JP2862194B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061050A (ja) | 1994-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |