JPH05327477A - フィールドプログラム可能なゲートアレイの誤り検査方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】動作状態のフィールドプログラム可能なゲート
アレイに書込まれているデータが正常か否かを容易に検
査できる誤り検査方法及び装置を提供する。 【構成】読出制御回路５は、処理装置３からのチェック
スタート信号を受け取ると、ゲートアレイ１に送出して
いたシステムクロックを停止した後、ゲートアレイ１及
びオリジナルデータを格納している記憶装置２からデー
タの読出しを行う。ゲートアレイ１からのリードデータ
Ａはそのステータビットをステータスビットクリア回路
６でクリアしてから、記憶装置２からのリードデータＢ
が入力された判定回路７に入力される。判定回路７では
両者の一致を判定し、両者が不一致であるときには警報
信号を出力し、一致するときには正常信号を読出制御回
路５に送出し、全てのデータが一致したときには読出制
御回路５でゲートアレイ１のデータが正常であると判断
して前記システムクロックを起動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば米国ザイリンク
ス社製のＬＣＡ（Logic Cell Arrey：登録商標）等のよ
うにユーザ側でデータのローディングを行うフィールド
プログラム可能なゲートアレイの誤り検査方法及び装置
に関する。

【０００２】

【従来の技術】この種のフィールドプログラム可能なゲ
ートアレイは、内蔵するＳＲＡＭセルのデータでＭＯＳ
−ＦＥＴのスイッチをカスタマイズすることにより、ユ
ーザー側で所望のロジックを形成することができるもの
であって、ＳＲＡＭ構造を採ることにより電源断で内容
が破壊されるため、電源投入時及び適当なタイミングで
記憶装置に格納されたＳＲＡＭセルのオリジナルデータ
をローディングして初期化する必要がある。

【０００３】このオリジナルデータのローディング方法
としては、図８に示すように、処理装置３からの転送指
令によって、記憶装置２に記憶されているオリジナルデ
ータをＤＭＡ方式によりフィールドプログラム可能なゲ
ートアレイ１にローディングする方法と、図９に示すよ
うに、記憶装置２に格納されているオリジナルデータを
処理装置３を介してゲートアレイ１にローディングする
方法とが知られており、これらのローディング方法でＳ
ＲＡＭセルを初期化した後、ゲートアレイ１にシステム
クロックを供給することにより、ゲートアレイ１が所望
のロジック構成で動作する。

【０００４】このようなフィールドプログラム可能なゲ
ートアレイは、ＴＴＬより実装密度が高く、設計の目的
に応じてメーカの工場でマスクパターンが作られ、大量
生産に適している通常のゲートアレイと比較して、ＳＲ
ＡＭ構造であるため、ユーザ側でパーソナルコンピュー
タ等を使用して所望のロジック回路を一個から設計開発
することができ、多種少量生産に適している一方、大量
生産を行えばチップコストを大幅に低減させることがで
きる利点がある。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のフィールドプログラム可能なゲートアレイにあって
は、オリジナルデータをローディングして初期化を行っ
ただけで継続使用した場合、ローディングデータの状態
を知ることができないため、ゲートアレイ１が、動作中
にノイズ等の環境条件によりビット誤りを生じたとき
に、フィールドプログラム可能なゲートアレイの動作は
保障することができないという未解決の課題があった。

【０００６】しかも、フィールドプログラム可能なゲー
トアレイは、前記のように内蔵するＲＡＭセルのデータ
でＭＯＳ−ＦＥＴのスイッチをカスタマイズするもので
あるため、上記ビット誤りの発生は考えられ得る現象で
あり、過酷な条件のもとでの使用は控えざるを得ないの
が現状である。その為、フィールドプログラム可能なゲ
ートアレイに書き込まれているデータがオリジナルデー
タと一致する正常状態であるか否かを使用状態で検査で
きる方法又は装置の出現が望まれている。

【０００７】そこで、この発明は、上記従来の未解決の
課題に着目してなされたものであり、フィールドプログ
ラム可能なゲートアレイに書き込まれているデータが正
常か否かを容易に検査できるフィールドプログラム可能
なゲートアレイの誤り検査方法及び装置を提供すること
を目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るフィールドプログラム可能なゲート
アレイの誤り検査方法は、ユーザ側で所望のロジックを
形成するように記憶装置に記憶したオリジナルデータを
ローディングしてからシステムクロックによって動作す
るフィールドプログラム可能なゲートアレイの誤り検査
方法において、前記ゲートアレイに供給するシステムク
ロックを停止制御した状態で、前記ゲートアレイからロ
ーディングデータを読出し、当該ローディングデータ中
に付加されているステータスビットをクリアしたデータ
と、前記記憶装置から読込んだオリジナルデータとの一
致を判定し、その判定結果が不一致であるときに警報を
出力し、全てのデータが一致するときに前記システムク
ロックを起動制御することを特徴としている。

【０００９】また、請求項２に係るフィールドプログラ
ム可能なゲートアレイの誤り検査装置は、ユーザ側で所
望のロジックを形成するように記憶装置に記憶したオリ
ジナルデータをローディングしてからシステムクロック
によって動作するフィールドプログラム可能なゲートア
レイの誤り検査装置において、誤り検査期間中前記シス
テムクロックを停止すると共に、前記ゲートアレイにデ
ータリード信号を供給し且つ前記記憶装置にアドレス信
号を供給して、データ読出しを制御する読出制御回路
と、該読出制御回路によって前記ゲートアレイから読出
されたデータが入力されこれに付加されているステータ
スビットをクリアするステータスビットクリア回路と、
該ステータスビットクリア回路の出力データと前記読出
制御回路によって前記記憶装置から読み出されるオリジ
ナルデータとの一致を判定し、両者が不一致のときに警
報を出力する判定回路とを備えたことを特徴としてい
る。

【００１０】また、請求項３に係るフィールドプログラ
ム可能なゲートアレイの誤り検査方法は、ユーザ側で所
望のロジックを形成するようにオリジナルデータをロー
ディングしてからシステムクロックによって動作するフ
ィールドプログラム可能なゲートアレイの誤り検査方法
において、前記オリジナルデータにパリティビットを付
加して記憶装置に格納しておき、前記ゲートアレイに供
給するシステムクロックを停止制御した状態で、前記ゲ
ートアレイからローディングデータを読出し当該ローデ
ィングデータ中に付加されているステータスビットをク
リアしたデータのパリティチェックの結果得られるパリ
ティビットと前記記憶装置から読出したパリティビット
付オリジナルデータのパリティビットとの一致を判定
し、その判定結果が不一致であるときに警報を出力し、
全てのデータのパリティビットが一致するときに前記シ
ステムクロックを起動制御することを特徴としている。

【００１１】さらに、請求項４に係るフィールドプログ
ラム可能なゲートアレイの誤り検査装置は、ユーザ側で
所望のロジックを形成するようにオリジナルデータをロ
ーディングしてからシステムクロックによって動作する
フィールドプログラム可能なゲートアレイの誤り検査装
置において、前記オリジナルデータのパリティビットを
生成するパリティ生成回路と、該パリティ生成回路によ
り生成したパリティビットを付加したオリジナルデータ
を格納する記憶装置と、誤り検査期間中前記システムク
ロックを停止すると共に、前記ゲートアレイにデータリ
ード信号を供給し且つ前記記憶装置にアドレス信号を供
給して、データ読出しを制御する読出制御回路と、該読
出制御回路によって前記ゲートアレイから読出されたデ
ータが入力されこれに付加されているステータスビット
をクリアするステータスビットクリア回路と、該ステー
タスビットクリア回路の出力データのパリティビットを
検査するパリティチェック回路と、該パリティチェック
回路の出力であるパリティビットと前記読出制御回路に
よって前記記憶装置から読出されるパリティビット付オ
リジナルデータのパリティビットとの一致を判定し、両
者が不一致のときに警報を出力する判定回路とを備えた
ことを特徴としている。

【００１２】

【作用】請求項１及び２のフィールドプログラム可能な
ゲートアレイの誤り検査方法及び装置は、検査期間中前
記ゲートアレイに供給されているシステムクロックを停
止させ、この状態で前記ゲートアレイから読出しステー
タスビットをクリアしたデータと記憶装置から読出した
オリジナルなデータとの一致が判定され、一致したとき
には正常と、不一致であるときには異常と判定する。

【００１３】請求項３及び４のフィールドプログラム可
能なゲートアレイの誤り検査方法及び装置は、予め例え
ば通信回線を介して伝送されるオリジナルデータをこれ
にパリティビットを付加して記憶装置に記憶しておき、
検査期間中前記ゲートアレイに供給されているシステム
クロックを停止させ、前記ゲートアレイから読出しステ
ータスビットをクリアしたデータのパリティチェックを
行って得られたパリティビットと記憶装置から読出した
オリジナルデータに付加されているパリティビットとの
一致が判定され、一致したときには正常と、不一致であ
るときには異常と判定する。

【００１４】

【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の第一実施例を示す概略構成図
である。図１において、１はフィールドプログラム可能
なゲートアレイであって、内蔵するＲＡＭセルのデータ
でＭＯＳ−ＦＥＴのスイッチをカスタマイズするＳＲＡ
Ｍ構造を有し、ユーザ側でパーソナルコンピュータ等を
使用してデータローディングを行い所望のロジック回路
を得ることのできる例えば米国ザイリンクス社製のＬＣ
Ａ（Logic Cell Arrey：登録商標）で構成され、後述す
る処理装置３からシステムクロックが供給されることに
より、ＳＲＡＭ部分にローディングされたデータに基づ
いて形成されるロジック動作を行う。ＳＲＡＭ部分にロ
ーディングされたデータは、データリード信号を供給す
る毎に順次１フレームづつ読出すことができる。このゲ
ートアレイ１から読出されるデータは、図２に示すよう
に、例えば１フレーム８ビットであり、例えば４ビット
目にゲートアレイ１の内部の各種フリップフロップの状
態を表すステータス情報としてのステータスビットが配
置されている。但し、データの１フレームのビット数及
びステータスビットの位置はゲートアレイの種類によっ
て異なるため、後述する図３のプログラムでは可変語長
の設定及びステータスビットの位置設定を初期設定時に
行っておくことが好ましい。

【００１５】ゲートアレイ１にローディングされる内部
接続関係を設定するオリジナルデータは、予め記憶装置
２に格納されており、このオリジナルデータが処理装置
３によってＤＭＡ転送等でゲートアレイ１にデータロー
ドされる。処理装置３は、ゲートアレイ１に対するオリ
ジナルデータのローディング制御を行う外、ゲートアレ
イ１に供給するシステムクロックの停止／起動制御を行
うと共に、所望時に図３のフローチャートで表されるゲ
ートアレイ１のローディングデータが正常であるか否か
をゲートアレイ１から読出したデータと記憶装置２に記
憶されているオリジナルデータとの一致を判定すること
により行う検査処理を実行する。

【００１６】次に、上記第一実施例の動作を図３のフロ
ーチャートを伴って説明する。このフローチャートは、
処理装置３のプログラム実行過程でのアイドルタイミン
グ中若しくはオフライン時に実行される。先ず、処理装
置３はゲートアレイ１の動作中供給しているシステムク
ロックの供給を停止する（ステップＳ１）。このように
システムクロックを停止するのは、ゲートアレイ１から
後述のデータリード信号によりデータ（以下、リードデ
ータＡと称する）を読出す際、リード中にゲートアレイ
１内部の状態が変化するのを防ぐためである。次いで、
記憶装置２の所定のアドレスからオリジナルデータであ
るデータ（以下、リードデータＢと称する）を読出し一
時記憶する（ステップＳ２）。次いで、処理装置３はゲ
ートアレイ１に対しデータリード信号を送出することに
より、ゲートアレイ１に書込まれているデータをアドレ
スの若い順番から読込む（ステップＳ３）。

【００１７】次に、リードデータＡに含まれているステ
ータスビットを“０”にクリアする（ステップＳ４）。
これは、ゲートアレイ１から読出されたリードデータＡ
には、オリジナルデータでは“０”がセットされている
ステータスビットに、図２で示されるように、ゲートア
レイ１の内部の各種フリップフロップの状態を表すステ
ータス情報として“１”がセットされている場合がある
ため、ステータスビットの状態を同じにするためであ
る。

【００１８】次いで、記憶装置２の所定のアドレスから
読出し一時記憶したリードデータＢとゲートアレイ１に
書き込まれているデータを読出しステータスビットをク
リアしたリードデータＡとの一致を判定する（ステップ
Ｓ５）。一致するのであれば次に全てのデータについて
検査が完了したか否かを判定し（ステップＳ６）、未完
了であれば、前述（ステップＳ２）の記憶装置２からの
リードデータＢの読出しを次のアドレスについて行い、
以降の動作を繰り返す。全て一致したのであれば処理装
置３はゲートアレイ１に対してシステムクロックの供給
を再開し、本プログラムはメインプログラムへリターン
する（ステップＳ７）。リードデータＡとリードデータ
Ｂとが不一致であるときには（ステップＳ５）、外部に
警報を出力してシステムを停止する（ステップＳ８）。

【００１９】以上のように、第一実施例はゲートアレイ
１の誤り検査を読出しデータによりソフトウェアで行っ
ているので、システムのコストを低く抑えられ、小型化
も可能である。ただし、ゲートアレイ１の停止時間が数
10ｍｓ以上かかるため、オフライン状態での自己診断に
適している。次に、図４は、本発明の第二実施例を示す
概略構成図である。

【００２０】この第二実施例は、ゲートアレイ１のロー
ディングデータが正常であるか否かの判定をハードウェ
アで行うようにしたものである。すなわち、図４に示す
ように、処理装置３では、チェックスタート信号を出力
するのみで検査処理を実行せず、これに代えてゲートア
レイ１のローディングデータの検査を検査回路４で行う
ことを除いては上記第１実施例と同様の構成を有し、対
応部分には同一符号を付して、その詳細説明はこれを省
略する。

【００２１】検査回路４は、ゲートアレイ及び記憶装置
２からのデータの読出しを制御する読出制御回路５と、
この読出制御回路５によってゲートアレイ１から読出さ
れた１フレームのデータ中に含まれるステータスビット
を“０”にクリアするステータスビットクリア回路６
と、このステータスビットクリア回路６から出力される
データと記憶装置２から読出されたオリジナルデータと
の一致を判定する判定回路７とを備えている。

【００２２】読出制御回路５は、アドレスカウンタを内
蔵しており、処理装置３からチェックスタート信号を受
信すると、先ず、ゲートアレイ１に対して送出していた
システムクロックを停止し、次に、ゲートアレイ１に対
してデータリード信号を送出すると共に、記憶装置２に
対してアドレスカウンタのカウント値で表されるアドレ
ス信号を送出して夫々の対応するデータを読出し、さら
に判定回路７から入力される正常信号によってアドレス
カウンタのカウント値を更新し、このカウント値が記憶
装置２に記憶されているオリジナルデータの最終アドレ
スを表す設定値に達したときに、ゲートアレイ１のデー
タが正常であることを表す正常終了信号を処理装置３に
送出する。

【００２３】ステータスビットクリア回路６は、ゲート
アレイ１から読出されたリードデータＡのステータスビ
ットを“０”にクリアする。ここで、ステータスビット
クリア回路６では、ゲートアレイ１の種類ごとに異なる
リードデータＡの１フレームの語長とステータスビット
の位置をビット対応で予め例えばディップスイッチ等で
設定しておく。

【００２４】判定回路７は、ステータスビットクリア回
路６の出力であるリードデータＡからステータスビット
を“０”クリアしたデータを一方の入力に、また、記憶
装置から読出されるリードデータＢを他方の入力に夫々
供給され、読出制御回路５から出力されるデータリード
信号から一定時間遅れたクロック信号で夫々のリードデ
ータＡ及びＢをラッチしてタイミングの整合をとった状
態で両リードデータＡ及びＢの一致を判定し、両者が一
致すれば、読出制御回路５に正常信号を送出し、不一致
であればゲートアレイ１のデータが異常であることを表
す警報出力を外部に送出する。

【００２５】次に、上記第二実施例の動作を説明する。
今、ゲートアレイ１は、記憶装置２よりデータをロード
され、システムは動作を開始しているものとし、この状
態で誤り検査が行われる。先ず、処理装置３は誤り検査
開始時にパルス状のチェックスタート信号を読出制御回
路５に送出し、その後誤り検査が正常終了するまでの一
定時間（数10μｓ）ウエイト状態となる。読出制御回路
５はチェックスタート信号を受け取るとチェックモード
となり、アドレスカウンタをクリアし、且つ、システム
クロックを停止しゲートアレイ１の動作を停止する。

【００２６】次に、読出制御回路５は、ゲートアレイ１
にデータリード信号を、記憶装置２にはアドレス信号を
同時に送出し、ゲートアレイ１及び記憶装置２から対応
するデータを読出す。ゲートアレイ１はデータリード信
号を受信する都度、例えば図２に示されるような１フレ
ーム毎のリードデータＡを順次ステータスビットクリア
回路６へ送出する。また、記憶回路２から読出されたリ
ードデータＢは、ステータスビットクリア回路６により
ステータスビットをクリアされたリードデータＡと共に
判定回路７へ入力される。

【００２７】判定回路７では、タイミングの整合を図る
ためデータリード信号から一定時間遅れたクロック信号
でリードデータＡとリードデータＢとをラッチしデータ
の一致を判定する。一致した場合は正常信号を読出制御
回路５に送出し、不一致の場合は前記正常信号を戻さず
に警報信号を外部に出力する。この場合、全てのデータ
について正常信号が読出制御回路５に送出されれば、ア
ドレスカウンタのカウント値が設定値に達することにな
り、チェックモードが解除されてゲートアレイ１に対し
てシステムクロックの送出を再開すると共に、読出制御
回路５から正常終了状態信号が処理装置３に入力され
る。

【００２８】処理装置３はウエイト状態が終了した時点
で正常終了状態信号の入力があれば、ゲートアレイ１が
正常であると判断して以降の処理を実行する。しかし、
正常信号が読出制御回路５に戻されない場合は、読出制
御回路５から正常終了状態信号が処理装置３に入力され
ないので、処理装置３はウエイト状態が終了した時点で
ゲートアレイ１が異常であると判断して以降の処理を中
止してシステム停止する。

【００２９】以上のように、第二実施例はゲートアレイ
１の誤り検査を読出しデータによりハードウェアで行っ
ているので、処理装置３の処理負荷の高いシステムにお
いて効果的に検査を行うことができる。また、ゲートア
レイ１の停止時間が数10μｓと短いため、オンラインシ
ステムにおいても通信プロトコルの合い間に実行可能で
ある。さらに、システムがダイナミックメモリを使用し
ているのであれば、そのリフレッシュの合い間に実行す
ることも可能である。

【００３０】次に、本発明の第三実施例を図５及び図６
について説明する。この第三実施例は、ゲートアレイ１
及び記憶装置２の読出データそのものの一致を判定する
場合に代えて、予め記憶装置２にオリジナルデータにパ
リティビットを付加して記憶しておき、このパリティビ
ットとゲートアレイ１から読出したデータのパリティビ
ットとの一致を判定するようにしたものである。

【００３１】すなわち、図５に示すように、通信回線１
１を介して伝送されるオリジナルデータを受信し、この
オリジナルデータをゲートアレイ１にダウンロードする
伝送装置１２と、この伝送装置１２で受信したオリジナ
ルデータが入力され、その１フレーム毎にパリティビッ
トを生成するパリティビット生成回路１３と、このパリ
ティビット生成回路１３で生成されたパリティビットが
順次所定のアドレスに格納されるパリティビット用メモ
リ１４とを備え、処理装置３で図６に示す検査処理を実
行して、ゲートアレイ１から読出した１フレームのリー
ドデータＡのステータスビットをクリアした後パリティ
チェックを行ってパリティビットを生成し、このパリテ
ィビットとパリティビット用メモリ１４に格納されてい
る対応パリティビットとの一致を判定し、全てのフレー
ムのパリティビットが一致するときにはゲートアレイ１
のローディングデータが正常であると判断し、何れかの
フレームのパリティビットが不一致であるときにはデー
タ異常であると判断して警報出力を外部に送出する。

【００３２】次に、上記第三実施例の動作を図６のフロ
ーチャートを伴って説明する。先ず、システムの電源投
入時又は所望時に通信回線１１を介してゲートアレイ１
にローディングするオリジナルデータが伝送装置１２に
伝送されると、このオリジナルデータがゲートアレイ１
にダウンロードされると共に、パリティ生成回路１３に
供給されて順次１フレーム毎のパリティビットが生成さ
れ、これがパリティビット用メモリ１４に格納される。

【００３３】そして、ゲートアレイ１に対するオリジナ
ルデータのダウンロードが完了すると、ゲートアレイ１
でローディングデータによるロジック動作が可能な状態
となり、その後処理装置３からシステムクロックがゲー
トアレイ１に供給されることにより、ゲートアレイ１で
設定されたロジック動作が開始される。その後、処理装
置３でそのプログラム実行過程でのアイドルタイミング
中、若しくはオフライン時に図６のフローチャートによ
る検査処理が実行される。

【００３４】この検査処理は、先ず、前述した第一実施
例のステップＳ１と同様に処理装置３はゲートアレイ１
の動作中供給しているシステムクロックの供給を停止す
る（ステップＳ１１）。次いで、パリティビット用メモ
リ１４にアドレス信号を送出して最初の１フレーム分の
パリティビットデータをリードデータＰとして読込み、
これを一時記憶する（ステップＳ１２）。

【００３５】次いで、処理装置３はゲートアレイ１に対
しデータリード信号を送出することにより、ゲートアレ
イ１に書き込まれているデータをアドレスの若い順番か
ら１フレーム分リードデータＡとして読込む（ステップ
Ｓ１３）。次いで、前述した第一実施例のステップＳ４
と同様にリードデータＡに含まれているステータスビッ
トを“０”にクリアする（ステップＳ１４）。

【００３６】次に、処理装置３は、ゲートアレイ１から
読出されて、ステータスビットをクリアしたリードデー
タＡのパリティチェックを行うことによりパリティビッ
トを生成する（ステップＳ１５）。この場合、当然のこ
とながらパリティ生成回路１３で生成するパリティビッ
トに合わせた偶数パリティ又は奇数パリティの何れかで
生成する。

【００３７】次いで、パリティビット用メモリ１４の所
定のアドレスから読出して一時記憶したリードデータＰ
のパリティビットとリードデータＡのパリティチェック
で得られたパリティビットとが一致するか否かを判定し
（ステップＳ１６）、両者が一致するのであれば、次に
全てのデータについて検査が完了したか否かを判定し
（ステップＳ１７）、未完了であれば、前記ステップＳ
１２に戻ってパリティビット用メモリ１４に次のアドレ
ス信号を送出して次のリードデータＰの読込みを行い、
リードデータＡのパリティビットとパリティビット用メ
モリ１４に格納されているパリティビットとが一致する
毎にステップＳ１２〜Ｓ１７の処理を繰り返す。

【００３８】その後、ゲートアレイ１にローディングさ
れているデータの全てのフレームについてリードデータ
Ａのパリティビットとパリティビット用メモリ１４に格
納されているパリティビットとが一致したときには、処
理装置３はゲートアレイ１に対してシステムクロックの
供給を再開し（ステップＳ１８）、本プログラムはメイ
ンプログラムへリターンする。

【００３９】ところが、ステップＳ１６の判定結果がリ
ードデータＡのパリティチェックで得られたパリティビ
ットとパリティビット用メモリ１４に格納されているパ
リティビットとが、不一致であるときには、外部に警報
出力を送出してシステムを停止する（ステップＳ１
９）。以上のように、第三実施例はゲートアレイ１にお
けるローディングデータの誤り検査をパリティビットに
よりソフトウェアで行っているので、システムのコスト
を低く抑えられ、小型化も可能である。ただし、ゲート
アレイ１の停止時間が数10ｍｓ以上かかるため、オフラ
イン状態での自己診断に適している。

【００４０】次に、本発明の第四実施例を図７について
説明する。この第四実施例は、上述した第三実施例のパ
リティビットのチェックをハードウェアで行うようにし
たものである。すなわち、図７に示すように、図５との
対応部分には同一符号を付しその詳細説明はこれを省略
するが、第四実施例では、前述した第二実施例と同様
に、処理装置３では、検査開始を表すチェックスタート
信号を出力するだけでゲートアレイ１におけるローディ
ングデータの誤り検査は検査回路２１で行うようにして
いる。

【００４１】この検査回路２１は、前述した第二実施例
と同様に常時はゲートアレイ１に対してシステムクロッ
クを供給してゲートアレイ１でローディングデータで設
定されたロジック動作を行わせ、且つ処理装置３からチ
ェックスタート信号が入力されたとき及び後述する判定
回路２３からの正常信号が入力されたときにゲートアレ
イ１に対してデータリード信号を送出すると共に、パリ
ティビット用メモリ１４に対してアドレス信号を送出し
て、ゲートアレイ１から１フレーム分のデータをリード
データＡとして読出し、且つパリティビット用メモリ１
４からリードデータＡに対応するパリティビットをリー
ドデータＰとして読出す読出制御回路５と、ゲートアレ
イ１から読出されたリードデータＡ中に含まれるステー
タスビットを“０”にクリアするステータスビットクリ
ア回路６と、このステータスビットクリア回路６でステ
ータスビットがクリアされたリードデータＡのパリティ
チェックを行いパリティビットを生成するパリティチェ
ック回路２２と、このパリティチェック回路２２から出
力されるリードデータＡのパリティビットとパリティビ
ット用メモリ１４から読出されたパリティビットとの一
致を判定し、両者が一致するときに正常信号を読出制御
回路５に送出し、不一致であるときにゲートアレイ１の
ローディングデータ異常であると判断して外部に警報出
力を送出する判定回路２３とを備えている。ここで、判
定回路２３は、前述した第二実施例の判定回路７と同様
に、読出制御回路５から出力されるデータリード信号か
ら一定時間遅れたクロック信号でリードデータＡのパリ
ティビットとパリティビット用メモリ１４のパリティビ
ットとをラッチしてタイミングの整合をとる。

【００４２】次に、上記第四実施例の動作を説明する。
今、第三実施例と同様に、伝送装置７で受信したオリジ
ナルデータがゲートアレイ１にダウンロードされ、且つ
オリジナルデータのパリティビットがパリティビット用
メモリ１４に格納されているものとする。この状態で、
読出制御回路５からシステムクロックをゲートアレイ１
に供給することにより、ゲートアレイ１でローディング
データによって設定されたロジック動作を実行する。

【００４３】このゲートアレイ１の動作状態で、誤り検
査を行う場合には、処理装置３はパルス状のチェックス
タート信号を読出制御回路５に送出した後、誤り検査が
正常終了するまでの一定時間（数10μｓ）ウエイト状態
となる。読出制御回路５はチェックスタート信号を受け
取るとチェックモードとなり、内蔵するアドレスカウン
タをクリアし、且つ、システムクロックを停止しゲート
アレイ１の動作を停止させる。

【００４４】次に、読出制御回路５はゲートアレイ１に
データリード信号を、パリティビット用メモリ１４には
アドレス信号を同時にパルス状信号として与え、両者か
ら夫々リードデータＡ及びリードデータＰを読出す。こ
の動作は判定回路７から正常信号が入力される都度繰り
返され、同時にアドレスカウンタは＋１カウントアップ
される。

【００４５】ゲートアレイ１から読出された１フレーム
毎のリードデータＡは順次ステータスビットクリア回路
６へ送出されて、このステータスビットクリア回路６で
リードデータＡ中に含まれるステータスビットをクリア
し、次いでパリティチェック回路２２でリードデータＡ
のパリティチェックを行ってパリティビットを生成し、
このパリティビットが判定回路７に供給される。この場
合、当然のことながらパリティ生成回路８で生成するパ
リティビットに合わせた偶数パリティ又は奇数パリティ
の何れかで生成するものとする。

【００４６】一方、パリティビット用メモリ１４から読
出されたパリティビットを表すリードデータＰは、直接
判定回路７へ入力される。このため、判定回路７では、
タイミングの整合を図るためデータリード信号から一定
時間遅れたクロック信号で両パリティビットをラッチ
し、リードデータＡのパリティビットとパリティビット
用メモリ１４のパリティビットとの一致を判定し、両者
が一致した場合は正常信号を読出制御回路５に戻し、不
一致の場合は前記正常信号を戻さずに警報信号を外部に
送出する。そして、全てのデータについて正常信号が読
出制御回路５に戻されればチェックモードは解除され、
読出制御回路５はゲートアレイ１に対してシステムクロ
ックの送出を再開すると共に、読出制御回路５から正常
終了状態信号が処理装置３に入力される。

【００４７】処理装置３はウエイト状態が終了した時点
で正常終了状態信号の入力があれば、ゲートアレイ１が
正常であると判断して以降の処理を実行する。しかし、
正常信号が読出制御回路５に戻されない場合は、読出制
御回路５から正常終了状態信号が処理装置３に入力され
ないので、処理装置３はウエイト状態が終了した時点で
ゲートアレイ１が異常であると判断して以降の処理を中
止してシステム停止する。

【００４８】以上のように、第四実施例はゲートアレイ
１の誤り検査をパリティビットによりハードウェアで行
っているので、処理装置３の処理負荷の高いシステムに
おいて効果的に検査を行うことができる。また、ゲート
アレイ１の停止時間が数10μｓと短いため、オンライン
システムにおいても通信プロトコルの合い間に実行可能
である。さらに、システムがダイナミックメモリを使用
しているのであれば、そのリフレッシュの合い間に実行
することも可能である。

【００４９】なお、上記第二実施例及び第四実施例にお
いて、チェックスタート信号を、処理装置３から読出制
御回路５へ入力するようにしたが、これに限るものでは
なく、外部装置から処理装置３及び読出制御回路５へ供
給するようにしてもよい。また、上記第一乃至第四実施
例において、ゲートアレイ１に異常が発生している場合
はシステム停止処理を行うようにしたが、これに限るも
のではなく、第一及び第二実施例においては記憶装置２
に格納されているオリジナルデータにより、第三及び第
四実施例においては通信回線１１を介して再送要求を行
い通信回線を経て伝送されてきたオリジナルデータをゲ
ートアレイ１に再ロードしてシステムを再開するように
してもよい。

【００５０】

【発明の効果】以上説明したように、請求項１に係るフ
ィールドプログラム可能なゲートアレイの誤り検査方法
によれば、ゲートアレイに供給されているシステムクロ
ックを一時的に停止した後、ゲートアレイから読み出し
たデータと記憶装置から読出したオリジナルなデータと
の一致を判定するので、実際に動作しているゲートアレ
イ上のデータの異常発生の有無を容易に検査することが
でき、フィールドプログラム可能なゲートアレイの信頼
性を向上させて適用範囲を広げることが可能となり、こ
れによってフィールドプログラム可能なゲートアレイの
性能を生かして、システム全体の小型化、低消費電力化
を図ることができるという効果が得られる。

【００５１】また、請求項２に係るフィールドプログラ
ム可能なゲートアレイの誤り検査装置によれば、ハード
ウェアでゲートアレイから読出したデータと記憶装置か
ら読出したオリジナルデータとの一致を判定するので、
上記請求項１の効果に加えてゲートアレイ１の停止時間
を数10μｓと短くすることができ、オンラインシステム
においても通信プロトコルの合い間に実行可能であり、
さらに、システムがダイナミックメモリを使用している
のであれば、そのリフレッシュの合い間に実行すること
も可能であるという効果が得られる。

【００５２】さらに、請求項３に係るフィールドプログ
ラム可能なゲートアレイの誤り検査方法によれば、ゲー
トアレイに供給されているシステムクロックを一時的に
停止した後、ゲートアレイから読出したデータのパリテ
ィチェックを行って得られたパリティビットと予め記憶
装置に記憶されたオリジナルデータのパリティビットと
の一致を判定するので、実際に動作しているゲートアレ
イ上のデータの異常発生の有無を容易に検査することが
でき、フィールドプログラム可能なゲートアレイの信頼
性を向上させて適用範囲を広げることが可能となり、こ
れによってフィールドプログラム可能なゲートアレイの
性能を生かして、システム全体の小型化、低消費電力化
を図ることができるという効果が得られる。

【００５３】さらにまた、請求項４に係るフィールドプ
ログラム可能なゲートアレイの誤り検査装置によれば、
ハードウェアでゲートアレイから読出したデータのパリ
ティビットと記憶装置から読出したオリジナルデータの
パリティビットとの一致を判定するので、上記請求項３
の効果に加えてゲートアレイ１の停止時間を数10μｓと
短くすることができ、オンラインシステムにおいても通
信プロトコルの合い間に実行可能であり、さらに、シス
テムがダイナミックメモリを使用しているのであれば、
そのリフレッシュの合い間に実行することも可能である
という効果が得られる。

【図面の簡単な説明】

【図１】本発明の第一実施例の概略構成図である。

【図２】ゲートアレイ１から読出したリードデータＡの
フレーム構成図である。

【図３】第一実施例のフローチャートである。

【図４】本発明の第二実施例の概略構成図である。

【図５】本発明の第三実施例の概略構成図である。

【図６】第三実施例のフローチャートである。

【図７】本発明の第四実施例の概略構成図である。

【図８】従来例の記憶装置２からデータをゲートアレイ
１にローディングするときの説明図である。

【図９】従来例の記憶装置２からのデータを処理装置３
を介してゲートアレイ１にローディングするときの説明
図である。

【符号の説明】

１ フィールドプログラム可能なゲートアレイ ２ 記憶装置 ３ 処理装置 ４ 検査回路 ５ 読出制御回路 ６ ステータスビットクリア回路 ７ 判定回路 １２ 伝送装置 １３ パリティ生成回路 １４ パリティビット用メモリ ２１ 検査回路 ２２ パリティチェック回路 ２３ 判定回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ユーザ側で所望のロジックを形成するよ
   うに記憶装置に記憶したオリジナルデータをローディン
   グしてからシステムクロックによって動作するフィール
   ドプログラム可能なゲートアレイの誤り検査方法におい
   て、前記ゲートアレイに供給するシステムクロックを停
   止制御した状態で、前記ゲートアレイからローディング
   データを読出し、当該ローディングデータ中に付加され
   ているステータスビットをクリアしたデータと、前記記
   憶装置から読込んだオリジナルデータとの一致を判定
   し、その判定結果が不一致であるときに警報を出力し、
   全てのデータが一致するときに前記システムクロックを
   起動制御することを特徴とするフィールドプログラム可
   能なゲートアレイの誤り検査方法。
2. 【請求項２】 ユーザ側で所望のロジックを形成するよ
   うに記憶装置に記憶したオリジナルデータをローディン
   グしてからシステムクロックによって動作するフィール
   ドプログラム可能なゲートアレイの誤り検査装置におい
   て、誤り検査期間中前記システムクロックを停止すると
   共に、前記ゲートアレイにデータリード信号を供給し且
   つ前記記憶装置にアドレス信号を供給して、データ読出
   しを制御する読出制御回路と、該読出制御回路によって
   前記ゲートアレイから読出されたデータが入力されこれ
   に付加されているステータスビットをクリアするステー
   タスビットクリア回路と、該ステータスビットクリア回
   路の出力データと前記読出制御回路によって前記記憶装
   置から読み出されるオリジナルデータとの一致を判定
   し、両者が不一致のときに警報を出力する判定回路とを
   備えたことを特徴とするフィールドプログラム可能なゲ
   ートアレイの誤り検査装置。
3. 【請求項３】 ユーザ側で所望のロジックを形成するよ
   うにオリジナルデータをローディングしてからシステム
   クロックによって動作するフィールドプログラム可能な
   ゲートアレイの誤り検査方法において、前記オリジナル
   データにパリティビットを付加して記憶装置に格納して
   おき、前記ゲートアレイに供給するシステムクロックを
   停止制御した状態で、前記ゲートアレイからローディン
   グデータを読出し当該ローディングデータ中に付加され
   ているステータスビットをクリアしたデータのパリティ
   チェックの結果得られるパリティビットと前記記憶装置
   から読出したパリティビット付オリジナルデータのパリ
   ティビットとの一致を判定し、その判定結果が不一致で
   あるときに警報を出力し、全てのデータのパリティビッ
   トが一致するときに前記システムクロックを起動制御す
   ることを特徴とするフィールドプログラム可能なゲート
   アレイの誤り検査方法。
4. 【請求項４】 ユーザ側で所望のロジックを形成するよ
   うにオリジナルデータをローディングしてからシステム
   クロックによって動作するフィールドプログラム可能な
   ゲートアレイの誤り検査装置において、前記オリジナル
   データのパリティビットを生成するパリティ生成回路
   と、該パリティ生成回路により生成したパリティビット
   を付加したオリジナルデータを格納する記憶装置と、誤
   り検査期間中前記システムクロックを停止すると共に、
   前記ゲートアレイにデータリード信号を供給し且つ前記
   記憶装置にアドレス信号を供給して、データ読出しを制
   御する読出制御回路と、該読出制御回路によって前記ゲ
   ートアレイから読出されたデータが入力されこれに付加
   されているステータスビットをクリアするステータスビ
   ットクリア回路と、該ステータスビットクリア回路の出
   力データのパリティビットを検査するパリティチェック
   回路と、該パリティチェック回路の出力であるパリティ
   ビットと前記読出制御回路によって前記記憶装置から読
   出されるパリティビット付オリジナルデータのパリティ
   ビットとの一致を判定し、両者が不一致のときに警報を
   出力する判定回路とを備えたことを特徴とするフィール
   ドプログラム可能なゲートアレイの誤り検査装置。