JP2841560B2 - Electrostatic protection circuit - Google Patents
Electrostatic protection circuitInfo
- Publication number
- JP2841560B2 JP2841560B2 JP27026889A JP27026889A JP2841560B2 JP 2841560 B2 JP2841560 B2 JP 2841560B2 JP 27026889 A JP27026889 A JP 27026889A JP 27026889 A JP27026889 A JP 27026889A JP 2841560 B2 JP2841560 B2 JP 2841560B2
- Authority
- JP
- Japan
- Prior art keywords
- electrostatic protection
- protection circuit
- thin film
- channel
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜電界効果型トランジスタを用いたアク
ティブマトリックス型液晶ディスプレイの静電保護回路
に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection circuit for an active matrix type liquid crystal display using a thin film field effect transistor.
壁掛けカラーテレビに代表される薄型パネルディスプ
レイとして、走査線とそれに直交する信号線に囲まれた
各画素毎にスイッチング素子を設けたアクティブマトリ
ックス型液晶ディスプレイの研究開発が活発に行われて
いる。特に、スイッチング素子に薄膜トランジスタ（TF
T）を用いた液晶ディスプレイは、大容量フルカラー化
が容易でかつ大面積化が可能という特徴がある。2. Description of the Related Art As a thin panel display represented by a wall-mounted color television, research and development of an active matrix type liquid crystal display in which a switching element is provided for each pixel surrounded by a scanning line and a signal line orthogonal to the scanning line has been actively performed. In particular, thin film transistors (TF
The liquid crystal display using T) has a feature that large-capacity full-color display is easy and a large-area display is possible.
このような優れた特徴を持つ薄膜トランジスタを用い
た液晶ディスプレイを実用化するには、歩留まりよく量
産する技術が重要である。In order to put a liquid crystal display using a thin film transistor having such excellent characteristics into practical use, a technique of mass production with a high yield is important.
薄膜トランジスタは、静電気に弱く、容易にトランジ
スタのしきい値電圧のシフトが発生してしまう欠点があ
る。TFT基板完成後、液晶組立プロセス（例えば液晶を
配向させるためのラビング処理）において、静電気が発
生する。このため、液晶組立前の検査では正常な特性を
示す薄膜トランジスタアレイが、液晶組立後には特性の
走査線や信号線に沿ってライン状にしきい値電圧が異な
る部分が発生する。その結果、画像として線欠陥が発生
する。これが静電気による欠陥である。この現象は表示
部の周囲に静電保護回路を設けることにより防止でき
る。Thin film transistors are susceptible to static electricity and have the disadvantage that the threshold voltage of the transistor easily shifts. After the TFT substrate is completed, static electricity is generated in a liquid crystal assembling process (for example, a rubbing process for aligning the liquid crystal). For this reason, a thin film transistor array showing normal characteristics in the inspection before assembling the liquid crystal may have a portion in which the threshold voltage differs linearly along the characteristic scanning line or signal line after the assembling of the liquid crystal. As a result, a line defect occurs as an image. This is a defect due to static electricity. This phenomenon can be prevented by providing an electrostatic protection circuit around the display section.
薄膜トランジスタのゲート電極にドレイン電極あるい
はソース電極を接続し２端子素子として静電保護回路を
形成する方法はよく知られている。通常薄膜トランジス
タはｎチャネル型であるのでゲート電極を接続した端子
を正の電位とした時に薄膜トランジスタがONし、電流が
流れる。しかし、負の電位を与えても薄膜トランジスタ
はOFFなので電流は流れない。従って、一つのトランジ
スタからなる一個の２端子素子では正か負かどちらかの
電荷に対してのみ有効である。従って、通常はこの回路
を二つ用い、お互いに走査線や信号線とシャント用バス
ラインに対して接続方向を変えることにより静電保護回
路として完全動作する。It is well known that a drain electrode or a source electrode is connected to a gate electrode of a thin film transistor to form an electrostatic protection circuit as a two-terminal element. Normally, a thin film transistor is an n-channel type, and when the terminal connected to the gate electrode is set at a positive potential, the thin film transistor is turned on and a current flows. However, even when a negative potential is applied, no current flows because the thin film transistor is OFF. Therefore, one two-terminal element composed of one transistor is effective only for positive or negative charges. Therefore, normally, two circuits are used, and by completely changing the connection direction with respect to the scanning line, the signal line and the shunt bus line, the circuit completely operates as an electrostatic protection circuit.
この種の従来の走査線の静電保護回路の等価回路図を
第５図に示す。この静電保護回路は２つの薄膜トランジ
スタ33,34で構成されており、正の電荷に対してはトラ
ンジスタ34が、負の電荷に対してはトランジスタ33が動
作し、走査線31に印加された静電気をシャント用バスラ
イン32に流す。その結果、内部のスイッチング素子とし
て働く薄膜トランジスタ素子アレイ部分が保護される。
なお第５図は走査線の静電保護回路を示してあるが、信
号線の静電保護回路も同様な回路で構成されている。FIG. 5 shows an equivalent circuit diagram of such a conventional scanning line electrostatic protection circuit. This electrostatic protection circuit is composed of two thin film transistors 33 and 34. The transistor 34 operates for a positive charge and the transistor 33 operates for a negative charge. To the shunt bus line 32. As a result, the thin film transistor element array portion serving as an internal switching element is protected.
Although FIG. 5 shows an electrostatic protection circuit for the scanning lines, the electrostatic protection circuit for the signal lines is constituted by a similar circuit.
薄膜トランジスタのアレイ基板は、信号線と走査線と
がゲート絶縁膜で絶縁されている。しかし、このゲート
絶縁膜がプラズマCVD法で形成した窒化シリコン膜１層
のみの場合、１パネル当り数箇所で信号線と走査線が短
絡する現象が生じることがある。この短絡が発生する
と、ディスプレイとしては致命的欠陥である線欠陥にな
るため、そのパネルは不良品になる。この欠陥モードは
窒化シリコンの成膜条件に強く依存しており、窒化シリ
コン膜１層で再現性よく不良を防止することは困難であ
る。In the thin film transistor array substrate, the signal lines and the scanning lines are insulated by a gate insulating film. However, when the gate insulating film is composed of only one silicon nitride film formed by the plasma CVD method, a phenomenon that a signal line and a scanning line are short-circuited at several places per panel may occur. When this short circuit occurs, the display becomes a line defect which is a fatal defect, and the panel becomes a defective product. This defect mode strongly depends on the conditions for forming the silicon nitride film, and it is difficult to prevent a defect with high reproducibility using only one silicon nitride film.
そこで、このゲート絶縁膜に陽極酸化Ta2O5膜と窒化
シリコン膜の２層膜を用いると、信号線と走査線の短絡
が防止されることが知られている。これは、ゲート電極
が接続されている走査線の材料であるTaやその合金を陽
極酸化して作製したTa2O5膜はピンホール等の欠陥が少
なく、またフッ酸等の薬品に対して耐性があり、安定な
物質である。ところが、電気的特性についてはリーク電
流がやや大きく、またａ−Siとの界面の特性など未知の
部分がある。一方、窒化シリコン膜は絶縁性やａ−Siと
の界面特性が優れているので、この二つの膜のそれぞれ
の利点を使用し、ゲート絶縁膜に陽極酸化Ta2O5とプラ
ズマCVDで作製した窒化シリコンの２層膜とすることに
より、絶縁性に優れａ−Siとの界面特性がよくかつ短絡
欠陥が発生せず、優れたゲート絶縁膜が実現できる。Therefore, it is known that a short circuit between a signal line and a scanning line is prevented by using a two-layer film of an anodized Ta 2 O 5 film and a silicon nitride film as the gate insulating film. This is because the Ta 2 O 5 film made by anodizing Ta or its alloy, which is the material of the scanning line to which the gate electrode is connected, has few defects such as pinholes, and is resistant to chemicals such as hydrofluoric acid. It is resistant and stable. However, the electrical characteristics have a somewhat large leakage current, and there are unknown parts such as the characteristics of the interface with a-Si. On the other hand, since the silicon nitride film has excellent insulating properties and interface characteristics with a-Si, the advantages of these two films were used, and the gate insulating film was formed by anodized Ta 2 O 5 and plasma CVD. By using a two-layer film of silicon nitride, an excellent gate insulating film having excellent insulating properties, good interfacial characteristics with a-Si, and no occurrence of short-circuit defects can be realized.
陽極酸化を用いたプロセスで、静電保護回路を作る
と、不都合が生ずる。第５図で示した静電保護回路のパ
ターンを第６図に示す。図からわかるように、静電保護
回路のトランジスタ33のゲート（斜線部分）は陽極酸化
するときの電圧を印加する走査線31から分離絶縁されて
おり、この部分にはTa2O5膜が形成できない。この基板
上にプラズマCVD法で窒化シリコン膜を形成したとこ
ろ、酸化されていなかったTa部分のみ、黒化して膜剥が
れが生じた。If an electrostatic protection circuit is formed by a process using anodization, inconvenience occurs. FIG. 6 shows the pattern of the electrostatic protection circuit shown in FIG. As can be seen from the figure, the gate (shaded area) of the transistor 33 of the electrostatic protection circuit is separated and insulated from the scanning line 31 to which a voltage for anodizing is applied, and a Ta 2 O 5 film is formed in this area. Can not. When a silicon nitride film was formed on this substrate by a plasma CVD method, only the unoxidized Ta portion was blackened and the film was peeled off.
この原因は、Taが水素を吸蔵する性質があり、水素を
含むと膜が脆弱化することが知られている。このため、
窒化シリコンの成膜時に酸化されていない部分のTaが水
素を吸蔵し、窒化膜を成膜することにより膜剥がれを引
き起こしたと考えられる。このような剥離を起こした薄
膜トランジスタを用いた静電保護回路はゲートとソース
・ドレイン電極が短絡しており、ディスプレイとしては
線欠陥が発生してしまう問題があった。The cause is that Ta has a property of absorbing hydrogen, and it is known that the film becomes brittle when hydrogen is contained. For this reason,
It is considered that the unoxidized portion of Ta absorbed the hydrogen during the formation of the silicon nitride and caused the film to peel off by forming the nitride film. In an electrostatic protection circuit using a thin film transistor in which such peeling has occurred, the gate and the source / drain electrodes are short-circuited, and there is a problem that a line defect occurs as a display.
本発明の目的は、このような問題を解決した静電保護
回路を提供することにある。An object of the present invention is to provide an electrostatic protection circuit that solves such a problem.
第１の発明は、ソース及びドレイン電極がそれぞれ走
査線とシャント用バスラインに接続された二つの薄膜ト
ランジスタからなる静電保護回路において、 前記二つの薄膜トランジスタがｎチャネル型とｐチャ
ネル型の薄膜トランジスタの組合せであり、かつ前記二
つの薄膜トランジスタのゲート電極が走査線に接続され
ていることを特徴とする。A first invention is an electrostatic protection circuit including two thin film transistors whose source and drain electrodes are respectively connected to a scanning line and a shunt bus line, wherein the two thin film transistors are a combination of n-channel and p-channel thin film transistors. And the gate electrodes of the two thin film transistors are connected to a scanning line.
第２の発明は、ソース及びドレイン電極がそれぞれ信
号線とシャント用バスラインに接続された二つの薄膜ト
ランジスタからなる静電保護回路において、 前記二つの薄膜トランジスタがｎチャネル型とｐチャ
ネル型の薄膜トランジスタの組合せであり、かつ前記二
つの薄膜トランジスタのゲート電極がシャント用バスラ
インに接続されていることを特徴とする。A second invention is an electrostatic protection circuit including two thin film transistors each having a source and a drain electrode connected to a signal line and a shunt bus line, respectively, wherein the two thin film transistors are a combination of an n-channel type and a p-channel type thin film transistor. And the gate electrodes of the two thin film transistors are connected to a shunt bus line.
従来の静電保護回路は、前述したように陽極酸化を行
うプロセスを用いると、静電保護回路の片方のトランジ
スタのゲート電極が走査線や信号線のシャント用バスラ
インに対して分離されているため表示部のゲートの陽極
酸化時に静電保護素子のゲート電極に電圧が印加できな
いためTaの表面が酸化されず、後工程で膜剥離や短絡の
問題が生ずる。When the conventional electrostatic protection circuit uses the process of performing anodization as described above, the gate electrode of one transistor of the electrostatic protection circuit is separated from the shunt bus line of the scanning line and the signal line. Therefore, a voltage cannot be applied to the gate electrode of the electrostatic protection element during the anodic oxidation of the gate of the display unit, so that the surface of Ta is not oxidized, and a problem of film peeling or short circuit occurs in a later step.
そこで、第１図に示すように二つの薄膜トランジスタ
のゲート電極はともに走査線11に接続し、陽極酸化され
るようにする。そして、薄膜トランジスタをｐチャネル
トランジスタ14とｎチャネルトランジスタ13の２種類を
用いる。ｐチャネルのトランジスタ14はゲートに負の電
圧が印加されたときトランジスタはONし、ｎチャネルは
逆に正の電圧が印加された時にONし、静電気をシャント
用バスライン12に逃がす。従って、ｐチャネル型とｎチ
ャネルのトランジスタの組合せは静電気として正電荷で
も負電荷でも両方に対して有効に動作する。しかも、陽
極酸化されているので、剥離膜や静電保護回路での短絡
は防止できる。Therefore, as shown in FIG. 1, the gate electrodes of the two thin film transistors are both connected to the scanning line 11 so as to be anodized. Two types of thin film transistors, a p-channel transistor 14 and an n-channel transistor 13, are used. The p-channel transistor 14 turns on when a negative voltage is applied to the gate, and the n-channel transistor turns on when a positive voltage is applied to the shunt bus line 12, thereby discharging static electricity to the shunt bus line 12. Therefore, the combination of the p-channel transistor and the n-channel transistor effectively operates on both positive and negative charges as static electricity. Moreover, since it is anodized, a short circuit in the peeling film or the electrostatic protection circuit can be prevented.
信号線の場合も、第２図に示すようにシャント用バス
ライン22にｐ及びｎチャネルトランジスタ24,23の静電
保護素子のゲートを接続し、他方は信号線21に接続する
ことにより同様の効果が期待される。In the case of a signal line as well, the same is achieved by connecting the gates of the electrostatic protection elements of the p and n-channel transistors 24 and 23 to the shunt bus line 22 and connecting the other to the signal line 21 as shown in FIG. The effect is expected.
薄膜トランジスタのｐチャネルとｎチャネルの構造上
の違いは、ソース・ドレイン電極のオーミック形成層が
n+かp+かの違いだけである。n+ならばｎチャネル型が、
p+ならばｐチャネル型のトランジスタが形成される。従
って、プロセスの点からも製造可能である。The difference between the p-channel and n-channel structures of the thin film transistor is that the ohmic formation layers of the source and drain electrodes
The difference is only n + or p + . If n + , the n-channel type is
If p + , a p-channel transistor is formed. Therefore, it can be manufactured also in terms of a process.
まずはじめに第１の発明の走査線の静電保護回路の実
施例について説明する。First, an embodiment of the scanning line electrostatic protection circuit of the first invention will be described.
この実施例の静電保護回路は、第１図に示した構造で
あり、ソース及びドレイン電極がそれぞれ走査線11とシ
ャント用バスライン12に接続され、ゲート電極が走査線
11に接続された、２つのｎチャネル薄膜トランジスタ13
とｐチャネル薄膜トランジスタ14とから成っている。第
３図にこの静電保護回路のパターン図を示す。The electrostatic protection circuit of this embodiment has the structure shown in FIG. 1, in which source and drain electrodes are connected to a scanning line 11 and a shunt bus line 12, respectively, and a gate electrode is connected to a scanning line.
Two n-channel thin film transistors 13 connected to 11
And a p-channel thin film transistor 14. FIG. 3 shows a pattern diagram of this electrostatic protection circuit.
この静電保護回路は、次のようにして製造される。 This electrostatic protection circuit is manufactured as follows.
まずガラス基板を洗浄後、スパッタ法を用いてTa膜を
150nm成膜し、フォトリソグラフィ法を用いて走査線11
と走査線11に接続されたゲートパターンとを形成する。
エッチングはCF4とO2の混合ガスによるドライエッチン
グ法により行った。ここで、クエン酸水溶液中で走査線
11のTaを陽極酸化し、ゲート絶縁膜として用いるTa2O5
を膜厚150nm形成した。この時、液晶ディスプレイの表
示部分の周辺にある静電保護回路用薄膜トランジスタの
ゲート電極はトランジスタアレイから引き出された走査
線11に接続されているため、二つのゲート電極（第３図
の斜線部）も陽極酸化される。従って、次の工程である
プラズマCVDによる成膜時に、Ta配線自体が変質するこ
とがない。First, after cleaning the glass substrate, the Ta film is
A 150 nm film was formed, and the scanning line 11 was formed using photolithography.
And a gate pattern connected to the scanning line 11 are formed.
The etching was performed by a dry etching method using a mixed gas of CF 4 and O 2 . Here, scan line in citric acid aqueous solution
Ta 2 O 5 used as a gate insulating film by anodizing 11 Ta
Was formed to a thickness of 150 nm. At this time, since the gate electrodes of the thin film transistor for the electrostatic protection circuit around the display portion of the liquid crystal display are connected to the scanning line 11 drawn from the transistor array, two gate electrodes (hatched portions in FIG. 3) Is also anodized. Therefore, the Ta wiring itself does not deteriorate during the next film formation by plasma CVD.
次に、プラズマCVD法を用いて、窒化シリコン膜を200
nm、ｉ型アモルファスSiを200nm形成する。さらに、n+
層を形成し、ｎチャネルトランジスタ13のソース・ドレ
イン電極のコンタクト部分以外のn+層をエッチング除去
する。同様な方法で、ｐチャネルトランジスタ14のコン
タクト部分にp+層を形成した。n+層とp+層はそれぞれPH
3あるいはB2H6をSiH4に対して0.5％添加して膜厚30nm形
成した。そして、ドライエッチングによりアモルファス
シリコンのアイランド化とコンタクトホールを開けた
後、Crをスパッタにより膜厚200nm成膜する。フォトリ
ソグラフィ法によりエッチング加工し、ソース・ドレイ
ンを形成し、静電保護回路は完成する。最後に、ITOを
スパッタ法により膜厚700nm成膜し、エッチング加工す
ることにより画素電極を形成し、パネルが完成する。Next, the silicon nitride film is
nm, i-type amorphous Si is formed to a thickness of 200 nm. In addition, n +
A layer is formed, and the n + layer other than the contact portions of the source / drain electrodes of the n-channel transistor 13 is removed by etching. In a similar manner, ap + layer was formed at the contact portion of the p-channel transistor 14. n + layer and p + layer are each PH
3 or B 2 H 6 was added at 0.5% to SiH 4 to form a film having a thickness of 30 nm. Then, after making amorphous silicon islands and opening contact holes by dry etching, Cr is deposited to a thickness of 200 nm by sputtering. Etching is performed by photolithography to form the source and drain, and the electrostatic protection circuit is completed. Finally, a 700 nm-thick ITO film is formed by sputtering, and a pixel electrode is formed by etching, thereby completing the panel.
本実施例の静電保護回路の薄膜トランジスタは、Taの
ゲート電極が陽極酸化されているため、Taの変質による
剥離が生じない。従って、歩留まりよく静電保護回路が
形成できる。このようなプロセスにより640×400画素の
パネルを液晶組み立てし、表示を検査したところ、液晶
パネル組み立て時の静電気により引き起こされる線欠陥
は見られなかった。ここでは、静電保護回路の薄膜トラ
ンジスタのソース・ドレインのオーミックコンタクト
を、n+とp+を成膜時にドーピングすることにより形成し
たが、イオン注入により形成してもよい。In the thin film transistor of the electrostatic protection circuit according to the present embodiment, the gate electrode of Ta is anodically oxidized, and therefore, no separation occurs due to the deterioration of Ta. Therefore, an electrostatic protection circuit can be formed with a high yield. When a panel of 640 × 400 pixels was assembled in a liquid crystal by such a process and the display was inspected, no line defect caused by static electricity in assembling the liquid crystal panel was observed. Here, the ohmic contact between the source and the drain of the thin film transistor of the electrostatic protection circuit is formed by doping n + and p + at the time of film formation, but may be formed by ion implantation.
次に第２の発明の信号線の静電保護回路の実施例につ
いて説明する。Next, an embodiment of a signal line electrostatic protection circuit according to the second invention will be described.
この実施例の静電保護回路は、第２図に示した構造で
あり、ソース及びドレイン電極それぞれ信号線21とシャ
ント用バスライン22に接続され、ゲート電極がシャント
用バスライン22に接続された、二つのｎチャネル薄膜ト
ランジスタ23とｐチャネル薄膜トランジスタ24とから成
っている。第４図にこの静電保護回路のパターン図を示
す。The electrostatic protection circuit of this embodiment has the structure shown in FIG. 2, in which the source and drain electrodes are respectively connected to the signal line 21 and the shunt bus line 22, and the gate electrode is connected to the shunt bus line 22. , Two n-channel thin-film transistors 23 and p-channel thin-film transistors 24. FIG. 4 shows a pattern diagram of this electrostatic protection circuit.
この静電保護回路は、次のようにして製造される。 This electrostatic protection circuit is manufactured as follows.
まずガラス基板を洗浄後、スパッタ法を用いてTa膜を
150nm成膜し、フォトリソグラフィ法を用いてアレイ部
の走査線と信号線の静電保護回路部分のシャント用バス
ライン22、さらにこのシャント用バスラインに接続され
たゲート電極を形成する。エッチングはCF4とO2の混合
ガスによるドライエッチング法により行った。ここで、
クエン酸水溶液中でTa配線を陽極酸化し、ゲート絶縁膜
として用いるTa2O5を膜厚150nm形成した。この時、液晶
ディスプレイの表示部分の周辺にある静電保護回路用薄
膜トランジスタのゲート電極は、シャント用バスライン
22に接続されているため、二つのゲート電極（第４図の
斜線部）も陽極酸化される。従って、次の工程であるプ
ラズマCVDによる成膜時に、Ta配線自体が変質すること
がない。First, after cleaning the glass substrate, the Ta film is
A film is formed to a thickness of 150 nm, and a shunt bus line 22 in an electrostatic protection circuit portion of a scanning line and a signal line of an array portion and a gate electrode connected to the shunt bus line are formed by photolithography. The etching was performed by a dry etching method using a mixed gas of CF 4 and O 2 . here,
The Ta wiring was anodized in a citric acid aqueous solution, and Ta 2 O 5 used as a gate insulating film was formed to a thickness of 150 nm. At this time, the gate electrode of the thin film transistor for the electrostatic protection circuit around the display portion of the liquid crystal display is connected to the shunt bus line.
Since it is connected to 22, the two gate electrodes (hatched portions in FIG. 4) are also anodized. Therefore, the Ta wiring itself does not deteriorate during the next film formation by plasma CVD.
次に、プラズマCVD法を用いて、窒化シリコン膜を200
nm、ｉ型アモルファスSiを200nm形成する。さらに、n+
層を形成し、ｎチャネルトランジスタ23のソース・ドレ
イン電極のコンタクト部分以外のn+層をエッチング除去
する。同様な方法で、ｐチャネルトランジスタ24のコン
タクト部分にp+層を形成した。n+層とp+層はそれぞれPH
3あるいはB2H6をSiH4に対して0.5％添加して膜厚30nm形
成した。そして、ドライエッチングによりアモルファス
シリコンのアイランド化とコンタクトホールを開けた
後、Crをスパッタにより膜厚200nm成膜する。フォトリ
ソグラフィ法によりエッチング加工し、ソース・ドレイ
ンを形成し、静電保護回路は完成する。最後に、ITOを
スパッタ法により膜厚700nm成膜し、エッチング加工す
ることにより画素電極を形成し、パネルが完成する。Next, the silicon nitride film is
nm, i-type amorphous Si is formed to a thickness of 200 nm. In addition, n +
A layer is formed, and the n + layer other than the contact portions of the source / drain electrodes of the n-channel transistor 23 is removed by etching. In a similar manner, ap + layer was formed at the contact portion of the p-channel transistor 24. n + layer and p + layer are each PH
3 or B 2 H 6 was added at 0.5% to SiH 4 to form a film having a thickness of 30 nm. Then, after making amorphous silicon islands and opening contact holes by dry etching, Cr is deposited to a thickness of 200 nm by sputtering. Etching is performed by photolithography to form the source and drain, and the electrostatic protection circuit is completed. Finally, a 700 nm-thick ITO film is formed by sputtering, and a pixel electrode is formed by etching, thereby completing the panel.
本実施例の静電保護回路の薄膜トランジスタは、Taの
ゲート電極が陽極酸化されているため、Taの変質による
剥離が生じない。従って、歩留まりよく静電保護回路が
形成できる。このようなプロセスにより640×400画素の
パネルを液晶組み立てし、表示を検査したところ、液晶
パネル組み立て時の静電気により引き起こされる線欠陥
は見られなかった。ここでは、静電保護回路の薄膜トラ
ンジスタのソース・ドレインのオーミックコンタクト
を、n+とp+を成膜時にドーピングすることにより形成し
たが、イオン注入により形成してもよい。In the thin film transistor of the electrostatic protection circuit according to the present embodiment, the gate electrode of Ta is anodically oxidized, and therefore, no separation occurs due to the deterioration of Ta. Therefore, an electrostatic protection circuit can be formed with a high yield. When a panel of 640 × 400 pixels was assembled in a liquid crystal by such a process and the display was inspected, no line defect caused by static electricity in assembling the liquid crystal panel was observed. Here, the ohmic contact between the source and the drain of the thin film transistor of the electrostatic protection circuit is formed by doping n + and p + at the time of film formation, but may be formed by ion implantation.
本発明のｐチャネルとｎチャネルトランジスタを使用
した走査線の静電保護回路を用いることにより、ゲート
絶縁膜に陽極酸化Ta2O5とプラズマCVD窒化シリコン膜の
２層を用い走査線と信号線の短絡を防止し、しかも静電
保護回路でもシャント用バスラインと短絡しない、歩留
まりのよい液晶ディスプレイが実現できる。By using the scanning line electrostatic protection circuit using the p-channel and n-channel transistors of the present invention, two layers of anodized Ta 2 O 5 and plasma CVD silicon nitride film are used for the gate insulating film, and the scanning line and the signal line are used. A liquid crystal display with a good yield can be realized that prevents short circuit of the shunt line and does not short circuit with the shunt bus line even in the electrostatic protection circuit.
また本発明のｐチャネルとｎチャネルトランジスタを
使用した信号線の静電保護回路を用いることにより、ゲ
ート絶縁膜に陽極酸化Ta2O5とプラズマCVD窒化シリコン
膜の２層を用い走査線と信号線の短絡を防止し、しかも
静電保護回路でもシャント用バスラインと短絡しない、
歩留まりのよい液晶ディスプレイが実現できる。In addition, by using the electrostatic protection circuit for signal lines using p-channel and n-channel transistors of the present invention, two layers of anodized Ta 2 O 5 and a plasma CVD silicon nitride film are used for a gate insulating film, and scanning lines and signal Prevents short-circuiting of wires, and does not short-circuit with shunt bus lines even with an electrostatic protection circuit.
A liquid crystal display with good yield can be realized.
第１図は本発明の走査線の静電保護回路の等価回路図、 第２図は本発明の信号線の静電保護回路の等価回路図、 第３図は本発明の実施例を説明するための走査線の静電
保護回路のパターン図、 第４図は本発明の実施例を説明するための信号線の静電
保護回路のパターン図、 第５図は従来の走査線の静電保護回路の等価回路図、 第６図は従来の静電保護回路のパターン図をそれぞれ示
す。 11,31……走査線 21……信号線 12,22,32……シャント用バスライン 13,23……ｎチャネルトランジスタ 14,24……ｐチャネルトランジスタFIG. 1 is an equivalent circuit diagram of a scanning line electrostatic protection circuit of the present invention, FIG. 2 is an equivalent circuit diagram of a signal line electrostatic protection circuit of the present invention, and FIG. 3 explains an embodiment of the present invention. FIG. 4 is a pattern diagram of a signal line electrostatic protection circuit for explaining an embodiment of the present invention, and FIG. 5 is a conventional scanning line electrostatic protection circuit. FIG. 6 shows a pattern diagram of a conventional electrostatic protection circuit. 11,31 scanning line 21 signal line 12,22,32 shunt bus line 13,23 n-channel transistor 14,24 p-channel transistor
Claims (2)
とシャント用バスラインに接続された二つの薄膜トラン
ジスタからなる静電保護回路において、 前記二つの薄膜トランジスタがｎチャネル型とｐチャネ
ル型の薄膜トランジスタの組合せであり、かつ前記二つ
の薄膜トランジスタのゲート電極が走査線に接続されて
いることを特徴とする静電保護回路。1. An electrostatic protection circuit comprising two thin film transistors having source and drain electrodes connected to a scanning line and a shunt bus line, respectively, wherein said two thin film transistors are a combination of n-channel and p-channel thin film transistors. And a gate electrode of the two thin film transistors is connected to a scanning line.
とシャント用バスラインに接続された二つの薄膜トラン
ジスタからなる静電保護回路において、 前記二つの薄膜トランジスタがｎチャネル型とｐチャネ
ル型の薄膜トランジスタの組合せであり、かつ前記二つ
の薄膜トランジスタのゲート電極がシャント用バスライ
ンに接続されていることを特徴とする静電保護回路。2. An electrostatic protection circuit comprising two thin-film transistors having source and drain electrodes connected to a signal line and a shunt bus line, respectively, wherein said two thin-film transistors are a combination of n-channel and p-channel thin-film transistors. And a gate electrode of the two thin film transistors is connected to a shunt bus line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27026889A JP2841560B2 (en) | 1989-10-19 | 1989-10-19 | Electrostatic protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27026889A JP2841560B2 (en) | 1989-10-19 | 1989-10-19 | Electrostatic protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132723A JPH03132723A (en) | 1991-06-06 |
| JP2841560B2 true JP2841560B2 (en) | 1998-12-24 |
Family
ID=17483887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27026889A Expired - Lifetime JP2841560B2 (en) | 1989-10-19 | 1989-10-19 | Electrostatic protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841560B2 (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08262485A (en) * | 1995-03-20 | 1996-10-11 | Nec Corp | Liquid crystal display device |
| JPH1020336A (en) * | 1996-07-02 | 1998-01-23 | Sharp Corp | Active matrix substrate and its production |
| JP3631384B2 (en) | 1998-11-17 | 2005-03-23 | 富士通ディスプレイテクノロジーズ株式会社 | Liquid crystal display device and substrate manufacturing method for liquid crystal display device |
| KR100336896B1 (en) * | 1998-12-30 | 2003-06-12 | 주식회사 현대 디스플레이 테크놀로지 | LCD |
| AU2003264515A1 (en) | 2002-09-20 | 2004-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8139174B2 (en) * | 2006-01-10 | 2012-03-20 | Chimei Innolux Corporation | Display device for displaying images involving display pixels and non-display pixels |
| KR101343293B1 (en) * | 2010-04-30 | 2013-12-18 | 샤프 가부시키가이샤 | Circuit board and display device |
| WO2011135920A1 (en) * | 2010-04-30 | 2011-11-03 | シャープ株式会社 | Circuit board, display device, and method for producing circuit board |
| CN111223456B (en) * | 2019-11-06 | 2021-06-22 | 苏州华星光电技术有限公司 | Grid drive circuit of display panel, display panel and display device |
| WO2022087861A1 (en) * | 2020-10-28 | 2022-05-05 | 京东方科技集团股份有限公司 | Display substrate and preparation method therefor, and display apparatus |
-
1989
- 1989-10-19 JP JP27026889A patent/JP2841560B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03132723A (en) | 1991-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098345B2 (en) | Thin film transistor matrix device and method of manufacturing the same | |
| JP2000002892A (en) | Liquid crystal display device, matrix array substrate, and manufacture thereof | |
| JP2780673B2 (en) | Active matrix type liquid crystal display device and manufacturing method thereof | |
| JP2841560B2 (en) | Electrostatic protection circuit | |
| JPH1117188A (en) | Active matrix substrate | |
| KR930005549B1 (en) | Display panel and display panel making method | |
| US5471329A (en) | Active matrix type liquid crystal display panel and a method for producing the same, having a construction capable of preventing breakdown of the switching elements or deterioration due to static electricity | |
| KR0161325B1 (en) | Thin film transistor array and liquid crystal display device | |
| JP2664199B2 (en) | Liquid crystal display panel manufacturing method | |
| KR100242498B1 (en) | Lcd and thin film transistor fabrication method for lcd | |
| JPH1082997A (en) | Production of active matrix liquid crystal display device and active matrix liquid crystal display device | |
| JP3076483B2 (en) | Method for manufacturing metal wiring board and method for manufacturing thin film diode array | |
| JP3265622B2 (en) | Manufacturing method of liquid crystal display device | |
| JP3085305B2 (en) | Manufacturing method of liquid crystal display device | |
| JPH06160905A (en) | Liquid crystal display device and its production | |
| JP3175225B2 (en) | Method for manufacturing thin film transistor | |
| JP3162526B2 (en) | Method for manufacturing active matrix type liquid crystal display element | |
| JPH09203912A (en) | Liquid crystal display device | |
| JP2585267B2 (en) | Liquid crystal display | |
| JPH07325321A (en) | Production of liquid crystal display device | |
| JP3087408B2 (en) | Method for manufacturing thin film transistor panel | |
| JPH0281028A (en) | Liquid crystal display device | |
| JPH11194361A (en) | Manufacture of thin film transistor array substrate and liquid crystl display device | |
| JPH01248136A (en) | Production of thin film transistor for liquid crystal display | |
| JPH0618922A (en) | Liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071023 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081023 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091023 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |