JP2000002892A - Liquid crystal display device, matrix array substrate, and manufacture thereof - Google Patents

Liquid crystal display device, matrix array substrate, and manufacture thereof

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JP2000002892A
JP2000002892A JP11065999A JP11065999A JP2000002892A JP 2000002892 A JP2000002892 A JP 2000002892A JP 11065999 A JP11065999 A JP 11065999A JP 11065999 A JP11065999 A JP 11065999A JP 2000002892 A JP2000002892 A JP 2000002892A
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semiconductor
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JP11065999A
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Japanese (ja)
Inventor
Masayuki Dojiro
Takaaki Kamimura
Akira Kubo
Masahiko Machida
Tomomoto Miyaji
Kiyotsugu Mizouchi
Shigeyuki Motokawa
村 孝 明 上
保 明 久
川 茂 行 元
城 政 幸 堂
地 智 基 宮
内 清 継 溝
田 雅 彦 町
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To provide a matrix array substrate improved in a manufacturing yield by reducing the necessary number of masks required for manufacture and simplifying the manufacturing process.
SOLUTION: After scanning lines 26, signal lines 33, a 1st gate insulating film 28, a 2nd gate insulating film 29, a semiconductor coating 41, a channel protective coating, a low-resistance semiconductor coating 44, and Mo/Al/Mo laminated film 47 have been formed, an array substrate 21 is to be formed in block with a source electrode 48, a drain electrode 9, a signal line 33, a semiconductor film 39, and a low-resistance semiconductor film 40 by patterning using the same mask pattern. Moreover, the upper surfaces of the source electrode 48, drain electrode 49, semiconductor film 39, scanning lines pad 30, and signal conductor pad 34 are to be covered with picture element electrodes 35. Moreover, the outlines of the source electrode 48, the low-resistance semiconductor film 40 and the semiconductor film 39 are approximately matched with each other, and the outlines of the drain electrode 49, low-resistance semiconductor film 40, and semiconductor film 39 are approximately matched with each other.
COPYRIGHT: (C)2000,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置、平面表示装置等に用いられるマトリクスアレイ基板およびその製造方法に関する。 The present invention relates to a liquid crystal display device, a matrix array substrate and a manufacturing method thereof used in a flat display device or the like.

【0002】 [0002]

【従来の技術】近年、CRT(Cathord Ray In recent years, CRT (Cathord Ray
Tube)ディスプレイに代わる平面型の表示装置が盛んに開発されており、なかでも液晶表示装置は、軽量、薄型、および低消費電力等の点で優れることから、 Tube) flat type display device in place of the display has been actively developed, inter alia liquid crystal display device, light-weight, since it is excellent in terms of thin, and low power consumption, etc.,
特に注目を集めている。 In particular, it has attracted attention.

【0003】例えば、各表示画素ごとにスイッチ素子が配置されたアクティブマトリクス型の液晶表示装置を例に取って説明すると、アレイ基板と対向基板との間に配向膜を介して液晶層を保持した構造になっている。 For example, when an active matrix type liquid crystal display device of the switch elements are arranged in each display pixel will be described by way of example, holding the liquid crystal layer with the alignment film between the array substrate and the counter substrate It has a structure. アレイ基板は、ガラスや石英等の透明絶縁性基板上に格子状に配置された信号線および走査線と、これら信号線および走査線の交点付近に配置されたスイッチ素子として、 Array substrate, a transparent insulation and the signal lines and scanning lines arranged in a grid pattern on a substrate, switching elements arranged in the vicinity of intersections between the signal lines and the scanning lines, such as glass or quartz,
例えばTFT(Thin Film Transist For example, TFT (Thin Film Transist
or)とを有し、TFTの活性層はアモルファスシリコン(a−Si:H)等の半導体薄膜で形成される。 or) and has the active layer of the TFT amorphous silicon (a-Si: H) is formed by a semiconductor thin film such.

【0004】TFTのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ接続され、ソース電極は透明導電材料、例えばITO膜(Indium Tin Ox [0004] The gate electrode of the TFT to the scanning line, the drain electrode is connected to the signal line, the source electrode is a transparent conductive material, for example ITO film (Indium Tin Ox
ide)からなる画素電極に接続されている。 It is connected to a pixel electrode made of ide).

【0005】対向基板は、透明絶縁性基板上に形成されたITO膜からなる対向電極を有する。 [0005] The counter substrate includes a counter electrode made of ITO film formed on a transparent insulating substrate. カラー表示を可能にするためには、例えば対向基板の対向電極と絶縁性基板との間にカラーフィルタ層が設けられる。 To enable color display, the color filter layer is provided between the counter electrode of the counter substrate and the insulating substrate, for example.

【0006】図13は従来の液晶表示装置に用いられるマトリクスアレイ基板の断面構造を示す図、図14,1 [0006] Figure 13 shows a cross-sectional structure of a matrix array substrate for use in a conventional liquid crystal display device Fig., Fig. 14, 1
5は従来のアレイ基板の製造工程を説明する図である。 5 is a diagram illustrating a process of producing the conventional array substrate.
図14,15は、アレイ基板上のTFT領域と走査線パッド領域の断面構造を示している。 14 and 15 shows a sectional structure of the scanning line pad region and TFT area on the array substrate. 以下、これらの図に基づいて、従来のアレイ基板の製造工程を順を追って説明する。 Hereinafter, on the basis of these figures it will be described in order the manufacturing process of the conventional array substrate.

【0007】まず、図14(a)に示すように、ガラス基板1上にゲート電極2と、このゲート電極2、端部に走査線パッド領域を含みゲート電極2に電気的に接続される走査線3を形成する。 [0007] First, as shown in FIG. 14 (a) scanning, a gate electrode 2 on a glass substrate 1, the gate electrode 2, which is electrically connected to the gate electrode 2 includes a scanning line pad region on the end portion to form a line 3. 次に、図14(b)に示すように、基板上面にゲート絶縁膜4を形成した後、その上面にa−Si:H等からなる半導体層5を形成する。 Next, as shown in FIG. 14 (b), after forming a gate insulating film 4 on the substrate top surface, a-Si on the upper surface: forming a semiconductor layer 5 consisting of H and the like. 次に、半導体層5の上面にエッチストッパ層として作用する絶縁膜6を形成した後、この絶縁膜6をパターンニングする。 Next, after forming an insulating film 6 which acts as an etch stop layer on the upper surface of the semiconductor layer 5, patterning the insulating film 6.

【0008】次に、図14(c)に示すように、n [0008] Next, as shown in FIG. 14 (c), n + a
−Si:H等の低抵抗半導体層7を形成した後、半導体層5と低抵抗半導体層7をパターンニングする。 -Si: after forming the low-resistance semiconductor layer 7 H etc., a low-resistance semiconductor layer 7 is patterned and the semiconductor layer 5. 次に、 next,
図14(d)に示すように、画素電極8を形成する。 As shown in FIG. 14 (d), to form a pixel electrode 8.

【0009】次に、図15(a)に示すように、走査線3のパッド領域上のゲート絶縁膜4にコンタクトホール9を形成する。 [0009] Next, as shown in FIG. 15 (a), the contact hole 9 is formed in the gate insulating film 4 on the scanning line 3 pad area. 次に、図15(b)に示すように、ソース電極10とドレイン電極11を形成する。 Next, as shown in FIG. 15 (b), to form the source electrode 10 and the drain electrode 11. 次に、図1 Next, as shown in FIG. 1
5(c)に示すように、基板上面の画素電極上及びパッド領域を除いて保護膜12で覆う。 As shown in 5 (c), covered with a protective film 12 except for the pixel electrode on and the pad region of the substrate upper surface.

【0010】 [0010]

【発明が解決しようとする課題】図14,15に示す従来の製造工程においては、上述したようにフォトレジストの露光・現像パターンニングが少なくとも7回必要であり、製造に手間がかかるとともに、フォトレジストや構成材料の使用量が多いために、製造原価が高くなるという問題がある。 In the [0007] conventional manufacturing process shown in FIGS. 14 and 15, exposure and development patterning of the photoresist as described above is required to be at least 7 times, time-consuming with the production, Photo for many usage resist and the material, there is a problem that manufacturing cost becomes high.

【0011】ところで、特開平5−190571号公報には、エッチストッパ層を備えたTFT(以下、チャネル保護型TFTと称する。)を用い、パターンニングの回数を削減した製造工程が開示されている。 By the way, JP-A-5-190571, TFT with an etch stopper layer (hereinafter, referred to as a channel protective type TFT.) Using a manufacturing process is disclosed in which it reduced the number of patterning . また、特開昭61−161764号公報には、エッチストッパ層を備えないTFT(以下、バックチャネルカット型TFT Further, in JP-A-61-161764, TFT (hereinafter without an etch stopper layer, a back channel cut type TFT
と称する。 It referred to. )を用い、パターンニングの回数を削減した製造工程が開示されている。 ) Used, the manufacturing process is disclosed in which reduced the number of patterning.

【0012】しかしながら、上記の各公報には、いずれもTFT部分が開示されるのみであって、全体の工数を如何にして削減するかについては十分に検討されていない。 [0012] However, in JP-above, be only any TFT portion is disclosed, not been fully studied or reduced in the how the overall man-hours.

【0013】本発明は、このような点に鑑みてなされたものであり、その目的は、製造時に必要なマスク数を減らして製造工程を簡略化し、かつ、製造歩留まりを低下させることなく、高い生産性を確保できる液晶表示装置、マトリクスアレイ基板およびその製造方法を提供することにある。 [0013] The present invention has been made in view of the above problems, its object is to simplify the manufacturing process by reducing the number of masks required during manufacturing, and without lowering the manufacturing yield, high the liquid crystal display device in which productivity can be secured to provide a matrix array substrate and a manufacturing method thereof.

【0014】 [0014]

【課題を解決するための手段】上述した課題を解決するために、請求項1の発明は、絶縁基板上に配置されたゲート電極部を含む走査線と、前記走査線の前記ゲート電極部上に絶縁膜を介して配置された半導体膜と、前記半導体膜にドレイン電極を介して電気的に接続される信号線と、前記半導体膜に電気的に接続されるソース電極と、前記ソース電極に電気的に接続される画素電極と、 To solve the problems described above SUMMARY OF THE INVENTION The invention of Claim 1 includes a scanning line including a gate electrode portion arranged on an insulating substrate, the gate electrode portion on the scanning line a semiconductor film arranged over the insulating film, the signal line which is electrically connected via a drain electrode on the semiconductor film, a source electrode electrically connected to said semiconductor film, the source electrode a pixel electrode electrically connected,
を備えたマトリクスアレイ基板と、前記マトリクスアレイ基板に対向配置される対向基板と、前記マトリクスアレイ基板と前記対向基板との間に、それぞれ配向膜を介して保持される液晶層と、を備えた液晶表示装置において、前記マトリクスアレイ基板の少なくとも前記画素電極および前記信号線上には、前記画素電極および前記信号線に直接接して前記配向膜が配置されることを特徴とする液晶表示装置にある。 A matrix array substrate and a counter substrate disposed opposite to the matrix array substrate, between the matrix array substrate and the counter substrate, comprising: a liquid crystal layer which is held via the respective alignment films, the in the liquid crystal display device, wherein the matrix array on at least the pixel electrode and the signal line of the substrate, in the liquid crystal display device, characterized in that the alignment layer in direct contact with the pixel electrode and the signal lines are arranged.

【0015】また、請求項7記載の発明は、絶縁基板上に配置されたゲート電極部を含む走査線と、前記走査線の前記ゲート電極部上に絶縁膜を介して配置された半導体膜と、前記半導体膜にドレイン電極を介して電気的に接続される信号線と、前記半導体膜に電気的に接続されるソース電極と、前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板において、 Further, an invention according to claim 7, wherein a scanning line including a gate electrode portion arranged on an insulating substrate, a semiconductor film and which on the gate electrode of the scanning lines are arranged through the insulating film includes a signal line which is electrically connected via a drain electrode on the semiconductor film, a source electrode electrically connected to said semiconductor film, and a pixel electrode electrically connected to the source electrode, the in the matrix array substrate,
前記信号線は、アルミニウムを主体とした第1信号線層と、この第1信号線層上に配置されタンタル、チタン、 The signal line includes a first signal line layer in which the aluminum as a major component, tantalum disposed in the first signal line layer, titanium,
タングステン及びバナジウムから選ばれた少なくとも1 At least one selected from tungsten and vanadium
つの材料で構成される第2信号線層とを含むことを特徴とするマトリクスアレイ基板にある。 One of a matrix array substrate which comprises a second signal line layer consists of a material. また、請求項10 Further, according to claim 10
記載の発明は、基板上に配置される走査線と、前記走査線上に配置される絶縁膜、前記絶縁膜上に配置される半導体膜、および前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタ装置と、前記ドレイン電極に電気的に接続される信号線と、前記ソース電極に電気的に接続される画素電極と、 The invention described is a scanning lines arranged on the substrate, the insulating film disposed on a scanning line, the semiconductor film is disposed on the insulating film, and a source electrode electrically connected to said semiconductor film and a thin film transistor device having a drain electrode, and a signal line electrically connected to the drain electrode, a pixel electrode electrically connected to the source electrode,
を備えたマトリクスアレイ基板の製造方法において、前記絶縁膜上に半導体被膜およびチャネル保護被膜を順に堆積する第1工程と、前記チャネル保護被膜をパターンニングしてチャネル保護膜を形成する第2工程と、前記走査線を外部接続するためのパッドに対応して、前記半導体被膜及び前記絶縁膜に開口部を形成する第3工程と、基板上面に第1導電層を堆積し、前記薄膜トランジスタ装置の形成箇所に対応して、前記第1導電層および前記半導体被膜を同一のマスクパターンを用いてパターンニングして、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに前記半導体膜を形成する第4工程と、基板上面に第2導電層を形成した後にパターンニングし、前記下側導電層上に配置される上側 The method of manufacturing a matrix array substrate and a first step of depositing a semiconductor film and the channel protective film in this order on the insulating film, a second step of forming the channel protective film is patterned to channel protective film , corresponding to the pad for external connection of said scanning lines, a third step of forming an opening in the semiconductor film and the insulating film, depositing a first conductive layer on the upper surface of the substrate, formation of the thin film transistor device corresponding to positions, the first conductive layer and the semiconductor film is patterned using the same mask pattern, the source electrode, collectively formed the lower conductive layer of the drain electrode and the signal line upper the fourth step of forming a semiconductor film, which is patterned after forming the second conductive layer on the upper surface of the substrate, are disposed on the lower conductive layer with 電層を形成するとともに前記画素電極を形成する第5工程と、を備えることを特徴とするマトリクスアレイ基板の製造方法にある。 In the fifth step and the method of manufacturing a matrix array substrate, characterized in that it comprises forming the pixel electrode to form the conductive layer.

【0016】また、請求項11記載の発明は、基板上に配置される走査線と、前記走査線上に配置される絶縁膜、前記絶縁膜上に配置される半導体膜、および前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタ装置と、前記ドレイン電極に電気的に接続される信号線と、前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板の製造方法において、前記絶縁膜上に半導体被膜およびチャネル保護被膜を順に堆積する第1工程と、前記チャネル保護被膜をパターンニングして前記チャネル保護膜を形成する第2工程と、前記半導体被膜および前記チャネル保護膜の上面に第1導電層を形成する第3工程と、前記薄膜トランジスタ装置の形成箇所に対応して、前記第1導電層お Further, an invention according to claim 11, wherein the scanning lines arranged on the substrate, an insulating film disposed on the scan line, the semiconductor film is disposed on the insulating film, and electrically to said semiconductor film matrix array substrate having a thin film transistor device having a source electrode and a drain electrode are connected, and a signal line electrically connected to the drain electrode, a pixel electrode electrically connected to the source electrode, the in the method of manufacturing, the a first step of depositing a semiconductor film and the channel protective film in this order on the insulating film, a second step of forming the channel protective film by patterning the channel protection film, the semiconductor film and a third step of forming a first conductive layer on the upper surface of the channel protection film, in correspondence with the area where the thin film transistor device, the first conductive layer Contact び前記半導体被膜を同一のマスクパターンを用いてパターンニングして、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに前記半導体膜を形成する第4 Fine said semiconductor film is patterned using the same mask pattern, the source electrode, the fourth forming said semiconductor film so as to form collectively a lower conductive layer of the drain electrode and the signal line
工程と、前記走査線を外部接続するためのパッドに対応して前記絶縁膜に開口部を形成する第5工程と、基板上面に第2導電層を形成した後にパターンニングし、前記下側導電層上に配置される上側導電層を形成するとともに前記画素電極を形成する第6工程と、を備えることを特徴とするマトリクスアレイ基板の製造方法にある。 A step, a fifth step of forming an opening in the insulating film to correspond to the pad for external connection to the scanning lines, patterned after forming the second conductive layer on the upper surface of the substrate, wherein the lower conductive in the sixth step and method of manufacturing a matrix array substrate, characterized in that it comprises forming the pixel electrode so as to form an upper conductive layer disposed on the layer.

【0017】また更に請求項14記載の発明は、基板上に配置される走査線と、前記走査線上に配置される絶縁膜、前記絶縁膜上に配置される半導体膜、および前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタ装置と、前記ドレイン電極に電気的に接続される信号線と、前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板の製造方法において、前記絶縁膜上に半導体被膜を形成する第1工程と、前記半導体被膜の上面に第1導電層を形成する第2工程と、前記薄膜トランジスタ装置の形成箇所に対応して、前記半導体被膜および前記第1 [0017] Further the invention according to claim 14, the scanning lines disposed on the substrate, an insulating film disposed on the scanning lines, electricity semiconductor film, and the semiconductor film are disposed on the insulating film matrix array substrate having a thin film transistor device having a source electrode and a drain electrode are connected, and a signal line electrically connected to the drain electrode, a pixel electrode electrically connected to the source electrode, the in the method of manufacturing, the first step of forming a semiconductor film on an insulating film, a second step of forming a first conductive layer on the upper surface of the semiconductor film, in correspondence with the area where the thin film transistor device, wherein the semiconductor film and the first
導電膜を同一のマスクパターンを用いてパターンニングし、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに、前記半導体膜を形成する第3工程と、前記走査線を外部接続するためのパッドに対応して、前記半導体被膜および前記絶縁膜に開口部を形成する第4工程と、基板上面に第2導電層を形成した後にパターンニングし、前記下側導電層上に配置される上側導電層を形成するとともに前記画素電極を形成する第5工程と、を備えることを特徴とするマトリクスアレイ基板の製造方法にある。 The conductive film is patterned using the same mask pattern, the source electrode, thereby forming collectively a lower conductive layer of the drain electrode and the signal line, a third step of forming said semiconductor film, wherein corresponding to the pad for external connection to the scan line, the fourth step of forming an opening in the semiconductor film and the insulating film, is patterned after forming the second conductive layer on the upper surface of the substrate, the lower a fifth step of forming the pixel electrode so as to form an upper conductive layer disposed on the conductive layer, a method of manufacturing a matrix array substrate, characterized in that it comprises a certain.

【0018】 [0018]

【発明の実施の形態】以下、本発明の一実施例のマトリクスアレイ基板、その製造方法、及びこのマトリクスアレイ基板を用いた液晶表示装置について、図面を参照しながら具体的に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, matrix array substrate according to an embodiment of the present invention, a method of manufacturing the same, and a liquid crystal display device using the matrix array substrate will be described specifically with reference to the drawings. 尚、以下のマトリクスアレイ基板はいずれも液晶表示装置に用いられるもであるが、 Although none of the following matrix array substrate is also used in a liquid crystal display device,
この他に撮像装置用等、他の用途にも使用できることは言うまでもない。 Imaging device, etc. In addition, also of course be used in other applications.

【0019】(第1の実施形態)図1はマトリクスアレイ基板の第1の実施形態のレイアウト図、図2は図1のA−A線断面図、図3は図1のB−B線断面図である。 The layout of the First Embodiment The first embodiment of FIG. 1 is a matrix array substrate, FIG. 2 is a sectional view along line A-A of FIG. 1, FIG. 3 is sectional view taken along line B-B in FIG. 1 it is a diagram.

【0020】本実施形態の液晶表示装置は、図2に示すように、アレイ基板21と対向基板22とを、配向膜2 The liquid crystal display device of the present embodiment, as shown in FIG. 2, the array substrate 21 and the counter substrate 22, an alignment film 2
4を介して液晶層23を挟持するよう対向配置した構造になっている。 4 through has become opposed structure to sandwich the liquid crystal layer 23. 液晶層23は、ツイスト・ネマチック液晶を材料としており、配向膜24は、互いに直交する方向に配向処理が施されている。 The liquid crystal layer 23 is a twisted nematic liquid crystal as a material, the alignment layer 24 has alignment treatment is performed in a direction perpendicular to each other. また、アレイ基板21と対向基板22の外表面には、偏光板25が貼り付けられている。 Further, on the outer surface of the array substrate 21 and the counter substrate 22, a polarizing plate 25 is attached.

【0021】アレイ基板21は、図1,2に示すように、ガラス基板1上に形成される走査線26と、走査線26の上面に形成される酸化シリコン(SiO )膜からなる第1ゲート絶縁膜28と、この第1ゲート絶縁膜28の上面に形成される窒化シリコン(SiNx)膜からなる第2ゲート絶縁膜29とを有する。 The array substrate 21, as shown in FIGS. 1 and 2, first a scanning line 26 formed on the glass substrate 1, made of silicon oxide (SiO 2) film formed on the upper surface of the scanning line 26 and a gate insulating film 28, and a second gate insulating film 29 made of silicon nitride is formed on the upper surface of the first gate insulating film 28 (SiNx) film. 第1ゲート絶縁膜28となる酸化シリコン(SiO )膜は、後述する種々のプロセスにおいてエッチング選択性を確保するものとなり、第2ゲート絶縁膜29となる窒化シリコン(SiNx)膜は半導体層との良好な界面を形成する。 Silicon oxide (SiO 2) film as the first gate insulating film 28 is made shall ensure etching selectivity in various processes to be described later, the silicon nitride as the second gate insulating film 29 (SiNx) film and the semiconductor layer to form a good interface.

【0022】走査線26は、ガラス基板1上に例えば8 The scanning lines 26, for example on a glass substrate 1 8
00本形成される。 00 This is formed. 各走査線26は、走査線斜め配線部26aを介してガラス基板1の一端辺側に引き出される接続端26bに接続され、この接続端26bには図1に示す走査線パッド30が形成される。 Each scan line 26 is connected to the connection end 26b drawn on one end side of the glass substrate 1 through the scanning line oblique line portion 26a, the scanning line pad 30 shown in FIG. 1 is formed in the connection end 26b .

【0023】走査線26は、補助容量部27とゲート電極部とを有する。 The scanning line 26, with the auxiliary capacitor 27 and the gate electrode portion. また、走査線斜め配線部26aは、図3に示すように、第1導電層26a'、第2導電層26 Further, the scanning line oblique line portion 26a, as shown in FIG. 3, the first conductive layer 26a ', the second conductive layer 26
a”および第3導電層26Aとを有する。同様に、走査線パッド30も、第1導電層30a、第2導電層30b And a a "and the third conductive layer 26A. Likewise, the scan line pads 30 also, a first conductive layer 30a, the second conductive layer 30b
および第3導電層30cを有する。 And a third conductive layer 30c. 第1導電層26 The first conductive layer 26
a',30aは例えばMo/Al/Mo積層膜からなり、第2導電層26a”,30bは画素電極と同じ材料(例えば、ITO膜)からなる。第3導電層26A,3 a ', 30a is made of, for example, Mo / Al / Mo stacked film, a second conductive layer 26a ", 30b is the same material as the pixel electrode (eg, ITO film) made of. The third conductive layer 26A, 3
0cは、走査線26が延長されて形成される。 0c the scanning line 26 is formed is extended.

【0024】また、アレイ基板21は、ガラス基板1上の走査線26に略直交する方向に配置される信号線33 Further, an array substrate 21, signal lines 33 arranged in a direction substantially perpendicular to the scanning lines 26 on the glass substrate 1
を有する。 Having. 信号線33は、ガラス基板1上に例えば10 Signal lines 33, for example 10 on the glass substrate 1
24×3本形成される。 It is 24 × 3 present form. 各信号線33は、信号線斜め配線部33aを介してガラス基板1の一端辺側に引き出される接続端33bに接続され、この接続端33bには信号線パッド34が形成される。 Each signal line 33 via the signal line oblique line portion 33a is connected to the connection end 33b drawn on one end side of the glass substrate 1, the signal line pad 34 is formed in the connection end 33b.

【0025】信号線33、信号線斜め配線部33a、および信号線パッド34も、走査線パッド30等と同様に、第1、第2および第3導電層を有する。 The signal line 33, the signal line oblique line portion 33a, and the signal line pad 34, similar to the scanning line pad 30 or the like, having a first, second and third conductive layers.

【0026】また、走査線26と信号線33との交点付近には画素表示用のTFT20が形成される。 Further, TFT 20 for pixel display is formed in the vicinity of intersections of the scanning lines 26 and signal lines 33. TFT2 TFT2
0のゲート電極部は走査線26と一体的に構成され、そのソース電極には画素電極35がそれぞれ接続される。 The gate electrode of 0 is integrated with the scanning line 26, and its source electrode pixel electrode 35 are respectively connected.

【0027】一方、アレイ基板21に対向配置される対向基板22は、図2に示すように、ガラス基板100上にマトリクス状に形成される樹脂性の遮光膜36を有する。 On the other hand, the counter substrate 22 disposed to face the array substrate 21, as shown in FIG. 2, with a resin of the light shielding film 36 formed in a matrix on the glass substrate 100. この遮光膜36は、TFT20の形成領域、信号線33および走査線26と画素電極35との間隙を遮光するためのものである。 The light shielding film 36 is for shielding the gap between the forming region, the signal lines 33 and scanning lines 26 and the pixel electrode 35 of the TFT 20. また、画素電極35に対向する領域には、それぞれ赤(R)、緑(G)および青(B)のカラーフィルタ37が配置され、これらカラーフィルタ37の上面には透明電極材料として、例えばITO膜からなる対向電極38が配置されている。 In the region facing the pixel electrode 35, red, respectively (R), is the color filter 37 is disposed in the green (G) and blue (B), the upper surface of the color filter 37 as a transparent electrode material, for example ITO counter electrode 38 made of film is placed.

【0028】本実施形態では、信号線パッド34内にコンタクトホールを形成する際、信号線33の輪郭線と、 [0028] In this embodiment, when forming a contact hole in the signal line pad 34, and the contour lines of the signal line 33,
その下面に形成される半導体膜39および低抵抗半導体膜40の各輪郭線とを略一致させている。 It is substantially aligned with each contour line of the semiconductor film 39 and the low-resistance semiconductor film 40 is formed on the lower surface thereof. より詳しくは、信号線33の端面を、半導体膜39の端面から0. More particularly, the end face of the signal line 33, from the end face of the semiconductor film 39 0.
5〜2μm内側に形成することで、コンタクトホールの内壁をテーパ状に加工している。 By forming the 5~2μm inside, it is processed the inner walls of contact holes in a tapered shape.

【0029】信号線33と、TFT20のソース電極およびドレイン電極とはいずれも、画素電極35と同じ材料からなる第2導電層を有するため、その断線不良の軽減と共に、信号線33を構成する第1導電層の材料であるMoの酸化物等の不純物が液晶層23中に拡散して表示不良となることが防止される。 [0029] The signal line 33, both the source electrode and the drain electrode of the TFT 20, for a second conductive layer made of the same material as the pixel electrode 35, with its disconnection relief, the constituting the signal line 33 impurities such as oxides of Mo, which is the material of first conductive layer is prevented from the diffusion to display defects in the liquid crystal layer 23. この第2導電層は第1 The second conductive layer is first
導電層を完全に被覆して配置されているが、一部上に配置されるものであってもかまわない。 The conductive layer is disposed completely covered, but may be one that is located on a portion. しかし、信号線部分について第1導電層の約20%以上を被覆していることが望ましい。 However, it is desirable that covers about 20% or more of the first conductive layer for the signal line portion. また、画素電極35との不所望な短絡防止という観点からは、第1導電層よりも若干第2導電層の幅が狭い方が望ましい。 Further, from the viewpoint of undesired short circuit prevention between the pixel electrode 35, it is desirable width slightly larger than the first conductive layer and the second conductive layer is narrow.

【0030】図4,5は本実施形態のアレイ基板21の製造工程図である。 [0030] FIGS. 4 and 5 is a manufacturing process view of an array substrate 21 of this embodiment. 以下、図4,5に基づいて、本実施形態のアレイ基板21の製造工程を順を追って説明する。 Hereinafter, based on FIGS. 4 and 5, it will be described in order the manufacturing process of the array substrate 21 of this embodiment. まず、ガラス基板1上にスパッタ法によりAl−N First, Al-N by a sputtering method on the glass substrate 1
d合金膜、Mo膜を順に形成する。 d alloy film to form a Mo film are sequentially. Al−Nd合金膜とMo膜の膜厚はそれぞれ200nm、30nm程度とする。 The film thickness of the Al-Nd alloy film and the Mo film is 200nm respectively, set to about 30 nm. このAl−Nd合金膜に代えて他のAl合金膜、あるいはAl膜を使用することもできる。 Other Al alloy film or an Al film may be used instead of the Al-Nd alloy film. Mo膜は、Al Mo film, Al
膜あるいはAl合金膜上に発生するヒロックを抑えると共に、良好なテーパー加工を実現するものであり、その膜厚は10〜100nmで十分である。 It suppresses hillock generated on film or Al alloy film, which realizes a good tapered, its thickness is sufficient 10 to 100 nm. この上にレジストを塗布、乾燥し、そして第1のマスクパターンを用いて露光を行い、現像およびパターンニングを経て、図4 The upper resist coated, dried and subjected to exposure by using the first mask pattern, through development and patterning, FIG 4
(a)に示すように、800本分の走査線26、走査線斜め配線部26aおよび信号線斜め配線部33aの第1 As shown in (a), 800 duty of the scanning line 26, the scanning line and the first oblique line portion 26a and the signal line oblique line portion 33a
導電層、およびパッド部30,34の第1導電層を形成する。 Conductive layer, and forming a first conductive layer of the pad portion 30, 34.

【0031】次に、図4(b)に示すように、減圧プラズマCVD法により、約300nm厚の酸化シリコン膜からなる第1ゲート絶縁膜28、約50nm厚の窒化シリコン膜からなる第2ゲート絶縁膜29、約50nm厚のa−Si:Hからなる半導体被膜41、および約20 Next, as shown in FIG. 4 (b), by low pressure plasma CVD method, the first gate insulating film 28 made of silicon oxide film of about 300nm thick, a second gate of about 50nm thick silicon nitride film insulating film 29, approximately 50nm thick a-Si: semiconductor film 41 consisting of H, and about 20
0nm厚の窒化シリコン膜からなるチャネル保護被膜4 Channel protective film 4 made of 0nm thickness of the silicon nitride film
2を、大気にさらすことなく連続的に成膜する。 2, is continuously formed without being exposed to the atmosphere. 第1ゲート絶縁膜28を構成する酸化シリコン膜は、2回の成膜工程を含み、第1層を減圧プラズマCVD法により成膜した後、一度表面を洗浄し、しかる後に再び第2層を減圧プラズマCVD法により成膜して構成される。 Silicon oxide film constituting the first gate insulating film 28 includes two deposition step, after the first layer is deposited by low-pressure plasma CVD method, washed once surface, the second layer again thereafter It constituted by forming a low-pressure plasma CVD method. これにより、層間ショートが大幅に軽減される。 As a result, the inter-layer short-circuit can be greatly reduced. 半導体被膜41としてはa−Si:Hの他にも多結晶Si、微結晶Si等、種々の珪素系半導体等が使用可能である。 As the semiconductor film 41 a-Si: Besides polycrystalline Si of H, microcrystalline Si, etc., various silicon-based semiconductor or the like can be used.

【0032】次に、この上にレジストを塗布、乾燥させ、図4(c)に示すように、走査線26をマスクとして基板裏面から露光すると共に、基板上に配置される第2のマスクパターンを用いて露光し、現像した後、チャネル保護被膜42をパターニングしてTFT20の形成箇所のみに島状のチャネル保護膜43を形成する。 Next, a resist is coated on the dried, as shown in FIG. 4 (c), as well as exposure of the substrate back surface of the scanning line 26 as a mask, a second mask pattern disposed on a substrate exposed with an after developing, to form an island-shaped channel protective film 43 only in the area where the TFT20 by patterning the channel protection film 42.

【0033】次に、図4(d)に示すように、良好なオーミックコンタクトが得られるように、露出された半導体被膜41の表面をフッ酸で処理し、減圧プラズマCV Next, as shown in FIG. 4 (d), so that good ohmic contact is obtained, the exposed surface of the semiconductor film 41 is treated with hydrofluoric acid, vacuum plasma CV
D法により、不純物としてリンを含む約30nm厚のn By Method D, n of about 30nm thick containing phosphorus as an impurity
のa−Si:Hからなる低抵抗半導体被膜44を堆積する。 + Of a-Si: depositing a low-resistance semiconductor film 44 made of H.

【0034】次に、この上にレジストを塗布、乾燥し、 [0034] Next, the resist coating, dried over this,
図5(a)に示すように、第3のマスクパターンを用いて露光および現像を行い、走査線26の接続端26bに対応する領域及び信号線33の接続端33bに対応する領域の第1および第2ゲート絶縁膜28,29と、半導体被膜41と、低抵抗半導体被膜44とを除去してコンタクトホール45,46を形成する。 Figure 5 (a), the subjected to exposure and development using the third mask pattern, a first region corresponding to the connecting end 33b of the region and the signal lines 33 corresponding to the connection end 26b of the scanning lines 26 and a second gate insulating film 29, a semiconductor film 41 to form contact holes 45 and 46 to remove the low-resistance semiconductor film 44. このとき、半導体被膜41および低抵抗半導体被膜44を除去するためにCDE(Chemical Dry Etching) At this time, CDE to remove the semiconductor film 41 and the low-resistance semiconductor film 44 (Chemical Dry Etching)
またはPE(Prasma Etching)等のドライエッチングを行い、第1および第2ゲート絶縁膜2 Or PE perform dry etching (Prasma Etching) or the like, first and second gate insulating films 2
8,29を除去するためにBHF(バッファード・フッ酸)等を用いてウェットエッチングを行う。 Performing wet etching using a BHF (Buffered hydrofluoric acid) or the like in order to remove the 8 and 29. このようにドライエッチングとウエットエッチングとの併用により、コンタクトホール45,46は比較的良好なテーパー形状に形成される。 By this way in combination with the dry etching and wet etching, contact holes 45 and 46 are formed in relatively good tapered shape.

【0035】次に、図5(b)に示すように、約25n Next, as shown in FIG. 5 (b), about 25n
m厚のMo(モリブデン)層、約350nm厚のAl m thick Mo (molybdenum) layer, about 350nm thick Al
(アルミニウム)層、および約50nm厚のMo層からなる積層膜47をスパッタ法により形成する。 Forming (aluminum) layer, and a laminated film 47 of about 50nm thick Mo layer by a sputtering method. この下層のMo層は低抵抗半導体被膜44と良好なオーミックコンタクトを得るためのものであり、他の高融点金属に置き換えることもできる。 The lower Mo layer is for obtaining a good ohmic contact with low resistance semiconductor film 44 may be replaced with other refractory metals. また、上層のMo層はAl層の表面反射を抑えると共に、Al層に生じるヒロックの発生を抑えるものであり、Alに代えてAl−Nd合金等のAl合金を用いることもできる。 Further, the upper layer of Mo layer suppresses surface reflection of the Al layer, which suppresses the generation of hillocks occurring Al layer may be in place of the Al using an Al alloy such as Al-Nd alloy.

【0036】次に、この上にレジストを塗布、乾燥し、 [0036] Next, the resist coating, dried over this,
図5(c)に示すように、第4のマスクパターンを用いて露光および現像を行い、リン酸、硝酸、酢酸及び水の混酸を用い、更にエッチング時間を調整することによりサイドエッチング量を調整して、Mo/Al/Mo積層膜47をエッチングする。 As shown in FIG. 5 (c), subjected to exposure and development using the fourth mask pattern, using phosphoric acid, nitric acid, mixed acid of acetic acid and water, adjusting the amount of side etching by further adjusting the etching time and, etching the Mo / Al / Mo stacked film 47. 更に、窒化シリコン膜からなる第2ゲート絶縁膜29とチャネル保護膜43とのエッチング選択比を制御することにより、低抵抗半導体被膜44と半導体被膜41を一括してプラズマエッチング法によりパターンニングする。 Further, by controlling the etching selectivity of the second gate insulating film 29 and channel protective film 43 made of silicon nitride film is patterned by plasma etching at once low-resistance semiconductor film 44 and the semiconductor film 41. これにより、TFT20の活性層を成す半導体膜39と、良好なオーミックコンタクトを得るための低抵抗半導体膜40と、ソース電極4 Thus, the semiconductor film 39 forming the active layer of the TFT 20, a low-resistance semiconductor film 40 in order to obtain a good ohmic contact, source electrode 4
8とドレイン電極49の一部を構成する第1導電層48 8 a first conductive layer constituting a part of the drain electrode 49 48
a,49aと、走査線パッド30と信号線パッド34の一部を構成する第1導電層30b,34bとが一括して形成される。 a, a 49a, first conductive layer 30b constituting a part of the scanning line pad 30 and the signal line pad 34, and the 34b are formed collectively.

【0037】次に、図5(d)に示すように、基板上面にH O、H 、あるいはO ガスを添加したArガス雰囲気中で、例えばこの例ではH O添加のAr雰囲気中でのスパッタリングにより約40nm厚のアモルファス相のITO膜を堆積し、第5のマスクパターンを用いて露光、現像およびパターンニングを行う。 Next, as shown in FIG. 5 (d), H 2 O on the upper surface of the substrate, H 2 or an O 2 gas Ar gas atmosphere with the addition of, for example, an Ar atmosphere of adding H 2 O in this example by sputtering depositing an ITO film of approximately 40nm thick amorphous phase in a medium, exposure, development and patterning performed using the fifth mask pattern. ITO膜のエッチング液は、Alをエッチングしない液、例えば蓚酸水溶液などが用いられる。 Etchant of the ITO film, the liquid does not etch Al, for example, an aqueous oxalic acid solution is used. また、この他にもHIガス系またはCH /H ガス系のRIE(Reactiv Also, the addition to HI gas system or CH 4 / H 2 gas system of RIE (Reactiv
e Ion Etching)も有効である。 e Ion Etching) is also effective.

【0038】これにより、ゲート絶縁膜にピンホール等が存在しても、走査線26、走査線斜め配線部26aおよび信号線斜め配線部33aの第1導電層、およびパッド部30,34の第1導電層が腐食し断線することが防止される。 [0038] Thus, even if there is a pin hole or the like on the gate insulating film, the first conductive layer of the scanning lines 26, the scanning line oblique line portion 26a and the signal line oblique line portion 33a, and the pad portion 30, 34 second first conductive layer can be prevented from being broken corroded. 尚、このアモルファス相のITO膜は、後工程で熱処理を施すことにより低抵抗化される。 Incidentally, ITO film of the amorphous phase is low resistance by heat treatment in a later step. このIT The IT
O膜に代えて、IZO(Indium Zinc Ox Instead of the O film, IZO (Indium Zinc Ox
ide)膜を使用することもでき、これによれば熱処理工程も不要にすることができる。 Can also use ide) film, it can be made unnecessary even heat treatment process according to this.

【0039】このようにして、走査線26と信号線33 [0039] In this way, the scanning lines 26 and signal lines 33
の間に画素電極35が形成される。 Pixel electrode 35 is formed between the. また、パターンニングしたITO膜は、信号線33、ソース電極48、およびドレイン電極49の各一部を構成する第2導電層となる。 Further, ITO film patterned is a second conductive layer constituting each part of the signal line 33, the source electrode 48 and drain electrode 49. 図5(d)では、走査線パッド30と信号線パッド34の一部を構成する第2導電層を符号30a,34a Figure 5 (d) in the second conductive layer code 30a constituting a part of the scanning line pad 30 and the signal line pad 34, 34a
で、ソース電極48とドレイン電極49の一部を構成する第2導電層を符号48b,49bで表している。 In represents the second conductive layer constituting a part of the source electrode 48 and drain electrode 49 codes 48b, at 49b.

【0040】次に、図2に示すように、アレイ基板の上面にポリイミドから成り乾燥後の膜厚が50nm厚の配向膜23を形成する。 Next, as shown in FIG. 2, the film thickness after drying become polyimide on the top surface of the array substrate to form an alignment film 23 of 50nm thick. 同様に基板上面に配向膜23が形成された対向基板22をシール材(図示せず)を介して所定の間隙をもって対向配置させて、両基板間に液晶層24を注入し封止する。 Similarly the counter substrate 22 alignment film 23 on the upper surface of the substrate is formed through a sealing material (not shown) is opposed with a predetermined gap to seal liquid crystal is injected layer 24 between the substrates. 更に基板外表面にそれぞれ偏光板25を配置して液晶表示装置が完成する。 Further liquid crystal display device is completed by placing the polarizing plates 25 on the substrate outer surface.

【0041】図4,5に示した第1の実施形態のアレイ基板21の製造工程を、図14,15に示した従来のアレイ基板21の製造工程と比較すると、第1の実施形態は、ITO膜からなる画素電極35を形成する前に、走査線30と信号線33の各接続端30a,32aにそれぞれコンタクトホール45,46を形成し、次に、ソース電極48等の材料となるMo/Al/Mo積層膜47 [0041] The first embodiment of the manufacturing process of the array substrate 21 shown in FIGS. 4 and 5, when compared with the conventional manufacturing process of the array substrate 21 shown in FIGS. 14 and 15, the first embodiment, before forming a pixel electrode 35 made of an ITO film, the connecting end 30a of the scanning lines 30 and signal lines 33, a contact hole 45 and 46 respectively 32a, then, as a material, such as a source electrode 48 Mo / Al / Mo laminated film 47
を形成した後にパターンニングを行い、半導体膜39および低抵抗半導体膜40と、ソース電極48、ドレイン電極49および信号線33の各一部を構成する第1導電層とを一括して形成する点で、従来の製造工程と異なる。 Perform patterning after forming a semiconductor film 39 and the low-resistance semiconductor film 40, that collectively formed the first conductive layer constituting a part of each of the source electrode 48, drain electrode 49 and the signal line 33 in, different from the conventional manufacturing process.

【0042】このような製造工程を採用することで、必要なマスクパターン数を、従来の7枚から5枚に減らすことができる。 [0042] By adopting such a manufacturing process, the number of mask patterns required, can be reduced to five from conventional seven. また、信号線33と、TFT20のソース電極48およびドレイン電極49とを、第1導電層と、画素電極を構成する材料と同じ材料である第2導電層とでそれぞれ形成するため、信号線33の断線不良を防止できる。 Further, the signal line 33, the source electrode 48 and drain electrode 49 of the TFT 20, a first conductive layer, to form respectively a second conductive layer is the same material as that of the pixel electrode, the signal line 33 the disconnection can be prevented.

【0043】さらに、ソース電極48、低抵抗半導体膜40および半導体膜39の輪郭線と、ドレイン電極4 [0043] Further, the source electrode 48, and the contour of the low-resistance semiconductor film 40 and the semiconductor film 39, the drain electrode 4
9、低抵抗半導体膜40および半導体膜39の輪郭線とのそれぞれを互いに一致させ、詳しくは、半導体膜3 9, respectively with each other to match the the contour of the low-resistance semiconductor film 40 and the semiconductor film 39, particularly, the semiconductor film 3
9、低抵抗半導体膜40および電極の順でその輪郭が微細に小さくなるため、その後の工程で基板上面に第2導電層を形成したときに、段差により第2導電層が断線する等の不良が起きにくくなる。 9, since the contour in the order of low-resistance semiconductor film 40 and the electrode becomes finer small, when forming a second conductive layer on the upper surface of the substrate in a subsequent step, such that the second conductive layer by a step to disconnection failure It is less likely to occur.

【0044】なお、上述した第1の実施形態では、a− [0044] In the first embodiment described above, a-
Si:Hを材料として半導体膜39を形成する例を説明したが、多結晶Siを材料として半導体膜39を形成してもよい。 Si: has been described an example of forming the semiconductor film 39 to H as a material may be formed of a semiconductor film 39 of polycrystalline Si as a material. また、アレイ基板21上の周辺領域に駆動回路を一体に形成してもよい。 Further, a driver circuit in a peripheral region on the array substrate 21 may be formed integrally.

【0045】また、走査線26をAlもしくはAlの合金(例えば、Al−NdやAl−Y)とし、ゲート絶縁膜を窒化シリコン膜のみにして、ドライエッチングのみでコンタクトホールのエッチングを行ってもよい。 Further, the alloy of the scan line 26 Al or Al (e.g., Al-Nd or Al-Y) and, by the gate insulating film only on the silicon nitride film, even when the etching of the contact hole only by dry etching good.

【0046】また、図5(d)では、画素電極35や第2導電層をITO膜で形成する例を説明したが、InとZnとOの合金であるIZO膜を材料として画素電極3 [0046] Further, in FIG. 5 (d), although the pixel electrode 35 and the second conductive layer has been described an example of forming an ITO film, the pixel electrode 3 an IZO film is an alloy of In and Zn and O as material
5や第2導電層を形成してもよい。 5 or may form a second conductive layer. IZO膜は、非晶質の状態で成膜でき、蓚酸系の弱い酸でエッチングを行えるため、IZO膜の下層にAl等の低抵抗の金属層を形成しても、金属層がエッチング液により電蝕や酸化を起こすことがない。 IZO films can be formed by an amorphous state, for enabling the etching with a weak acid of oxalic acid-based, also forming a metal layer having a low resistance such as Al under the IZO film, the metal layer with an etchant It is not to cause galvanic corrosion and oxidation.

【0047】また、本実施形態のアレイ基板は、走査線パッド30や信号線パッド34の上面を画素電極35と同じ材料であるITO膜で形成しており、Al等で形成するよりも硬質であるため、外部回路との接続時等に不所望に材料をひっかいても、隣接パッド間での短絡不良が起きにくくなる。 Further, an array substrate of the present embodiment, the upper surface of the scanning line pads 30 and signal line pads 34 are formed with an ITO film of the same material as the pixel electrode 35, harder than the form of Al or the like there, even scratch undesirably material connection or the like with an external circuit, not easily occur short circuits between adjacent pads.

【0048】また、上述した第1の実施形態によれば、 [0048] Further, according to the first embodiment described above,
少ないマスク数でありながら、信号線を構成する層と走査線を構成する層とを、例えば信号線を構成する低抵抗金属配線で直接接続することを可能にする。 Yet small number of masks, a layer constituting the layer and scanning lines constituting the signal line, makes it possible to directly connect the low-resistance metal wiring constituting the example signal line. このため、 For this reason,
静電対策として、信号線と走査線とを低いコンタクト抵抗で電気的に保護ダイオード等を介して接続することができる。 As an electrostatic countermeasure can be connected via such electrical protection diode and the scanning line and the signal line with a low contact resistance.

【0049】また、この実施例では、ソース電極48およびドレイン電極49の各一部を構成する第2導電層を成すITO膜は、ソース電極48およびドレイン電極4 [0049] Further, in this embodiment, ITO film constituting the second conductive layer constituting a part of each of the source electrode 48 and drain electrode 49, source electrode 48 and the drain electrode 4
9の各一部を構成する第1導電層間を被覆している。 And it covers the first conductive layers constituting each part of the 9. これにより、Mo酸化物等の不所望な導電粒子の影響によりソース電極48およびドレイン電極49間が短絡することが軽減される。 Thus, the influence of the unwanted conductive particles such as Mo oxide between source electrode 48 and drain electrode 49 can be short-circuited is reduced.

【0050】(第2の実施形態)第2の実施形態は、走査線26と信号線33の各接続端26b,31bにコンタクトホール45,46を形成する工程時期が第1の実施形態と異なることを特徴とする。 [0050] (Second Embodiment) A second embodiment, each connecting end 26b of the scanning lines 26 and signal lines 33, timing the step of forming the contact holes 45 and 46 to 31b is different from the first embodiment it is characterized in.

【0051】図6はアレイ基板21の第2の実施形態の断面図であり、第1の実施形態と同様に、チャネル保護型TFT部の概略断面構造を示している。 [0051] Figure 6 is a sectional view of a second embodiment of an array substrate 21, as in the first embodiment, and shows a schematic cross-sectional structure of a channel protective type TFT portion. また、図7はアレイ基板21の第2の実施形態の製造工程図である。 Further, FIG. 7 is a manufacturing process view of a second embodiment of an array substrate 21.
以下、図7に基づいて、アレイ基板21の第2の実施形態の製造工程を順を追って説明する。 Hereinafter, with reference to FIG. 7 will be described in order the manufacturing process of the second embodiment of the array substrate 21.

【0052】まず、絶縁性基板、例えばガラス基板1上に、スパッタ法により、約300nm厚のAl合金膜を堆積する。 Firstly, an insulating substrate, for example on a glass substrate 1, by sputtering, depositing an Al alloy film of about 300nm thick. このAl合金膜は、例えば上記した実施例の如く例えば、Nd原子を2%含むAl合金膜であって、 The Al alloy film, for example, as in the embodiment example described above, a Al alloy film containing Nd atomic 2%
熱工程に対してヒロックの発生が十分に低減された膜である。 Generation of hillocks is sufficiently reduced film to heat process. そして、図7(a)に示すように、第1のマスクパターンを用いたフォトリソグラフィによりAl合金膜をパターンニングしてゲート電極部、補助容量部、及び一端側に引き出される斜め配線部(図示せず)、更に斜め配線部に連結される接続端26bを含む走査線26を形成する。 Then, as shown in FIG. 7 (a), the gate electrode portion by patterning the Al alloy film by photolithography using a first mask pattern, auxiliary capacitor, and the oblique line portion to be drawn to one side (FIG. Shimese not), to form a scanning line 26 including the connecting end 26b which is further connected to the oblique line portion. 尚、図示しないが、走査線26の形成と同時に、信号線の斜め配線部及びパッド部にも下層配線としてAl合金膜を形成しておく。 Although not shown, simultaneously with the formation of the scanning line 26, previously formed the Al alloy film as a lower layer wiring in the oblique line portion and the pad portion of the signal line.

【0053】次に、図7(b)に示すように、減圧プラズマCVD法により、約300nm厚の窒化シリコン膜からなるゲート絶縁膜51、約50nm厚のa−Si: Next, as shown in FIG. 7 (b), by low pressure plasma CVD method, the gate insulating film 51 of about 300nm thick silicon nitride film, approximately 50nm thick a-Si:
Hからなる半導体被膜41、および約200nm厚の窒化シリコン膜からなるチャネル保護被膜42を、大気にさらすことなく連続的に成膜する。 The semiconductor film 41 consisting of H, and the channel protective film 42 of about 200nm thick silicon nitride film is continuously formed without being exposed to the atmosphere. 尚、このゲート絶縁膜51は、第1の実施形態の如く約300nm厚の酸化シリコン膜からなる第1ゲート絶縁膜と約50nm厚の窒化シリコン膜からなる第2ゲート絶縁膜に置き換えてもかまわない。 Incidentally, the gate insulating film 51, may be replaced with a second gate insulating film made of the first gate insulating film of about 50nm thick silicon nitride film of about 300nm thick silicon oxide film as in the first embodiment Absent.

【0054】次に、チャネル保護被膜44を上記した実施例と同様に第2のマスクパターンを用いてパターンニングしチャネル保護膜43を形成し、更に前処理を施した後、ソース・ドレイン電極48,49のコンタクトとして、不純物としてリンを含む約30nm厚のn のa Next, after the channel protective film 44 to form a channel protective film 43 is patterned using the second mask pattern similar to the embodiments described above, it was subjected to further pre-treatment, the source and drain electrodes 48 as contacts 49, approximately 30nm thick containing phosphorus as an impurity n + of a
−Si:Hからなる低抵抗半導体被膜を減圧プラズマC -Si: decompressing the low-resistance semiconductor film consisting of H plasma C
VD法により堆積する。 It is deposited by VD method. 続いて、スパッタ法により、M Then, by a sputtering method, M
o/Al/Moの3層からなる積層膜を堆積する。 Depositing a multilayer film comprising three layers of o / Al / Mo.

【0055】次に、図7(c)に示すように、第3のマスクパターンを用いたフォトリソグラフィにより積層膜をパターンニングして、信号線33、ソース電極48およびドレイン電極49の各一部を構成する第1導電層4 Next, as shown in FIG. 7 (c), by patterning the laminated film by photolithography using a third mask pattern, the signal line 33, each part of the source electrode 48 and drain electrode 49 the first conductive layer 4 constituting the
8a,49aを形成する。 8a, to form a 49a. また、同一のマスクパターンを用いて、プラズマエッチング法により半導体被膜41 Further, using the same mask pattern, a semiconductor film by a plasma etching method 41
および低抵抗半導体被膜44をパターンニングして半導体膜39と低抵抗半導体膜40を形成する。 And a low-resistance semiconductor film 44 is patterned to form the semiconductor film 39 and the low-resistance semiconductor film 40. これにより、信号線33、ソース電極48、ドレイン電極49、 Thus, the signal line 33, the source electrode 48, drain electrode 49,
走査線斜め配線部26a、および信号線斜め配線部33 Scan line oblique line portion 26a, and the signal line oblique line portion 33
aの上層側の導電層が形成される。 Upper layer side of the conductive layer a is formed.

【0056】次に、図7(d)に示すように、第4のマスクパターンを用いて走査線パッド30が形成される領域内のゲート絶縁膜51を、フッ素系のガスを用いたプラズマエッチング法によりエッチングしてコンタクトホール45を形成する。 Next, as shown in FIG. 7 (d), a gate insulating film 51 in the region where the scanning line pads 30 are formed using a fourth mask pattern, a plasma etching using a fluorine-based gas etched to form a contact hole 45 by law.

【0057】次に、図7(e)に示すように、H O、 Next, as shown in FIG. 7 (e), H 2 O ,
、あるいはO ガスを添加したArガス、例えばH H 2 Ar gas or the addition of O 2 gas, such as H
2O添加のAr雰囲気中でのスパッタ法により、基板温度を比較的低温に維持しつつ成膜することで基板上面にアモルファス相のITO膜を50nm厚に堆積した後に、第5のマスクパターンに基づいてパターンニングを行い、画素電極35と、信号線33、ソース電極48およびドレイン電極49の各一部を構成する第2導電層4 By 2O sputtering in an Ar atmosphere of addition, after depositing the ITO film in an amorphous phase to 50nm thick on the upper surface of the substrate by forming while maintaining the substrate temperature in a cooler, based on the fifth mask pattern perform patterning Te, the pixel electrode 35, the signal line 33, the second conductive layer 4 constituting each part of the source electrode 48 and drain electrode 49
8b,49bと、更に信号線33及び走査線26のパッド部上層とを形成する。 8b, and 49b, is further formed between the pad upper layer of the signal lines 33 and scanning lines 26. ITO膜のエッチング液は、A Etchant ITO film, A
lをエッチングしない液、例えば蓚酸水溶液などが用いられる。 Liquid does not etch l, for example, an aqueous oxalic acid solution is used. 画素電極35や第2導電層をパターンニングする他の方法として、HIガス系またはCH /H ガス系のRIEも有効である。 Other methods of patterning the pixel electrode 35 and the second conductive layer, RIE of HI gas system or CH 4 / H 2 gas system is also effective.

【0058】次に、第1の実施形態と同様に、配向膜を直接配置し、液晶表示装置を完成させる。 Next, as in the first embodiment, to place the alignment film directly, thereby completing the liquid crystal display device.

【0059】このように、第2の実施形態は、ソース電極48、ドレイン電極49、低抵抗半導体膜40および半導体膜39を同一マスクパターンを用いて一括してパターンニングした後に、走査線パッド30と信号線パッド34用のコンタクトホールを形成する点、すなわち、 [0059] Thus, the second embodiment, the source electrode 48, drain electrode 49, after the low-resistance semiconductor film 40 and the semiconductor film 39 was patterned collectively by using the same mask pattern, the scanning line pads 30 points forming a contact hole for the signal line pad 34 and, namely,
コンタクトホールを形成する時期が第1の実施形態と異なる点を除いては、第1の実施形態と同じように製造される。 Time of forming the contact hole except the differences from the first embodiment, is manufactured in the same manner as the first embodiment. したがって、第1の実施形態と同様に、従来よりも少ないマスク数でアレイ基板を製造できる。 Therefore, as in the first embodiment, it can be manufactured array substrate with a smaller number of masks than before. また、画素電極35や第2導電層の材料として、ITO膜の代わりにIZO膜を用いることにより、走査線や信号線33 Further, as the material of the pixel electrode 35 and the second conductive layer, by using an IZO film in place of the ITO film, the scanning lines and signal lines 33
の材料としてAl等の低抵抗の金属を使用できる点でも、第1の実施形態と同様である。 Also in that it can as a material using a low resistance metal such as Al, is the same as the first embodiment.

【0060】また、上記図7(e)のITO膜のパターニングに用いられるマスクパターンを変更して、図8 [0060] Further, by changing the mask pattern used for patterning the ITO film of FIG 7 (e), 8
(a)に示すようにITO膜をパターニングし、ソース電極48及びドレイン電極49を被覆することなく画素電極35を形成してもよい。 Patterning the ITO film (a), the may be formed pixel electrode 35 without covering the source electrode 48 and drain electrode 49. 例えば、信号線33を構成するMo/Al/Moの3層からなる積層膜(第1導電層)の配線幅を5μmとした時、この上に配置される第2導電層の配線幅を2μmとする。 For example, when the wiring width of the laminated film composed of three layers of Mo / Al / Mo constituting the signal line 33 (first conductive layer) and 5 [mu] m, 2 [mu] m the line width of the second conductive layer disposed thereon to. これにより、第1導電層に対する第2導電層のマスクずれが生じても第2導電層は常に第1導電層内に位置するので、信号線33の断線が防止される。 Accordingly, since even if mask misalignment of the second conductive layer is produced with respect to the first conductive layer and the second conductive layer is always located in the first conductive layer, disconnection of the signal line 33 is prevented. また、同一のマスクでパターニングされる画素電極と第2導電層との間隙を十分に保つことができるため、画素電極と第2導電層とが不所望に導通することが防止される。 Moreover, since it is possible to keep the gap between the same mask pixel electrode and the second conductive layer is patterned in sufficiently, it is possible to prevent the pixel electrode and the second conductive layer is conductive undesirably.

【0061】この場合、ITO膜の一部を導電層49b [0061] In this case, the conductive layer 49b of the portion of ITO film
として信号線33(図1参照)上に配置することは、信号線33の断線を防止する上で望ましい。 Be placed on the signal line 33 (see FIG. 1) as is desirable in preventing disconnection of the signal line 33.

【0062】(第3の実施形態)次に、本発明の他の実施形態について図面を参照して説明する。 [0062] (Third Embodiment) will now be described with reference to the accompanying drawings another embodiment of the present invention. この実施形態では、画素電極位置が第2の実施形態とは相違している。 In this embodiment, the pixel electrode position is different from that of the second embodiment. 尚、図8(b)はアレイ基板の第3の実施形態の断面構造を示す図であり、図9はその製造工程を示す図である。 Incidentally, FIG. 8 (b) is a diagram showing a sectional structure of a third embodiment of an array substrate, FIG. 9 is a diagram showing the manufacturing process.

【0063】第3の実施形態は、図7(a)から図7 [0063] third embodiment, FIGS. 7 (a) 7
(b)までの工程(図9(a)乃至(b))を経た後、 (B) to step after a (FIG. 9 (a) to (b)),
型のa−Si:Hからなる低抵抗半導体被膜を約5 n + -type a-Si: about 5 low resistance semiconductor film made of H
0nm厚に減圧プラズマCVDにより形成する。 0nm formed by low pressure plasma CVD to a thickness. その後、CF とO の混合ガスを用いてCDEを行い、半導体被膜41及び低抵抗半導体被膜をパターンニングする。 Thereafter, CDE using a mixed gas of CF 4 and O 2, patterning the semiconductor film 41 and the low-resistance semiconductor film. より詳細には、TFTの形成領域と信号線の形成領域に半導体被膜41及び低抵抗半導体被膜44が残るよう第3のマスクパターンに基づいてパターンニングする。 More particularly, patterned on the basis of the third mask pattern so that the semiconductor film 41 and the low-resistance semiconductor film 44 remains in the forming region of the TFT forming region and the signal line.

【0064】次に、スパッタ法によりITO膜を堆積する。 Next, it deposited an ITO film by sputtering. より詳細には、In とSnO の重量比%を90:10とした焼結ITO膜ターゲットを用いて、A More specifically, by using a sintered ITO film target In 2 O 3 and the weight ratio% of SnO 2 was 90:10, A
r分圧を0.4Pa以上としてスパッタを行う。 The r partial pressure performing sputtering as above 0.4 Pa. この場合、Arの代わりにKrを用いても良好な結果が得られる。 In this case, good results using Kr instead of Ar are obtained. なお、H O分圧は、例えば、3.4×10−3P Incidentally, H 2 O partial pressure, for example, 3.4 × 10-3P
aに設定される。 It is set to a. また、H Oの代わりに、O を用いても構わない。 Also, instead of H 2 O, it may be used O 2. 基板温度は室温に設定される。 The substrate temperature is set to room temperature. すなわち、基板を支持するプレート(サセプタ)温度は、例えば60℃に設定される。 That is, the plate (susceptor) Temperature for supporting the substrate is set to, for example, 60 ° C.. このサセプタ温度が室温から2 2 The susceptor temperature is from room temperature
00℃に至るまでの間で、ITO膜の膜質は十分に非晶質である。 Between up to 00 ° C., the film quality of the ITO film is largely amorphous.

【0065】ITO膜のパワー密度は、7.0W/cm [0065] The power density of the ITO film, 7.0W / cm
以上、マグネットの掃往復は、掃き始めから元の位置に戻る掃き終わりまで、1回以上である。 2 or more, sweep back and forth of the magnet, from the sweep beginning to end sweep returns to its original position, it is greater than or equal to one. また、ITO In addition, ITO
膜の膜厚は、80nm未満であることが望ましい。 The film thickness of the film is preferably less than 80 nm. また、成膜時間は、20秒から60秒の間で終了することが、ITO膜の結晶質化への促進を抑えるために望ましい。 Further, film formation time, it is desirable to suppress the acceleration of the crystal quality of the ITO film ending between 20 seconds to 60 seconds.

【0066】次に、第4のマスクパターンを用いてIT Next, using a fourth mask pattern
O膜をパターンニングする。 O film is patterned. 具体的には、ITO膜をパターンニングするためにITO膜の上面にレジストを塗布した後、(HCOOH) を少なくとも1%以上である3.4重量%混合したウェットエッチング液にてパターンエリア外を除去し、レジストの剥離を強アルカリ液により行う(図9(c))。 Specifically, a resist is applied to the upper surface of the ITO film to pattern the ITO film, outside the pattern area by wet etching solution obtained by mixing 3.4 wt% at least 1% or more (HCOOH) 2 It was removed, carried out by peeling a strong alkaline solution of the resist (FIG. 9 (c)).

【0067】次に、パターンニングされたITO膜35 Next, ITO film 35 is patterned
の透過率を平均的に上昇させる目的で、熱処理を行う。 The purpose of increasing the transmittance averagely, the heat treatment is performed.
この場合の雰囲気条件は、窒素ガス中の大気圧である。 Atmospheric conditions in this case is the atmospheric pressure in a nitrogen gas.
例えば、基板温度を230℃以上、処理時間を5分以上にすれば、透過率は80%を十分に超えて実用性を満足する。 For example, the substrate temperature 230 ° C. or higher, if the processing time more than 5 minutes, the transmittance satisfies practicality well beyond 80%.

【0068】次に、露光、現像および第5のマスクパターンを用いてパッド部のゲート絶縁膜51をフッ素系のガスを用いたプラズマエッチング法によりエッチング除去してコンタクトホール45を形成する(図9 Next, exposure, forming a contact hole 45 is etched away by development and plasma etching of the gate insulating film 51 of the pad portion using a fifth mask pattern using a fluorocarbon gas (Fig. 9
(d))。 (D)).

【0069】次に、スパッタ法によりMo層を約25n Next, about the Mo layer by a sputtering method 25n
m厚に堆積する。 m deposited to a thickness. そして、アルミニウムに2.0原子% Then, aluminum 2.0 atomic%
のネオジウムが混合されたターゲットと、ArガスやK A target neodymium is mixed, Ar gas or K
rガスを用いて、ガス圧力が1.3Pa以下で、パワーを40kW以下に調整して、Al−Nd合金層を約35 With r gas, gas pressure below 1.3 Pa, and adjust the power below 40 kW, about the Al-Nd alloy layer 35
0nm厚にスパッタ法により堆積する。 It is deposited by sputtering 0nm thickness. その上面にMo Mo on the upper surface thereof
層を約50nm厚にスパッタ法により成膜する。 Deposited by sputtering a layer of about 50nm thick. このとき、Al−Nd合金層の代わりに、Al、Al−Y、またはAl−Gdを用いてもよい。 In this case, instead of the Al-Nd alloy layer, Al, may be used Al-Y or Al-Gd,. スパッタ成膜する材料と膜厚の組み合わせにより、エッチング加工後の配線部分のテーパの形状が変化する。 The combination of the material and the film thickness formed by sputtering, the shape of the tapered wire portion after the etching process is changed.

【0070】次に、第6のマスクパターンに基づいてレジストを露光、現像し、燐酸、硝酸および酢酸系の混酸を用いて上記の積層膜をウェットエッチングによりパターニングし、信号線(図示せず)、ソース及びドレイン電極48,49を加工する。 Next, exposing the resist based on the mask pattern of the sixth, and developed, phosphoric acid, using a mixed acid of nitric acid and acetic acid system was patterned by wet etching the laminated film described above, (not shown) signal line , to process the source and drain electrodes 48 and 49. 同時に、チャネル保護膜4 At the same time, the channel protective film 4
3上の低抵抗半導体被膜をソース電極48とドレイン電極49をマスクにしてプラズマエッチング法などにより除去する。 3 on the low-resistance semiconductor film and the source electrode 48 and drain electrode 49 as a mask is removed by plasma etching. 以上の工程によりアレイ基板が形成される(図9(e))。 Array substrate is formed by the above steps (FIG. 9 (e)).

【0071】このように、ソース電極48上面とドレイン電極49上面にITO膜を形成しないようにすることにより、ソース電極48とドレイン電極49の段差によりITO膜が段切れを起こすような不具合が起きなくなり、ドレイン電極49と画素電極35とを確実に導通させることができる。 [0071] Thus, by not forming the ITO film on the source electrode 48 top surface and the drain electrode 49 top surface, ITO film occurs inconvenience that causes disconnection by the step of the source electrode 48 and drain electrode 49 Whilst the drain electrode 49 and the pixel electrode 35 can be reliably conducted.

【0072】(第4の実施形態)第1〜第3の実施形態は、TFTのソース電極48とドレイン電極49の下側導電層の材料として、Mo/Al/Moの積層膜47を用いており、この積層膜47の最上層の材料はMo(モリブデン)である。 [0072] (Fourth Embodiment) The first to third embodiments, as the material of the lower conductive layer of the source electrode 48 and drain electrode 49 of the TFT, by using a laminated film 47 of Mo / Al / Mo cage, the top layer of the material of the laminated film 47 is Mo (molybdenum). Moは、アルカリ溶液や水で容易に溶解し、酸化物となって再付着するという性質がある。 Mo is easily dissolved in an alkaline solution or water, the property that redeposited become oxides.
また、Moの酸化物MoO は、バルク状態で約88μ The oxide MoO 2 of Mo is about a bulk state 88μ
Ω・cmの抵抗率を有し、導電性である。 Has a resistivity of Omega · cm, it is conductive. したがって、 Therefore,
最上層にMoを用いた電極に長期間にわたって電圧を印加すると、ソース電極48とドレイン電極49がMoの酸化物を介して部分的に短絡し、ソース電極48とドレイン電極49間にリーク電流が発生してしまう。 When a voltage is applied over a long period of time to the electrodes with Mo in the uppermost layer, the source electrode 48 and drain electrode 49 is partially short-circuited through an oxide of Mo, a leakage current between the source electrode 48 and drain electrode 49 It occurs.

【0073】そこで、以下に説明する第4および第5の実施形態は、TFTのソース電極48とドレイン電極4 [0073] Therefore, the fourth and fifth embodiments, the source electrode 48 of the TFT and the drain electrode 4 described below
9の構成材料である積層膜47の最上層に、酸化物の抵抗率が高い金属、例えばV(バナジウム)を用いることにより、ソース電極48とドレイン電極49間のリーク電流を抑制するものである。 The uppermost layer of the structure is the material laminate film 47 of 9, a high resistivity metal oxide, for example, by using V (vanadium), is to suppress the leakage current between the source electrode 48 and drain electrode 49 .

【0074】以下、上記第3の実施形態にそって第4の実施形態を図9を参照して説明する。 [0074] Hereinafter will be described a fourth embodiment along the third embodiment with reference to FIG.

【0075】まず、プラズマCVD法によりSiOx膜が形成された透明ガラス基板1上に、スパッタ法によりMoW膜を約300nm厚で堆積する。 [0075] First, on a transparent glass substrate 1, SiOx film is formed by plasma CVD is deposited at about 300nm thick a MoW film by sputtering. 続いて、第1のマスクパターンに基づいて露光、現像および第1のパターンニングを行う。 Subsequently, exposure based on the first mask pattern, to perform development and first patterned. CF +O 混合ガスを用いてCD CD by using CF 4 + O 2 mixed gas
E(ケミカル・ドライエッチング)を行い、35度以下のテーパができるようにMoW膜を加工してゲート電極26を形成する(図9(a))。 E (Chemical Dry Etching) is performed, thereby forming the gate electrode 26 by processing a MoW film to allow taper of 35 degrees or less (FIG. 9 (a)).

【0076】次に、減圧プラズマCVD法により約30 [0076] Next, about 30 by low-pressure plasma CVD method
0nm厚の酸化シリコン膜、約50nm厚の窒化シリコン膜をゲート絶縁膜51として堆積する。 0nm thickness of the silicon oxide film, a silicon nitride film of approximately 50nm thickness as the gate insulating film 51. 更に、SiH In addition, SiH
ガスおよび水素ガス系のグロー放電により、50nm 4 by glow discharge of gas and hydrogen gas system, 50 nm
厚のa−Si:H膜からなる半導体被膜41、約300 The thickness of the a-Si: semiconductor film 41 consisting of H film, about 300
nm厚の窒化シリコン膜から成るチャネル保護被膜(図示せず)を大気に晒すことなく4層連続して堆積する。 nm thick channel protective film made of silicon nitride film (not shown) are continuously deposited four layer without exposing to the atmosphere.
そして上記実施例と同様に裏面露光及び第2のパターンニングによりチャネル保護被膜をパターニングしてゲート電極26の上方にチャネル保護膜43を形成する(図9(b))。 And forming a channel protective film 43 above the gate electrode 26 by patterning the embodiment similarly to the channel protective film by backside exposure and second patterning (FIG. 9 (b)). 次に、SiH ガスとPH を含む水素ガスのグロー放電により、n 型のa−Si:Hからなる低抵抗半導体被膜を約50nm厚に減圧プラズマCVD Then, by glow discharge of hydrogen gas containing SiH 4 gas and PH 3, n + -type a-Si: pressure plasma CVD low resistivity semiconductor film consisting of H to about 50nm thick
により形成する。 It is formed by. その後、CF とO の混合ガスを用いてCDEを行い、低抵抗半導体被膜をパターンニングする。 Thereafter, CDE using a mixed gas of CF 4 and O 2, patterning the low-resistance semiconductor film. より詳細には、TFTの形成領域と信号線の形成領域に低抵抗半導体被膜44が残るようにパターンニングする。 More specifically, the low-resistance semiconductor film 44 is patterned to remain forming region of the TFT forming region and the signal line.

【0077】次に、スパッタ法によりITO膜を堆積する。 [0077] then deposited ITO film by sputtering. より詳細には、In とSnO の重量比%を90:10とした焼結ITO膜ターゲットを用いて、A More specifically, by using a sintered ITO film target In 2 O 3 and the weight ratio% of SnO 2 was 90:10, A
r分圧を0.4Pa以上としてスパッタを行う。 The r partial pressure performing sputtering as above 0.4 Pa. この場合、Arの代わりにKrを用いても良好な結果が得られる。 In this case, good results using Kr instead of Ar are obtained. なお、H O分圧は、例えば、3.4×10−3P Incidentally, H 2 O partial pressure, for example, 3.4 × 10-3P
aに設定される。 It is set to a. また、H Oの代わりに、O を用いても構わない。 Also, instead of H 2 O, it may be used O 2. 基板温度は室温に設定される。 The substrate temperature is set to room temperature. すなわち、基板を支持するプレート(サセプタ)温度は、例えば60℃に設定される。 That is, the plate (susceptor) Temperature for supporting the substrate is set to, for example, 60 ° C.. このサセプタ温度が室温から2 2 The susceptor temperature is from room temperature
00℃に至るまでの間で、ITO膜の膜厚は十分に非晶質である。 Between up to 00 ° C., the thickness of the ITO film is largely amorphous.

【0078】ITO膜のパワー密度は、7.0W/cm [0078] The power density of the ITO film, 7.0W / cm
以上、マグネットの掃往復は、掃き始めから元の位置に戻る掃き終わりまで、1回以上である。 2 or more, sweep back and forth of the magnet, from the sweep beginning to end sweep returns to its original position, it is greater than or equal to one. また、ITO In addition, ITO
膜の膜厚は、800オンク゛ストローム未満であることが望ましい。 The film thickness of the film is preferably less than 800 angstroms. また、成膜時間は、20秒から60秒の間で終了することが、ITO膜の結晶質化への促進を抑えるために望ましい。 Further, film formation time, it is desirable to suppress the acceleration of the crystal quality of the ITO film ending between 20 seconds to 60 seconds.

【0079】次に、第3のマスクパターンを用いてIT [0079] Next, IT using the third mask pattern
O膜をパターンニングする。 O film is patterned. 具体的には、ITO膜をパターンニングするためにITO膜の上面にレジストを塗布した後、(HCOOH)2を3.4重量%混合したウェットエッチング液にてパターンエリア外を除去し、レジストの剥離を強アルカリ液により行う(図9 Specifically, a resist is applied to the upper surface of the ITO film to pattern the ITO film was removed outside the pattern area by wet etching solution prepared by mixing (HCOOH) 2 3.4 wt%, the resist the peel performed by strong alkaline solution (Figure 9
(c))。 (C)).

【0080】次に、パターンニングされたITO膜35 [0080] Next, ITO film 35 is patterned
の透過率を平均的に上昇させる目的で、熱処理を行う。 The purpose of increasing the transmittance averagely, the heat treatment is performed.
この場合の雰囲気条件は、窒素ガス中の大気圧である。 Atmospheric conditions in this case is the atmospheric pressure in a nitrogen gas.
例えば、基板温度を230℃以上、処理時間を5分以上にすれば、透過率は80%を十分に超えて実用性を満足する。 For example, the substrate temperature 230 ° C. or higher, if the processing time more than 5 minutes, the transmittance satisfies practicality well beyond 80%.

【0081】次に、第4のマスクパターンを用いてパッド部のゲート絶縁膜51を除去してコンタクトホール4 [0081] Next, the contact hole 4 by removing the gate insulating film 51 of the pad portion using a fourth mask pattern
5を形成する(図9(d))。 5 is formed (FIG. 9 (d)).

【0082】次に、スパッタ法によりMo層を約25n [0082] Next, about the Mo layer by a sputtering method 25n
m厚に堆積する。 m deposited to a thickness. そして、アルミニウムに2.0原子% Then, aluminum 2.0 atomic%
のネオジウムが混合されたターゲットと、ArガスやK A target neodymium is mixed, Ar gas or K
rガスを用いて、ガス圧力が1.3Pa以下で、パワーを40kW以下に調整して、Al−Nd合金層を約35 With r gas, gas pressure below 1.3 Pa, and adjust the power below 40 kW, about the Al-Nd alloy layer 35
0nm厚にスパッタ法により堆積する。 It is deposited by sputtering 0nm thickness. その上面にバナジウムをターゲットとして、ArガスやKrガスを用いて、ガス圧力が1.3Pa以下で、パワーを15kW以下に調整して、バナジウム層を約50nm厚にスパッタ法により成膜する。 As the target vanadium in its upper surface, using Ar gas or Kr gas, the gas pressure is below 1.3 Pa, and adjust the power below 15 kW, formed by a sputtering method vanadium layer of about 50nm thick. このとき、Al−Nd合金層の代わりに、Al、Al−Y、またはAl−Gdを用いてもよく、また積層膜の最下層の材料としてMoの代わりにV In this case, Al-Nd, instead of the alloy layer, Al, Al-Y or may be used Al-Gd, In place of Mo as the top layer of the material of the laminated film V,
を用いてもよい。 It may be used. スパッタ成膜する材料と膜厚の組み合わせにより、エッチング加工後の配線部分のテーパの形状が変化する。 The combination of the material and the film thickness formed by sputtering, the shape of the tapered wire portion after the etching process is changed.

【0083】次に、第5のマスクパターンに基づいてレジストを露光、現像し、燐酸、硝酸および酢酸系の混酸を用いて上記の積層膜をウェットエッチングによりパターニングし、信号線(図示せず)、ソース及びドレイン電極48,49を加工する。 Next, exposing the resist based on the fifth mask pattern, and developed, phosphoric acid, using a mixed acid of nitric acid and acetic acid system was patterned by wet etching the laminated film described above, (not shown) signal line , to process the source and drain electrodes 48 and 49. 同時に、チャネル保護膜4 At the same time, the channel protective film 4
3上の低抵抗半導体被膜をソース電極48とドレイン電極49をマスクにしてプラズマエッチング法などにより除去する。 3 on the low-resistance semiconductor film and the source electrode 48 and drain electrode 49 as a mask is removed by plasma etching. 以上の工程によりアレイ基板が形成される(図9(e))。 Array substrate is formed by the above steps (FIG. 9 (e)).

【0084】このように、第4の実施形態は、TFTのソース電極48とドレイン電極49の最上層47cをバナジウムで形成するため、ソース電極48とドレイン電極49間を流れるリーク電流を抑制でき、TFTの電気的特性がよくなる。 [0084] Thus, the fourth embodiment is to form a top layer 47c of the source electrode 48 and drain electrode 49 of TFT vanadium, can suppress the leakage current flowing between the source electrode 48 and drain electrode 49, the electrical characteristics of the TFT can be improved. また、このバナジウムにより、下側導電層中のアルミニウム等が液晶層23中に拡散するのも防止できる。 Moreover, this vanadium, can also be prevented from aluminum or the like in the lower conductive layer diffuses into the liquid crystal layer 23.

【0085】(第5の実施形態)第5の実施形態は、I [0085] (Fifth Embodiment) The fifth embodiment, I
TO膜35を形成する工程順序が第4の実施形態と異なっており、TFTのソース電極48とドレイン電極49 Process sequence for forming a TO film 35 is different from the fourth embodiment, the source electrode 48 of TFT and the drain electrode 49
の上面をITO膜35で覆うものである。 The upper surface is intended to cover in the ITO film 35.

【0086】図10はアレイ基板の第5の実施形態の製造工程図であり、以下、図10に基づいて、アレイ基板の第5の実施形態の製造工程を説明する。 [0086] Figure 10 is a manufacturing process view of a fifth embodiment of an array substrate, hereinafter, with reference to FIG. 10, the manufacturing process of a fifth embodiment of an array substrate.

【0087】SiOx膜の付着した透明ガラス基板1上にMoW膜を形成した後、第1のマスクパターンに基づくパターンニングによりMoW膜をテーパ状に加工してゲート電極26を形成する(図10(a))。 [0087] After forming the MoW film on a transparent glass substrate 1 having adhered the SiOx film, a MoW film by patterning based on the first mask pattern is processed into a tapered shape to form the gate electrode 26 (FIG. 10 ( a)). 次に、その上面にゲート絶縁膜51を堆積する(図10 Then, depositing a gate insulating film 51 on the upper surface (FIG. 10
(b))。 (B)).

【0088】次に、ゲート絶縁膜51の上面に半導体被膜41を形成し、更にその上面に窒化シリコン層をチャネル保護被膜として形成する。 [0088] Next, the semiconductor film 41 is formed on the upper surface of the gate insulating film 51 is further formed on the upper surface of the silicon nitride layer as a channel protective film. 次に、チャネル保護被膜を第2のマスクパターンに基づいてパターンニングを行ないチャネル保護膜43を形成する(図10(c))。 Then, a channel protective film based on the second mask pattern to form the channel protective film 43 performs patterning (FIG. 10 (c)).

【0089】以上の工程は、第4の実施形態と同じである。 [0089] The above steps are the same as in the fourth embodiment. この第5の実施形態は、その上面に低抵抗半導体被膜、Mo/Al−Nd/V積層膜を形成した後、第3のマスクパターンに基づくパターニングにより、積層膜と低抵抗半導体被膜と半導体被膜41とを一括してパターンニングする(図10(d))。 The fifth embodiment, the low-resistance semiconductor film on its upper surface, after forming a Mo / Al-Nd / V laminated film, by patterning based on a third mask pattern, laminate film and the low-resistance semiconductor film and a semiconductor film 41 and the collectively patterned (FIG. 10 (d)).

【0090】その後、第4のマスクパターンに基づいてパッド部分のゲート絶縁膜51を除去してコンタクトホール45を形成した後(図10(e))、スパッタ法によりITO膜を堆積し、第5のマスクパターンに基づくパターンニングを行ない画素電極35を形成する(図1 [0090] Then, an ITO film is deposited by after forming the contact holes 45 by removing the gate insulating film 51 of the pad section (FIG. 10 (e)), a sputtering method on the basis of the fourth mask pattern, fifth forming a pixel electrode 35 performs patterning based on the mask pattern (FIG. 1
0(f))。 0 (f)).

【0091】このように、第5の実施形態では、TFT [0091] Thus, in the fifth embodiment, TFT
のソース電極48とドレイン電極49の上面をITO膜35で覆うため、ITO膜35で両電極を保護することができ、保護用のパッシベーション膜が不要になり、製造工程を簡略化できる。 The upper surface of the source electrode 48 and drain electrode 49 to cover an ITO film 35, it is possible to protect the electrodes of ITO film 35, a passivation film for protection is not required, the manufacturing process can be simplified. また、第4の実施形態と同様に、ソース電極48とドレイン電極49の下側導電層の最上層47cをバナジウムで形成するため、下側導電層の一部が液晶層23中に拡散するような不具合を防止でき、また、ソース電極48とドレイン電極49間を流れるリーク電流を抑制できる。 Also, as in the fourth embodiment, in order to form a top layer 47c of the lower conductive layer of the source electrode 48 and drain electrode 49 in vanadium, as a part of the lower conductive layer from diffusing into the liquid crystal layer 23 inconvenience can be prevented, also possible to suppress the leakage current flowing between the source electrode 48 and the drain electrode 49.

【0092】(第6の実施形態)第1〜第5の実施形態では、ゲート電極の上方にチャネル保護膜を配置した、 [0092] (Sixth Embodiment) The first to fifth embodiments, to place the channel protective film over the gate electrode,
いわゆるチャネル保護膜型TFTが用いられるマトリクスアレイ基板について説明したが、バックチャネルカット型TFTをマトリクスアレイ基板のスイッチ素子として採用することで、パターンニングの回数をさらに減らすことができる。 Has been described matrix array substrate called the channel protective film type TFT is used, by employing the back channel cut type TFT as a switching element of the matrix array substrate, it is possible to further reduce the number of patterning.

【0093】図11はアレイ基板の第6の実施形態の製造工程図であり、以下、図11に基づいて、アレイ基板の第6の実施形態の製造工程を説明する。 [0093] Figure 11 is a manufacturing process view of a sixth embodiment of an array substrate, hereinafter, with reference to FIG. 11, the manufacturing process of a sixth embodiment of an array substrate.

【0094】まず、ガラス基板1上にスパッタ法によりMoW合金膜を約230nm厚で積層し、第1のマスクパターンを用いて、露光、現像、および第1のパターンニングを行い、ガラス基板の一端辺側に引き出された接続端を含む480本の走査線26と480本の補助容量線26'を形成する(図11(a))。 [0094] First, MoW alloy film by sputtering on a glass substrate 1 was laminated at about 230nm thick, by using the first mask pattern, exposure, performs development, and the first patterning, one end of a glass substrate to form a 480 scanning lines 26 and 480 of the auxiliary capacitance line 26 'which includes a connection end that is drawn to the side (FIG. 11 (a)).

【0095】次に、減圧プラズマCVD法により、約3 [0095] Next, by a low pressure plasma CVD method, about 3
50nm厚の酸化シリコン膜からなる第1ゲート絶縁膜28を堆積した後、さらに約50nm厚の窒化シリコン膜からなる第2ゲート絶縁膜29を形成する(図11 After depositing the first gate insulating film 28 made of a silicon oxide film of 50nm thickness, a second gate insulating film 29 made of an additional approximately 50nm thick silicon nitride film (FIG. 11
(b))。 (B)). 次に、約250nm厚のa−Si:Hからなる半導体被膜と、不純物としてリンを含む約50nm厚のn のa−Si:Hからなる低抵抗半導体被膜とを、 Then, about 250nm thick a-Si: a semiconductor film composed of H, approximately 50nm thick containing phosphorus as an impurity n + of a-Si: a low-resistance semiconductor film composed of H,
CVD法により連続的に大気にさらすことなく成膜する。 Continuously formed without being exposed to the atmosphere by the CVD method. その後、それぞれ25nm厚、350nm厚、50 Thereafter, 25 nm thick, 350 nm thick, respectively, 50
nm厚のMo/Al/Mo積層膜47a,47b,47 nm thick Mo / Al / Mo stacked film 47a, 47b, 47
cをスパッタ法により堆積する。 The c is deposited by sputtering.

【0096】次に、Mo/Al/Mo積層膜47a,4 [0096] Next, Mo / Al / Mo laminated film 47a, 4
7b,47cと、低抵抗半導体被膜と、半導体被膜と、 7b, and 47c, and the low-resistance semiconductor film, a semiconductor film,
窒化シリコン膜からなる第2ゲート絶縁膜29とを、第2のマスクパターンを用いたパターンニングにより一括して加工し、信号線領域とTFT領域を島状にパターンニングする(図11(c))。 A second gate insulating film 29 made of silicon nitride film, and processed collectively by patterning using a second mask pattern, patterning the signal line region and the TFT region island (FIG. 11 (c) ). 具体的には、Mo/Al Specifically, Mo / Al
/Mo積層膜47を燐酸、硝酸、および酢酸の混酸でウェットエッチングした後、SF /O /HClガスを用いたプラズマエッチングにより、低抵抗半導体被膜、 / Phosphoric acid Mo multilayer film 47, after wet etching with a mixed acid of nitric acid, and acetic acid, by plasma etching using SF 6 / O 2 / HCl gas, low-resistance semiconductor film,
半導体被膜、およびゲート絶縁膜29を一括してパターンニングして、低抵抗半導体膜40および半導体膜39 Semiconductor film, and the gate insulating film 29 is patterned collectively, low-resistance semiconductor film 40 and the semiconductor film 39
を形成する。 To form.

【0097】次に、第3のマスクパターンを用いて露光および現像した後、BHFを用いたウェットエッチングにより第3のパターンニングを行い、走査線パッド上にコンタクトホール45を形成する(図11(d))。 [0097] Next, after exposure and development using the third mask pattern, performs the third patterned by wet etching using BHF, thereby forming contact holes 45 on the scanning line pads (FIG. 11 ( d)).

【0098】次に、基板温度を150℃以下にしてH [0098] Next, the substrate temperature to 0.99 ° C. or less H 2
Oを導入しながら、スパッタ法により約40nm厚のI While introducing O, about 40nm thick by sputtering I
TO膜を基板上面に成膜する。 TO film is deposited on the upper surface of the substrate. 次に、第4のマスクパターンを用いて露光および現像を行った後に第4のパターンニングを行い、TFTのソース電極48およびドレイン電極49と、画素電極35とを形成し、その後、ウェットエッチング等により、ソース電極48とドレイン電極49とを分離し、また同時に低抵抗半導体被膜のエッチングを行ってバックチャネル部50を形成する。 Next, after the exposure and development using the fourth mask pattern performs a fourth patterned to form a source electrode 48 and drain electrode 49 of the TFT, a pixel electrode 35, then, wet etching or the like Accordingly, to separate the source electrode 48 and drain electrode 49, also forms a back channel portion 50 by etching the low-resistance semiconductor film simultaneously. (図11(e))。 (Fig. 11 (e)).

【0099】ITO膜35のエッチングには、界面活性剤入りの3%蓚酸を用いる。 [0099] The etching of the ITO film 35, using 3% oxalic acid containing a surfactant. また、TFTのバックチャネル部50については、燐酸、硝酸および酢酸の混酸によりMo/Al/Mo積層膜47をエッチング除去した後、SF /HClにより低抵抗半導体被膜のエッチングを行って、ソース電極48とドレイン電極49を分離する。 Also, the back channel portion 50 of the TFT, phosphoric acid, after which the Mo / Al / Mo stacked film 47 is removed by etching by a mixed acid of nitric acid and acetic acid, by etching the low-resistance semiconductor film by SF 6 / HCl, source electrode separating 48 and drain electrode 49.

【0100】次に、約230℃で約30分間の熱処理により、ITO膜35をアモルファス状態から多結晶状態にすると同時に、TFT特性の安定化を行う。 Next, by heat treatment at about 230 ° C. for about 30 minutes, the ITO film 35 and at the same time from the amorphous state to a polycrystalline state, the stabilization of the TFT characteristics. また、同時に、コンタクトホール45を形成した箇所に、信号線33に電気的に接続され画素電極35と同一材料からなる信号線接続パッド34を形成する。 At the same time, the portion where a contact hole 45 to form a signal line connection pad 34 made of electrically connected to the same material as the pixel electrode 35 to the signal line 33.

【0101】なお、ITO膜35をパターンニングした後、レジスト剥離を行い、熱処理により、ITO膜をアモルファス状態から微結晶状態に変化させて、ITO膜をマスクとして、Mo/Al/Mo積層膜47と低抵抗半導体膜のパターンニングを行ってもよい。 [0102] Note that after the ITO film 35 is patterned, resist stripping, by heat treatment, the ITO film is changed from an amorphous state to a fine crystalline state, an ITO film as a mask, Mo / Al / Mo stacked film 47 and it may be carried out patterning of the low-resistance semiconductor film.

【0102】次に、ITO膜35の上面に配向膜24を形成してアレイ基板を完成させる。 [0102] Next, an alignment film 24 on the upper surface of the ITO film 35 to complete the array substrate. 次に、完成したアレイ基板を、上面に配向膜が形成された対向基板と間に液晶層を挟んで貼りあわせて、図12に示すような液晶表示装置が完成する。 Then, the completed array substrate, alignment layer by bonding across the liquid crystal layer between a counter substrate formed with an upper surface, a liquid crystal display device as shown in FIG. 12 is completed. このように、第7の実施形態では、 Thus, in the seventh embodiment,
Mo/Al/Mo積層膜、低抵抗半導体被膜、および半導体被膜を一括してパターンニングして信号線領域とT Mo / Al / Mo stacked film, a low-resistance semiconductor film, and the semiconductor film and collectively patterned by a signal line region and T
FT領域とを形成し、更に保護膜を不要にすることで、 Forming a FT regions, by further eliminating the need for protective film,
露光およびパターンニングの回数を4回に減らすことができ、製造工程を簡略化できる。 Can be reduced to 4 times the number of exposure and patterning, the manufacturing process can be simplified.

【0103】また、マスクパターンを用いる回数が減ることにより、マスクずれが起きにくくなり、信号線、走査線およびTFT部分の寄生容量の変動を抑制できる。 [0103] Also, by reducing the number of times of using the mask pattern, mask misalignment is less likely to occur, the signal lines, the variation of the parasitic capacitance of the scan lines and TFT portions can be suppressed.
したがって、高解像度で高開口率の液晶表示装置が得られる。 Accordingly, a liquid crystal display having a high aperture ratio can be obtained with high resolution.

【0104】(第7の実施形態)第7の実施形態は、第6の実施形態の変形例であり、バックチャネルカット型TFTを用いたアレイ基板で、かつ、TFTのソース電極48とドレイン電極49の最上層47cの材料をバナジウムにしたものである。 [0104] (Seventh Embodiment) The seventh embodiment is a modification of the sixth embodiment, an array substrate using the back channel cut type TFT, and a source electrode 48 and the drain electrode of the TFT 49 material of the top layer 47c of is obtained by vanadium.

【0105】このような構成により、第7の実施形態では、第4および第5の実施形態と同様に、TFTのソース電極48とドレイン電極49の最上層47cをバナジウムで形成するため、不所望なソース電極48とドレイン電極49間を流れるリーク電流を抑制できる。 [0105] With this configuration, in the seventh embodiment, like the fourth and fifth embodiments, to form a top layer 47c of the source electrode 48 and drain electrode 49 of TFT vanadium, undesired the leakage current flowing between the source electrode 48 and drain electrode 49 can be suppressed such.

【0106】上記した信号線、ソース電極及びドレイン電極の最上層であるMo層あるいはV層はタンタル(T [0106] The signal line, Mo layer or V layer is the uppermost layer of the source electrode and the drain electrode of tantalum (T
a)、チタン(Ti)、またはタングステン(W)に置き換えることができる。 a), it can be replaced with titanium (Ti), or tungsten (W). 例えば、ソース電極48とドレイン電極49の最上層47cをタンタルにする場合、スパッタ法によりMo/Al/Ta積層膜47を形成した後、CDEや、酢酸、燐酸および硝酸の混酸を用いて不要なタンタルをウエットエッチングにより除去する。 For example, when the top layer 47c of the source electrode 48 and drain electrode 49 to tantalum, after forming the Mo / Al / Ta laminated film 47 by the sputtering method, unnecessary using CDE or acetate, a mixed acid of phosphoric acid and nitric acid tantalum is removed by wet etching.

【0107】CDEの条件としては、例えば、O とC [0107] As a condition of CDE, for example, O 2 and C
のガス比を1:1とし、エッチング時間を60秒にする。 The gas ratio of F 4 1: 1 and then, the etching time to 60 seconds. また、ウエットエッチングの条件としては、例えば、液温を35℃にしてエッチング時間を200秒にする。 As the conditions of the wet etching, for example, by the liquid temperature at 35 ° C. To the etching time to 200 seconds.

【0108】一方、ソース電極48とドレイン電極49 [0108] On the other hand, the source electrode 48 and the drain electrode 49
の最上層47cをチタンにする場合、スパッタ法により、Mo/Al/Ti積層膜47を形成した後、EDT If you uppermost 47c of titanium, by sputtering, after forming a Mo / Al / Ti multilayer film 47, EDT
Aを用いたウェットエッチングを行うか、あるいは硝酸、酢酸、塩酸及び水の混酸を用いてウェットエッチングを行う。 Or wet etching is carried out using A, or nitric acid, acetic acid, wet etching using a mixed acid of hydrochloric acid and water performed.

【0109】EDTAによるエッチングの条件としては、例えば、液温を25℃にしてエッチング時間を12 [0109] As a condition for etching with EDTA, for example, by a liquid temperature of 25 ° C. The etching time 12
5秒にする。 To 5 seconds. 混酸によるエッチングの条件としては、例えば、液温を35℃にしてエッチング時間を200秒にする。 Conditions for etching with mixed acid, for example, by the liquid temperature at 35 ° C. To the etching time to 200 seconds.

【0110】このように、ソース電極48とドレイン電極49の下側導電層の最上層47cを、タンタル、チタン、またはタングステンなどの材料で形成することにより、ソース電極48とドレイン電極49間のリーク電流を抑制することができる。 [0110] Thus, the top layer 47c of the lower conductive layer of the source electrode 48 and drain electrode 49, tantalum, by forming a material such as titanium or tungsten, the leakage between the source electrode 48 and drain electrode 49 it is possible to suppress the current.

【0111】 [0111]

【発明の効果】以上詳細に説明したように、本発明によれば、マトリクスアレイ基板上の画素電極および信号線に直接接して配向膜を配置するため、プロセス最終工程で保護用のパッシベーション膜を形成する必要がなくなり、製造工程を簡略化できる。 As described [Effect Invention above in detail, according to the present invention, since the direct contact with the pixel electrode and the signal line on the matrix array substrate to place the alignment film, a passivation film for protecting the process final step it is not necessary to form, the manufacturing process can be simplified. また、パッシベーション膜形成用のプラズマCVD装置も不要となり、製造コストを削減できる。 Also, becomes unnecessary plasma CVD apparatus for the passivation film forming, the manufacturing cost can be reduced.

【0112】また、信号線を2層構造とし、上側の第2 [0112] Further, a signal line a two-layer structure, the upper second
信号線層を画素電極と同一工程で作製することにより、 By making the signal line in the pixel electrode and the same process,
さらに製造工程を簡略化できる。 Further the manufacturing process can be simplified.

【0113】さらに、信号線と、薄膜トランジスタ装置のソース電極およびドレイン電極とを、第1および第2 [0113] Further, a signal line, a source electrode and a drain electrode of the thin film transistor device, the first and second
導電層でそれぞれ形成し、かつ、第2導電層を、画素電極を構成する材料と同じ材料で形成するため、信号線の断線不良を防止できる。 A conductive layer is formed respectively, and a second conductive layer, to form the same material as the material forming the pixel electrodes can be prevented disconnection of the signal line. また、本発明を液晶表示装置に適用する場合には、第1導電層の上面に第2導電層を形成することにより、第1導電層の構成材料が液晶層中に拡散して表示不良となるような不具合が解消される。 Further, in case of applying the present invention to a liquid crystal display device, by forming a second conductive layer on the upper surface of the first conductive layer, display poor construction material of the first conductive layer is diffused into the liquid crystal layer become such a problem can be solved.

【0114】また、本発明によれば、ソース電極、ドレイン電極および半導体膜を、同一のマスクパターンを用いたパターンニングにより一括して形成するため、アレイ基板を製造するのに必要なマスクパターンの数を従来よりも減らすことができ、製造原価および製造工数を削減できる。 [0114] Further, according to the present invention, the source electrode, the drain electrode and the semiconductor film, in order to collectively form a patterned using the same mask pattern, the mask pattern required to produce an array substrate the number of can be reduced than conventionally, it can reduce manufacturing costs and manufacturing processes.

【0115】また、マスクパターンを用いる回数が減ることにより、マスクずれが起きにくくなり、信号線、走査線およびTFT部分の寄生容量の変動を抑制できる。 [0115] Also, by reducing the number of times of using the mask pattern, mask misalignment is less likely to occur, the signal lines, the variation of the parasitic capacitance of the scan lines and TFT portions can be suppressed.
したがって、高解像度で高開口率の液晶表示装置が得られる。 Accordingly, a liquid crystal display having a high aperture ratio can be obtained with high resolution.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】アレイ基板の第1の実施形態のレイアウト図。 Figure 1 is a layout view of a first embodiment of an array substrate.

【図2】図1のA−A線断面図。 [2] A-A line sectional view of FIG.

【図3】図1のB−B線断面図。 [Figure 3] sectional view taken along line B-B of FIG.

【図4】アレイ基板の第1の実施形態の製造工程図。 [4] manufacturing process view of a first embodiment of an array substrate.

【図5】図4に続く製造工程図。 [5] Production process diagram subsequent to FIG.

【図6】アレイ基板の第2の実施形態の断面図。 6 is a cross-sectional view of a second embodiment of an array substrate.

【図7】アレイ基板の第2の実施形態の製造工程図。 [7] manufacturing process diagrams of a second embodiment of an array substrate.

【図8】アレイ基板の第2の実施形態の変形例及び第3 [8] a modification of the second embodiment of the array substrate and the third
の実施形態の断面構造を示す図。 It shows a cross-sectional structure of the embodiment.

【図9】アレイ基板の第4の実施形態の製造工程図。 [9] manufacturing process view of a fourth embodiment of an array substrate.

【図10】アレイ基板の第5の実施形態の製造工程図。 [10] manufacturing process view of a fifth embodiment of an array substrate.

【図11】アレイ基板の第6の実施形態の製造工程図。 [11] Sixth manufacturing process diagrams of an embodiment of an array substrate.

【図12】第6の実施形態のアレイ基板を有する液晶表示装置の断面図。 Figure 12 is a cross-sectional view of a liquid crystal display device having an array substrate of the sixth embodiment.

【図13】従来のアレイ基板の断面構造を示す図。 13 is a diagram showing a sectional structure of a conventional array substrate.

【図14】従来のアレイ基板の製造工程図。 [14] manufacturing process diagrams of a conventional array substrate.

【図15】図14に続く製造工程図。 [15] manufacturing process diagram subsequent to FIG. 14.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 ガラス基板 2 ゲート電極 3 走査線 4 ゲート絶縁膜 5 半導体層 6 絶縁膜 7 n のa−Si層 21 アレイ基板 22 対向基板 23 液晶層 24 配向膜 25 偏光板 26 走査線 27 補助容量線 28 第1ゲート絶縁膜 29 第2ゲート絶縁膜 30 走査線パッド 33 信号線 34 信号線パッド 35 画素電極 36 遮光膜 37 カラーフィルタ 38 対向電極 39 半導体膜 40 低抵抗半導体膜 41 半導体被膜 42 チャネル保護被膜 43 チャネル保護膜 44 低抵抗半導体被膜 45,46 コンタクトホール 47 積層膜 48 ソース電極 49 ドレイン電極 26a',30a,48a,49a 第1導電層 26a”,30b,48b,49b 第2導電層 26A,30c 第3導電層 1 glass substrate 2 gate electrode 3 scanning line 4 gate insulating film 5 semiconductor layer 6 insulating film 7 n + a-Si layer 21 array substrate 22 counter substrate 23 liquid crystal layer 24 alignment film 25 polarizing plate 26 scanning lines 27 auxiliary capacitance line 28 the first gate insulating film 29 and the second gate insulating film 30 scanning line pads 33 signal line 34 signal line pad 35 pixel electrode 36 light shielding film 37 a color filter 38 counter electrode 39 semiconductor film 40 low-resistance semiconductor film 41 semiconductor film 42 channel protective film 43 channel protection film 44 low-resistance semiconductor film 45 contact hole 47 laminated film 48 source electrode 49 drain electrode 26a ', 30a, 48a, 49a first conductive layer 26a ", 30b, 48b, 49b a second conductive layer 26A, 30c first third conductive layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 町 田 雅 彦 兵庫県姫路市余部区上余部50 株式会社東 芝姫路工場内 (72)発明者 元 川 茂 行 兵庫県姫路市余部区上余部50 株式会社東 芝姫路工場内 (72)発明者 上 村 孝 明 兵庫県姫路市余部区上余部50 株式会社東 芝姫路工場内 (72)発明者 溝 内 清 継 兵庫県姫路市余部区上余部50 株式会社東 芝姫路工場内 (72)発明者 宮 地 智 基 兵庫県姫路市余部区上余部50 株式会社東 芝姫路工場内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor-cho fields Masahiko Himeji, Hyogo Prefecture Yobekukamiyobe 50 Co., Ltd. Toshiba Himeji in the factory (72) inventor original River Shigeru Line Himeji, Hyogo Prefecture Yobekukamiyobe 50 Co., Ltd. Toshiba Himeji in the factory (72) inventor above the village Takashi Akira Himeji, Hyogo Prefecture Yobekukamiyobe 50 Co., Ltd. Toshiba Himeji in the factory (72) inventor groove in the Qing joint Himeji, Hyogo Prefecture Yobekukamiyobe 50 Co., Ltd. Toshiba Himeji in the factory (72) inventor Miya land Satoshi based on Himeji, Hyogo Prefecture Yobekukamiyobe 50 Co., Ltd. Toshiba Himeji in the factory

Claims (16)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁基板上に配置されたゲート電極部を含む走査線と、前記走査線の前記ゲート電極部上に絶縁膜を介して配置された半導体膜と、前記半導体膜にドレイン電極を介して電気的に接続される信号線と、前記半導体膜に電気的に接続されるソース電極と、前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板と、 前記マトリクスアレイ基板に対向配置される対向基板と、 前記マトリクスアレイ基板と前記対向基板との間に、それぞれ配向膜を介して保持される液晶層と、 を備えた液晶表示装置において、 前記マトリクスアレイ基板の少なくとも前記画素電極および前記信号線上には、前記画素電極および前記信号線に直接接して前記配向膜が配置されることを特徴とする液晶表示装置。 And 1. A scanning line including a gate electrode portion arranged on an insulating substrate, a semiconductor film on the gate electrode of the scanning lines are arranged through an insulating film, a drain electrode on the semiconductor film a signal line electrically connected through a source electrode electrically connected to said semiconductor film, and a pixel electrode electrically connected to the source electrode, and the matrix array substrate wherein the matrix a counter substrate disposed to face the array substrate, between the opposing substrate and the matrix array substrate, a liquid crystal display device including a liquid crystal layer which is held via the respective alignment films, the, of the matrix array substrate on at least the pixel electrode and the signal line, a liquid crystal display device, characterized in that the alignment layer in direct contact with the pixel electrode and the signal lines are arranged.
  2. 【請求項2】前記信号線は、第1信号線層と、この第1 Wherein said signal line includes a first signal line layer, this first
    信号線層上に積層され前記画素電極と同一工程で作製される第2信号線層とを含むことを特徴とする請求項1に記載の液晶表示装置。 The liquid crystal display device according to claim 1, characterized in that it comprises a second signal line layer are laminated to the signal line layer is fabricated in the pixel electrode and the same step.
  3. 【請求項3】前記第1信号線層の表面の20%以上が前記第2信号線層で被覆されていることを特徴とする請求項2に記載の液晶表示装置。 3. A liquid crystal display device according to claim 2, characterized in that more than 20% of the surface of said first signal line layer is covered by said second signal line layer.
  4. 【請求項4】前記信号線層は、アルミニウムを主体とする第1の層と、この第1の層上に配置される第2の層とを含み、前記第2の層はタンタル、チタン、タングステン及びバナジウムから選ばれた少なくとも1つの材料で構成されることを特徴とする請求項1に記載の液晶表示装置。 Wherein said signal line layer comprises a first layer consisting mainly of aluminum, and a second layer disposed on the first layer on the second layer of tantalum, titanium, the liquid crystal display device according to claim 1, characterized in that it is composed of at least one material selected from tungsten and vanadium.
  5. 【請求項5】前記第2の層はバナジウムから構成されることを特徴とする請求項4に記載の液晶表示装置。 Wherein said second layer is a liquid crystal display device according to claim 4, characterized in that they are composed of vanadium.
  6. 【請求項6】前記画素電極はインジウム(In)と亜鉛(Zn)と酸素(O)との合金であるIZO膜を主体とした材料で形成され、前記走査線はアルミニウムを主体とした金属材料で形成されることを特徴とする請求項1 Wherein said pixel electrode is formed of a material mainly composed of the IZO film is an alloy of indium (In) and zinc (Zn) and oxygen (O), in a metallic material of the scanning lines is mainly composed of aluminum claim 1, wherein in that the formed
    記載の液晶表示装置。 The liquid crystal display device according.
  7. 【請求項7】絶縁基板上に配置されたゲート電極部を含む走査線と、前記走査線の前記ゲート電極部上に絶縁膜を介して配置された半導体膜と、前記半導体膜にドレイン電極を介して電気的に接続される信号線と、前記半導体膜に電気的に接続されるソース電極と、前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板において、前記信号線は、アルミニウムを主体とした第1信号線層と、この第1信号線層上に配置されタンタル、チタン、タングステン及びバナジウムから選ばれた少なくとも1つの材料で構成される第2信号線層とを含むことを特徴とするマトリクスアレイ基板。 7. A scanning line including a gate electrode portion arranged on an insulating substrate, a semiconductor film on the gate electrode of the scanning lines are arranged through an insulating film, a drain electrode on the semiconductor film a signal line are electrically connected via the source electrode electrically connected to the semiconductor film, the matrix array substrate and a pixel electrode electrically connected to the source electrode, the signal line, a first signal line layer in which the aluminum as a major component, a first disposed in the signal line layer of tantalum, titanium, tungsten and the second signal line layer consists of at least one material selected from vanadium matrix array substrate, which comprises a.
  8. 【請求項8】前記第2信号線層はバナジウムから構成されることを特徴とする請求項7に記載のマトリクスアレイ基板。 8. A matrix array substrate according to claim 7, wherein said second signal line layer which is composed of vanadium.
  9. 【請求項9】前記信号線は、前記第2信号線層上に配置される第3信号線層を含み、この第3信号線層は前記画素電極と同一材料且つ同一工程で作成されることを特徴とする請求項7に記載のマトリクスアレイ基板。 Wherein said signal line includes a third signal line layer disposed on the second signal line layer, the third signal line layer is created in the pixel electrode and the same material and the same process matrix array substrate according to claim 7, characterized in.
  10. 【請求項10】基板上に配置される走査線と、 前記走査線上に配置される絶縁膜、前記絶縁膜上に配置される半導体膜、および前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタ装置と、 前記ドレイン電極に電気的に接続される信号線と、 前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板の製造方法において、 前記絶縁膜上に半導体被膜およびチャネル保護被膜を順に堆積する第1工程と、 前記チャネル保護被膜をパターンニングしてチャネル保護膜を形成する第2工程と、 前記走査線を外部接続するためのパッドに対応して、前記半導体被膜及び前記絶縁膜に開口部を形成する第3工程と、 基板上面に第1導電層を堆積し、前記薄膜トランジスタ装置の形成箇 Scan lines 10. A are arranged on the substrate, the insulating film disposed on a scanning line, the semiconductor film is disposed on the insulating film, and a source electrode electrically connected to said semiconductor film and a thin film transistor device having a drain electrode, and a signal line electrically connected to the drain electrode, a pixel electrode electrically connected to the source electrode, the manufacturing method of the matrix array substrate wherein the insulating film a first step of depositing a semiconductor film and the channel protective film in this order on a second step of forming a channel protection film by patterning the channel protection film, corresponding to the pad for external connection of said scanning lines Te, wherein a third step of forming an opening in the semiconductor film and the insulating film, depositing a first conductive layer on the upper surface of the substrate, formation of the thin film transistor device 箇 所に対応して、前記第1導電層および前記半導体被膜を同一のマスクパターンを用いてパターンニングして、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに前記半導体膜を形成する第4工程と、 基板上面に第2導電層を形成した後にパターンニングし、前記下側導電層上に配置される上側導電層を形成するとともに前記画素電極を形成する第5工程と、えることを特徴とするマトリクスアレイ基板の製造方法。 Corresponding at, the first conductive layer and the semiconductor film is patterned using the same mask pattern, the source electrode, collectively formed the lower conductive layer of the drain electrode and the signal line wherein a fourth step of forming a semiconductor film, is patterned after forming the second conductive layer on the upper surface of the substrate to form the pixel electrode so as to form an upper conductive layer disposed on the lower conductive layer with method of manufacturing a matrix array substrate, wherein the fifth step, the obtaining.
  11. 【請求項11】基板上に配置される走査線と、 前記走査線上に配置される絶縁膜、前記絶縁膜上に配置される半導体膜、および前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタ装置と、 前記ドレイン電極に電気的に接続される信号線と、 前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板の製造方法において、 前記絶縁膜上に半導体被膜およびチャネル保護被膜を順に堆積する第1工程と、 前記チャネル保護被膜をパターンニングして前記チャネル保護膜を形成する第2工程と、 前記半導体被膜および前記チャネル保護膜の上面に第1 Scan lines 11. is disposed on the substrate, the insulating film disposed on a scanning line, the semiconductor film is disposed on the insulating film, and a source electrode electrically connected to said semiconductor film and a thin film transistor device having a drain electrode, and a signal line electrically connected to the drain electrode, a pixel electrode electrically connected to the source electrode, the manufacturing method of the matrix array substrate wherein the insulating film a first step of depositing a semiconductor film and the channel protective film in this order on a second step of forming the channel protective film by patterning the channel protection film, first on the upper surface of the semiconductor film and the channel protective film 1
    導電層を形成する第3工程と、 前記薄膜トランジスタ装置の形成箇所に対応して、前記第1導電層および前記半導体被膜を同一のマスクパターンを用いてパターンニングして、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに前記半導体膜を形成する第4工程と、 前記走査線を外部接続するためのパッドに対応して前記絶縁膜に開口部を形成する第5工程と、 基板上面に第2導電層を形成した後にパターンニングし、前記下側導電層上に配置される上側導電層を形成するとともに前記画素電極を形成する第6工程と、を備えることを特徴とするマトリクスアレイ基板の製造方法。 A third step of forming a conductive layer, corresponding to the area where the thin film transistor device, and patterned using the same mask pattern the first conductive layer and the semiconductor film, the source electrode, the drain electrode wherein a fourth step of forming a semiconductor film, an opening is formed in the insulating film to correspond to the pad for external connection to the scanning lines with and collectively formed the lower conductive layer of the signal line comprising a fifth step, patterned after forming the second conductive layer on the substrate top surface, and a sixth step of forming the pixel electrode so as to form an upper conductive layer disposed on the lower conductive layer method of manufacturing a matrix array substrate, characterized in that.
  12. 【請求項12】前記第6工程では、前記ソース電極および前記ドレイン電極の上面の一部のみに前記上側導電層を形成することを特徴とする請求項11に記載のマトリクスアレイ基板の製造方法。 The method according to claim 12, wherein the sixth step, the matrix array substrate manufacturing method according to claim 11, characterized by forming said upper conductive layer only in a portion of the upper surface of the source electrode and the drain electrode.
  13. 【請求項13】前記第3工程に先立ち低抵抗半導体被膜を形成し、前記第4工程により前記薄膜トランジスタ装置の形成箇所に対応して、前記第1導電層、前記低抵抗半導体被膜および前記半導体被膜を同一のマスクパターンを用いてパターンニングして、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに前記半導体膜を形成することを特徴とする請求項11記載のマトリクスアレイ基板の製造方法。 13. to form a low-resistance semiconductor film before the third step, the fourth corresponds to the area where the thin film transistor device by step, the first conductive layer, the low-resistance semiconductor film and the semiconductor film the is patterned using the same mask pattern, the source electrode, claim 11, characterized by forming said semiconductor film so as to form collectively a lower conductive layer of the drain electrode and the signal line method of manufacturing a matrix array substrate according.
  14. 【請求項14】基板上に配置される走査線と、 前記走査線上に配置される絶縁膜、前記絶縁膜上に配置される半導体膜、および前記半導体膜に電気的に接続されるソース電極およびドレイン電極を有する薄膜トランジスタ装置と、 前記ドレイン電極に電気的に接続される信号線と、 前記ソース電極に電気的に接続される画素電極と、を備えたマトリクスアレイ基板の製造方法において、 前記絶縁膜上に半導体被膜を形成する第1工程と、 前記半導体被膜の上面に第1導電層を形成する第2工程と、 前記薄膜トランジスタ装置の形成箇所に対応して、前記半導体被膜および前記第1導電膜を同一のマスクパターンを用いてパターンニングし、前記ソース電極、前記ドレイン電極および前記信号線の下側導電層を一括して形成するとともに、 Scan lines 14. is disposed on the substrate, the insulating film disposed on a scanning line, the semiconductor film is disposed on the insulating film, and a source electrode electrically connected to said semiconductor film and a thin film transistor device having a drain electrode, and a signal line electrically connected to the drain electrode, a pixel electrode electrically connected to the source electrode, the manufacturing method of the matrix array substrate wherein the insulating film a first step of forming a semiconductor film on top, a second step of forming a first conductive layer on the upper surface of the semiconductor film, in correspondence with the area where the thin film transistor device, said semiconductor film and said first conductive film with the patterned using the same mask pattern, the source electrode, collectively formed the lower conductive layer of the drain electrode and the signal line, 記半導体膜を形成する第3工程と、 前記走査線を外部接続するためのパッドに対応して、前記半導体被膜および前記絶縁膜に開口部を形成する第4 A third step of forming the serial semiconductor film, in correspondence with the pads for external connection to the scanning line, the fourth to form an opening in the semiconductor film and the insulating film
    工程と、 基板上面に第2導電層を形成した後にパターンニングし、前記下側導電層上に配置される上側導電層を形成するとともに前記画素電極を形成する第5工程と、 を備えることを特徴とするマトリクスアレイ基板の製造方法。 A step, patterned after forming the second conductive layer on the upper surface of the substrate, that and a fifth step of forming the pixel electrode so as to form an upper conductive layer disposed on the lower conductive layer method of manufacturing a matrix array substrate according to claim.
  15. 【請求項15】前記第1導電層は、アルミニウムを主体として構成されることを特徴とする請求項14記載のマトリクスアレイ基板の製造方法。 15. The first conductive layer, the manufacturing method of the matrix array substrate according to claim 14, characterized in that it is constructed of aluminum mainly.
  16. 【請求項16】前記第1導電層は、アルミニウムを含む積層膜であり、この積層膜の最上層はタンタル、チタン、タングステン及びバナジウムから選ばれた少なくとも1つの材料で構成されることを特徴とする請求項15 16. The first conductive layer is a laminated film containing aluminum, the top layer of the laminated film and characterized in that it is composed of at least one material selected tantalum, titanium, tungsten and vanadium claim to 15
    記載のマトリクスアレイ基板の製造方法。 Method of manufacturing a matrix array substrate according.
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