JP2836222B2 - 制御装置 - Google Patents
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- JP2836222B2 JP2836222B2 JP2226845A JP22684590A JP2836222B2 JP 2836222 B2 JP2836222 B2 JP 2836222B2 JP 2226845 A JP2226845 A JP 2226845A JP 22684590 A JP22684590 A JP 22684590A JP 2836222 B2 JP2836222 B2 JP 2836222B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は制御装置に関し、より具体的には、例えばVT
Rのドラム・モータのように複数の被制御状態又は負荷
状態を持つ手段を制御する装置に関する。
Rのドラム・モータのように複数の被制御状態又は負荷
状態を持つ手段を制御する装置に関する。
［従来の技術］ 従来、回転ヘッド式のビデオ・テープ・レコーダの回
転ドラムを回転するドラム・モータを制御するドラム・
サーボ回路では、回転ドラムの回転検出信号であるFG信
号を周波数電圧変換して得られる速度エラー信号と、定
常状態における回転ドラムの負荷トルクに応じて決定さ
れる基準参照電圧とを比較し、その差信号により回転ド
ラムの回転速度を制御していた。このようにして定常状
態での速度定常偏差を小さくでき、更に、同様な方法で
回転位相制御を行なうことにより位相の定常偏差を小さ
くできる。
転ドラムを回転するドラム・モータを制御するドラム・
サーボ回路では、回転ドラムの回転検出信号であるFG信
号を周波数電圧変換して得られる速度エラー信号と、定
常状態における回転ドラムの負荷トルクに応じて決定さ
れる基準参照電圧とを比較し、その差信号により回転ド
ラムの回転速度を制御していた。このようにして定常状
態での速度定常偏差を小さくでき、更に、同様な方法で
回転位相制御を行なうことにより位相の定常偏差を小さ
くできる。
また、近年、このような制御がマイクロンコンピュー
タのソフトウエア制御により実現されるようになった。
マイクロコンピュータを用いたドラム・サーボ回路で
は、FG信号による速度データとその目標速度との差に応
じて補正値を加減算し、この補正値を速度データに加算
し、位相制御状態では更に位相データを加算して速度制
御信号を形成し、例えばこれをパルス幅変調してモータ
駆動回路に印加するようにしていた。
タのソフトウエア制御により実現されるようになった。
マイクロコンピュータを用いたドラム・サーボ回路で
は、FG信号による速度データとその目標速度との差に応
じて補正値を加減算し、この補正値を速度データに加算
し、位相制御状態では更に位相データを加算して速度制
御信号を形成し、例えばこれをパルス幅変調してモータ
駆動回路に印加するようにしていた。
［発明が解決しようとする課題］ このようなドラム・サーボ系では、例えばキャプスタ
ン・モータの停止状態である記録ポーズ状態から、キャ
プスタン回転（テープ走行）状態である記録状態に移行
する際、テープ走行によるドラム・モータの負荷の増加
によって、ドラム・サーボ系の位相制御目標である垂直
同期信号VsyncとドラムPG信号との間の位相差が目標値
に対して一旦ずれ、その後上記補正値の加減算により次
第に目標値に近付くように制御される。従って、ドラム
の位相ずれが解消されるまでは、記録状態に移行でき
ず、強制的に記録状態に移行すれば、ドラムと垂直同期
信号との位相ずれを残したまま記録を行なってしまうと
いう問題点がある。
ン・モータの停止状態である記録ポーズ状態から、キャ
プスタン回転（テープ走行）状態である記録状態に移行
する際、テープ走行によるドラム・モータの負荷の増加
によって、ドラム・サーボ系の位相制御目標である垂直
同期信号VsyncとドラムPG信号との間の位相差が目標値
に対して一旦ずれ、その後上記補正値の加減算により次
第に目標値に近付くように制御される。従って、ドラム
の位相ずれが解消されるまでは、記録状態に移行でき
ず、強制的に記録状態に移行すれば、ドラムと垂直同期
信号との位相ずれを残したまま記録を行なってしまうと
いう問題点がある。
本発明は、このような問題点を解消する制御装置を提
示することを目的とする。
示することを目的とする。
［課題を解決するための手段］ 本発明に係る制御装置は、複数の制御状態を具備する
被制御装置の動作状態の測定値を、当該測定値とその目
標値との差に応じて逐次的に調整される補正値により補
正して得られる制御値により当該被制御装置を目標状態
に制御する制御装置であって、当該被制御装置の制御状
態の変更に際して当該補正値を制御状態の移行に対応し
て一時退避するメモリ手段を設けたことを特徴とする。
被制御装置の動作状態の測定値を、当該測定値とその目
標値との差に応じて逐次的に調整される補正値により補
正して得られる制御値により当該被制御装置を目標状態
に制御する制御装置であって、当該被制御装置の制御状
態の変更に際して当該補正値を制御状態の移行に対応し
て一時退避するメモリ手段を設けたことを特徴とする。
また第２の発明に係る制御装置は、複数の制御状態を
具備する被制御装置の制御装置であって、ディジタル・
フィルタ回路を含み、そのディジタル・フィルタ回路の
遅延要素の値を制御状態の移行に対応して一時退避する
メモリ手段を設けたことを特徴とする。
具備する被制御装置の制御装置であって、ディジタル・
フィルタ回路を含み、そのディジタル・フィルタ回路の
遅延要素の値を制御状態の移行に対応して一時退避する
メモリ手段を設けたことを特徴とする。
［作用］ 上記補正値は、被制御装置の制御状態のばらつき及び
その経時変化に応じた値であり、制御状態の変更に際し
てこの補正値を上記メモリ手段に退避し、制御状態の復
帰時に元に戻すことにより、迅速且つスムーズに目標状
態に制御できるようになる。
その経時変化に応じた値であり、制御状態の変更に際し
てこの補正値を上記メモリ手段に退避し、制御状態の復
帰時に元に戻すことにより、迅速且つスムーズに目標状
態に制御できるようになる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
先ず、定常偏差をゼロに近づける帰還ループによる速
度制御をマイクロコンピュータにより実現する場合の速
度制御データの演算手順を簡単に説明する。下記式は、
速度制御データを求める演算式を示す。
度制御をマイクロコンピュータにより実現する場合の速
度制御データの演算手順を簡単に説明する。下記式は、
速度制御データを求める演算式を示す。
TFG＝ti−ti-1 （１） Vct1＝TFG−Vref （２） 但し、TFGはFG信号の周期データ、tiはFGパルスの立
上がり時刻、ti-1は１つ前のFGパルスの立上がり遅刻、
Vct1は速度制御データ、Vrefは目標速度を得るための補
正データである。得られた速度制御データVct1を出力す
る度に、現在のモータ速度が目標速度より遅い場合に
は、上記補正データVrefを１加算し、逆に、現在のモー
タ速度が目標速度より速い場合には、上記補正データVr
efを１減算することにより、次第に、負荷トルクの如何
に関わらず、制御対称のモータの回転速度を目標値に近
づけ、その目標値に維持できる。
上がり時刻、ti-1は１つ前のFGパルスの立上がり遅刻、
Vct1は速度制御データ、Vrefは目標速度を得るための補
正データである。得られた速度制御データVct1を出力す
る度に、現在のモータ速度が目標速度より遅い場合に
は、上記補正データVrefを１加算し、逆に、現在のモー
タ速度が目標速度より速い場合には、上記補正データVr
efを１減算することにより、次第に、負荷トルクの如何
に関わらず、制御対称のモータの回転速度を目標値に近
づけ、その目標値に維持できる。
第１図は、VTRのドラム制御及びキャプスタン制御に
適用した本発明の一実施例の構成ブロック図を示す。第
１図において、10は磁気テープ、12は回転ヘッドを装備
したドラム、14はドラム・モータ、16は磁気テープ10を
走行させるためのキャプスタン、18はキャプスタン16と
の間に磁気テープ10を挟み込むピンチ・ローラ、20はキ
ャプスタン・モータ、22はドラム12の回転速度を示すFG
信号及び回転位相を示すPG信号、並びにキャプスタン16
の回転速度を示すFG信号を増幅するアンプ、24はドラム
・モータ14を駆動するモータ駆動回路、26はドラム12の
FG信号から、ドラム12の回転速度を示す電圧信号を発生
するＦ−Ｖ変換器、28は記録するビデオ信号のコンポジ
ット同期信号から垂直同期信号を分離する垂直同期分離
回路、30は、ドラムPG信号と垂直同期分離回路28からの
垂直同期信号との位相差を示す電圧信号（位相差信号）
を出力するＰ−Ｖ変換器、32は位相制御ループの位相補
償回路である。
適用した本発明の一実施例の構成ブロック図を示す。第
１図において、10は磁気テープ、12は回転ヘッドを装備
したドラム、14はドラム・モータ、16は磁気テープ10を
走行させるためのキャプスタン、18はキャプスタン16と
の間に磁気テープ10を挟み込むピンチ・ローラ、20はキ
ャプスタン・モータ、22はドラム12の回転速度を示すFG
信号及び回転位相を示すPG信号、並びにキャプスタン16
の回転速度を示すFG信号を増幅するアンプ、24はドラム
・モータ14を駆動するモータ駆動回路、26はドラム12の
FG信号から、ドラム12の回転速度を示す電圧信号を発生
するＦ−Ｖ変換器、28は記録するビデオ信号のコンポジ
ット同期信号から垂直同期信号を分離する垂直同期分離
回路、30は、ドラムPG信号と垂直同期分離回路28からの
垂直同期信号との位相差を示す電圧信号（位相差信号）
を出力するＰ−Ｖ変換器、32は位相制御ループの位相補
償回路である。
34は、詳細は後述するが、Ｆ−Ｖ変換器26の出力デー
タと目標速度データとの比較結果、及び位相補償回路32
の出力と目標位相データとの比較結果に従い内部レジス
タの補正値を加減算し、得られた補正値を出力する演算
回路、36は演算回路34で得られた補正値を一時的に保存
するためのメモリ、38は、Ｆ−Ｖ変換器26の出力データ
に、演算回路34から出力される補正値を加算する加算
器、40は加算器38の出力に位相補償回路32の出力を加算
する加算器、42は、加算器40の出力をパルス幅変調する
パルス幅変調回路である。
タと目標速度データとの比較結果、及び位相補償回路32
の出力と目標位相データとの比較結果に従い内部レジス
タの補正値を加減算し、得られた補正値を出力する演算
回路、36は演算回路34で得られた補正値を一時的に保存
するためのメモリ、38は、Ｆ−Ｖ変換器26の出力データ
に、演算回路34から出力される補正値を加算する加算
器、40は加算器38の出力に位相補償回路32の出力を加算
する加算器、42は、加算器40の出力をパルス幅変調する
パルス幅変調回路である。
44はキャプスタン・モータ20を駆動するモータ駆動回
路、46はキャプスタン・モータ20のFG信号から、キャプ
スタン・モータ20の回転速度を示す電圧信号を発生する
Ｆ−Ｖ変換器、28は位相基準パルスを発生する発振器、
49は、キャプスタンFG信号を1/N分周する分周器、50は
発振器28からの位相基準パルスと、分周器49の出力信号
との位相差を示す電圧信号（位相差信号）を出力するＰ
−Ｖ変換器、52は位相制御ループの位相補償回路、54は
演算回路34と同様の演算回路、56はメモリ36と同様のメ
モリ、58はＦ−Ｖ変換器46の出力データに、演算回路54
からの補正値を加算する加算器、60は、加算器58の出力
に位相補償回路52の出力を加算する加算器、62は加算器
60の出力をパルス幅変調するパルス幅変調回路である。
路、46はキャプスタン・モータ20のFG信号から、キャプ
スタン・モータ20の回転速度を示す電圧信号を発生する
Ｆ−Ｖ変換器、28は位相基準パルスを発生する発振器、
49は、キャプスタンFG信号を1/N分周する分周器、50は
発振器28からの位相基準パルスと、分周器49の出力信号
との位相差を示す電圧信号（位相差信号）を出力するＰ
−Ｖ変換器、52は位相制御ループの位相補償回路、54は
演算回路34と同様の演算回路、56はメモリ36と同様のメ
モリ、58はＦ−Ｖ変換器46の出力データに、演算回路54
からの補正値を加算する加算器、60は、加算器58の出力
に位相補償回路52の出力を加算する加算器、62は加算器
60の出力をパルス幅変調するパルス幅変調回路である。
64は演算回路34,54、メモリ36,56及びＰ−Ｖ変換器3
0,50を制御する制御回路である。制御回路64は、ドラム
速度及びキャプスタン速度が目標値近傍に到達したこと
を検出した後に、Ｐ−Ｖ変換器30,50を動作状態にす
る。
0,50を制御する制御回路である。制御回路64は、ドラム
速度及びキャプスタン速度が目標値近傍に到達したこと
を検出した後に、Ｐ−Ｖ変換器30,50を動作状態にす
る。
第１図において、破線で囲んだ部分を、マイクロコン
ピュータにより実現することができる。
ピュータにより実現することができる。
次に、ドラム制御系の動作を説明する。先ず、第２図
及び第３図を参照して、基本的な速度制御及び位相制御
を説明する。第２図はドラム速度制御のフローチャート
を示し、第３図は位相制御のフローチャートを示す。本
実施例では、ドラムFG信号の立上がりエッジにより割込
みが発生し、第２図に示すフローに従って速度制御が行
なわれて、ドラム・モータ速度制御信号が出力され、ま
た、ドラムPG信号の立上がりエッジより割込みが発生
し、第３図に示すフローに従って位相制御が行なわれ
て、ドラム・モータ速度制御信号が出力される。第２図
に示す速度制御フローの際には、その前に得られた位相
制御データを用いてドラム・モータ速度制御信号を形成
し、第３図に示す位相制御フローの際には、その前に得
られた速度制御データを用いてドラム・モータ速度制御
信号を形成する。
及び第３図を参照して、基本的な速度制御及び位相制御
を説明する。第２図はドラム速度制御のフローチャート
を示し、第３図は位相制御のフローチャートを示す。本
実施例では、ドラムFG信号の立上がりエッジにより割込
みが発生し、第２図に示すフローに従って速度制御が行
なわれて、ドラム・モータ速度制御信号が出力され、ま
た、ドラムPG信号の立上がりエッジより割込みが発生
し、第３図に示すフローに従って位相制御が行なわれ
て、ドラム・モータ速度制御信号が出力される。第２図
に示す速度制御フローの際には、その前に得られた位相
制御データを用いてドラム・モータ速度制御信号を形成
し、第３図に示す位相制御フローの際には、その前に得
られた速度制御データを用いてドラム・モータ速度制御
信号を形成する。
第２図を説明する。先ず、ドラムFG信号の立上がりに
より第２図の割込み処理がスタートし、Ｆ−Ｖ変換器14
は、前のFGパルスの立上がり時刻からの時間によりFGパ
ルスの周期を決定し、ドラム12の回転速度を示す電圧信
号を出力する（S1）。位相制御フラグにより、位相制御
が開始されているか否かを調べる（S2）。位相制御フラ
グ≠１、即ち位相制御が開始されていなければ、ドラム
速度が速度目標範囲内か否かを調べ（S3）、目標範囲内
であれば、位相制御を開始するために位相制御フラグを
１にし（S4）、目標範囲内でなければ、目標速度より遅
いとき演算回路34の内部レジスタの補正値に２を加算し
（S5,6）、目標速度より遅くないとき当該補正値から２
を減算する（S5,7）。
より第２図の割込み処理がスタートし、Ｆ−Ｖ変換器14
は、前のFGパルスの立上がり時刻からの時間によりFGパ
ルスの周期を決定し、ドラム12の回転速度を示す電圧信
号を出力する（S1）。位相制御フラグにより、位相制御
が開始されているか否かを調べる（S2）。位相制御フラ
グ≠１、即ち位相制御が開始されていなければ、ドラム
速度が速度目標範囲内か否かを調べ（S3）、目標範囲内
であれば、位相制御を開始するために位相制御フラグを
１にし（S4）、目標範囲内でなければ、目標速度より遅
いとき演算回路34の内部レジスタの補正値に２を加算し
（S5,6）、目標速度より遅くないとき当該補正値から２
を減算する（S5,7）。
既に位相制御が開始されている場合（S2）、及びS4,
6,7の処理後、加算器38により演算回路34の補正値とＦ
−Ｖ変換器14の出力とを加算する（S8）。位相制御が開
始されている場合（即ち、位相制御フラグ＝１）には
（S9）、更に、加算器40により位相制御データ（位相補
償回路32の出力）を加算する（S10）。パルス幅変調回
路42は、このようにして得られた速度制御信号をパルス
幅変調してモータ駆動回路24に出力する（S11）。
6,7の処理後、加算器38により演算回路34の補正値とＦ
−Ｖ変換器14の出力とを加算する（S8）。位相制御が開
始されている場合（即ち、位相制御フラグ＝１）には
（S9）、更に、加算器40により位相制御データ（位相補
償回路32の出力）を加算する（S10）。パルス幅変調回
路42は、このようにして得られた速度制御信号をパルス
幅変調してモータ駆動回路24に出力する（S11）。
要約すると、位相制御が開始されていない段階では、
演算回路34は、FG信号の割込みの都度、ドラム12の回転
速度が目標速度に比べて大きいか小さいかに応じて、内
部レジスタの補正値を減算又は加算する。この加減算に
より、補正値は、目標速度に対してドラム12の負荷に応
じたモータ駆動電圧を与えるような値に調整される。検
出したドラム速度信号にその補正値を加算して速度制御
信号を形成し、当該速度制御信号をパルス幅変調してモ
ータ駆動回路24に印加する。位相制御が開始された後
は、補正値の加減算は行なわれず、位相制御データ（即
ち、位相補償回路32の出力）も加算されて速度制御信号
が形成される。
演算回路34は、FG信号の割込みの都度、ドラム12の回転
速度が目標速度に比べて大きいか小さいかに応じて、内
部レジスタの補正値を減算又は加算する。この加減算に
より、補正値は、目標速度に対してドラム12の負荷に応
じたモータ駆動電圧を与えるような値に調整される。検
出したドラム速度信号にその補正値を加算して速度制御
信号を形成し、当該速度制御信号をパルス幅変調してモ
ータ駆動回路24に印加する。位相制御が開始された後
は、補正値の加減算は行なわれず、位相制御データ（即
ち、位相補償回路32の出力）も加算されて速度制御信号
が形成される。
第３図により位相制御ルーチンを説明する。先ず、位
相制御を行なうか否かを確認するために位相制御フラグ
が１か否かを調べ（S21）、位相制御フラグが１でない
場合には、位相制御データを０（即ち、加算器40を単
に、加算器38の出力を通過させる状態）にして、リター
ンする（S22）。位相制御フラグが１のとき（S21）、Ｐ
−Ｖ変換器30が、PGパルスと垂直同期分離回路28により
分離された垂直同期信号との位相差を示す電圧信号を発
生し（S23）、位相補償回路32が位相補償する（S24）。
演算回路34は、位相補償回路32から出力される位相制御
データから、現在の位相が目標位相より小さいか否かを
調べ（S25）、小さい場合には補正値に１を加算し（S2
6）、大きい場合には補正値から１を減算する（S27）。
加算器38,40において、このように加減算した補正値
に、第２図のフローで得た速度制御データ（Ｆ−Ｖ変換
器26の出力）、及び位相制御データ（位相補償回路32の
出力）を加算し（S28,29）、速度制御信号としてパルス
幅変調回路42に印加する。
相制御を行なうか否かを確認するために位相制御フラグ
が１か否かを調べ（S21）、位相制御フラグが１でない
場合には、位相制御データを０（即ち、加算器40を単
に、加算器38の出力を通過させる状態）にして、リター
ンする（S22）。位相制御フラグが１のとき（S21）、Ｐ
−Ｖ変換器30が、PGパルスと垂直同期分離回路28により
分離された垂直同期信号との位相差を示す電圧信号を発
生し（S23）、位相補償回路32が位相補償する（S24）。
演算回路34は、位相補償回路32から出力される位相制御
データから、現在の位相が目標位相より小さいか否かを
調べ（S25）、小さい場合には補正値に１を加算し（S2
6）、大きい場合には補正値から１を減算する（S27）。
加算器38,40において、このように加減算した補正値
に、第２図のフローで得た速度制御データ（Ｆ−Ｖ変換
器26の出力）、及び位相制御データ（位相補償回路32の
出力）を加算し（S28,29）、速度制御信号としてパルス
幅変調回路42に印加する。
第２図及び第３図に示す速度制御及び位相制御方式で
は、ドラム12の回転の測定値の補正値を、ドラム12の個
々の負荷状態に応じて切り替える必要がなくなるが、ド
ラム12の回転が目標の定常状態に到達するまでに時間が
かかるという欠点がある。これに対しては、各モード
（又は負荷）に応じた標準的な補正値を予め測定してお
き、モード変化、即ち負荷の変化に応じて標準の補正値
を初期値としてプリセットするようにした構成も考えら
れるが、個々の装置の負荷の違いや経時的な負荷の変動
に対応しにくいという欠点がある。そこで本実施例で
は、モード変更の際に、変更前の補正値を演算回路34か
らメモリ36に退避し、モード復帰した時に、メモリ36の
補正値を演算回路34の内部レジスタにロードするように
した。
は、ドラム12の回転の測定値の補正値を、ドラム12の個
々の負荷状態に応じて切り替える必要がなくなるが、ド
ラム12の回転が目標の定常状態に到達するまでに時間が
かかるという欠点がある。これに対しては、各モード
（又は負荷）に応じた標準的な補正値を予め測定してお
き、モード変化、即ち負荷の変化に応じて標準の補正値
を初期値としてプリセットするようにした構成も考えら
れるが、個々の装置の負荷の違いや経時的な負荷の変動
に対応しにくいという欠点がある。そこで本実施例で
は、モード変更の際に、変更前の補正値を演算回路34か
らメモリ36に退避し、モード復帰した時に、メモリ36の
補正値を演算回路34の内部レジスタにロードするように
した。
例えば、記録モード、記録ポーズ・モード及び記録モ
ードというモード変化を考える。第４図にそのフローチ
ャートを示す。記録ポーズの指示入力があると（S4
1）、制御回路64は、演算回路34の補正値をメモリ36に
セーブし（S42）、キャプスタン16を停止して記録ポー
ズ・モードにする（S43）。記録開始を指示する記録ト
リガ入力があると（S44）、制御回路64は、先にメモリ3
6に退避した補正値を演算回路34の内部レジスタに戻し
（S45）、キャプスタン16を回転させ（S46）、以後、当
該内部レジスタの補正値を使って第２図及び第３図によ
る速度制御及び位相制御を行なう。
ードというモード変化を考える。第４図にそのフローチ
ャートを示す。記録ポーズの指示入力があると（S4
1）、制御回路64は、演算回路34の補正値をメモリ36に
セーブし（S42）、キャプスタン16を停止して記録ポー
ズ・モードにする（S43）。記録開始を指示する記録ト
リガ入力があると（S44）、制御回路64は、先にメモリ3
6に退避した補正値を演算回路34の内部レジスタに戻し
（S45）、キャプスタン16を回転させ（S46）、以後、当
該内部レジスタの補正値を使って第２図及び第３図によ
る速度制御及び位相制御を行なう。
上記構成により、記録スタート時のドラム位相制御系
における位相ずれの解消時間を大幅に短縮できる。ま
た、ドラム・モータの負荷のばらつきや経時変化にも極
めて強力なサーボ系を構築できる。メモリ36には、各動
作モードにおける定常的な補正値を別々に記憶する記憶
エリアを設けておくのがよい。なお、マイクロコンピュ
ータのリセット時には、制御回路64から演算回路に初期
値としての補正値をロードするが、メモリ36に記憶値が
ある場合にはメモリ36からロードしてもよい。
における位相ずれの解消時間を大幅に短縮できる。ま
た、ドラム・モータの負荷のばらつきや経時変化にも極
めて強力なサーボ系を構築できる。メモリ36には、各動
作モードにおける定常的な補正値を別々に記憶する記憶
エリアを設けておくのがよい。なお、マイクロコンピュ
ータのリセット時には、制御回路64から演算回路に初期
値としての補正値をロードするが、メモリ36に記憶値が
ある場合にはメモリ36からロードしてもよい。
キャプスタン16の制御についても、同様に、モード変
化の際に、演算回路54の補正値をメモリ56に退避し、モ
ード復帰時に演算回路54に戻すようにしている。
化の際に、演算回路54の補正値をメモリ56に退避し、モ
ード復帰時に演算回路54に戻すようにしている。
VTRのテープ走行時とテープ停止時との間でのモード
変化を例に説明したが、勿論、テープの定常走行速度
（通常再生）と高速走行速度（高速再生）との間でのモ
ード変化や、テープ走行方向の変更時にも適用できる。
変化を例に説明したが、勿論、テープの定常走行速度
（通常再生）と高速走行速度（高速再生）との間でのモ
ード変化や、テープ走行方向の変更時にも適用できる。
また本発明は、VTRに限らず、速度、位相、ゲイン、
サンプル周波数等に関して複数の制御状態を具備する被
制御装置を帰還制御する場合一般に適用できる。即ち、
被制御装置の動作状態の測定値を補正する補正値を一時
退避するメモリを設けることで、動作状態の移行をスム
ーズに行なえるようになる。
サンプル周波数等に関して複数の制御状態を具備する被
制御装置を帰還制御する場合一般に適用できる。即ち、
被制御装置の動作状態の測定値を補正する補正値を一時
退避するメモリを設けることで、動作状態の移行をスム
ーズに行なえるようになる。
本実施例では、動作状態の測定値とその目標値との差
によって補正される補正値を退避したが、制御装置内の
制御特性を決定する要素としてディジタル・フィルタを
用いた場合などでは、そのディジタル・フィルタにおけ
る遅延要素に相当する係数値を退避させても、同様の効
果を得られる。
によって補正される補正値を退避したが、制御装置内の
制御特性を決定する要素としてディジタル・フィルタを
用いた場合などでは、そのディジタル・フィルタにおけ
る遅延要素に相当する係数値を退避させても、同様の効
果を得られる。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、動作状態の変更に対して被制御装置を迅速に目標
状態に制御できるようになる。
れば、動作状態の変更に対して被制御装置を迅速に目標
状態に制御できるようになる。
第１図は本発明の一実施例の構成ブロック図、第２図は
速度制御の基本フローチャート、第３図は位相制御の基
本フローチャート、第４図はモード変更時の補正値を取
扱いを示すフローチャートである。 10:磁気テープ、12:ドラム、14:ドラム・モータ、16:キ
ャプスタン、18:ピンチ・ローラ、20:キャプスタン・モ
ータ、22:アンプ、24:モータ駆動回路、26:F−Ｖ変換
器、28:垂直同期分離回路、30:P−Ｖ変換器、32:位相補
償回路、34:演算回路、36:メモリ、38,40:加算器、42:
パルス幅変調回路、44:モータ駆動回路、46:F−Ｖ変換
器、28:発振器、49:分周器、50:P−Ｖ変換器、52:位相
補償回路、54:演算回路、56:メモリ、58,60:加算器、6
2:パルス幅変調回路、64:制御回路
速度制御の基本フローチャート、第３図は位相制御の基
本フローチャート、第４図はモード変更時の補正値を取
扱いを示すフローチャートである。 10:磁気テープ、12:ドラム、14:ドラム・モータ、16:キ
ャプスタン、18:ピンチ・ローラ、20:キャプスタン・モ
ータ、22:アンプ、24:モータ駆動回路、26:F−Ｖ変換
器、28:垂直同期分離回路、30:P−Ｖ変換器、32:位相補
償回路、34:演算回路、36:メモリ、38,40:加算器、42:
パルス幅変調回路、44:モータ駆動回路、46:F−Ｖ変換
器、28:発振器、49:分周器、50:P−Ｖ変換器、52:位相
補償回路、54:演算回路、56:メモリ、58,60:加算器、6
2:パルス幅変調回路、64:制御回路
Claims (2)
- 【請求項１】複数の制御状態を具備する被制御装置の動
作状態の測定値を、当該測定値とその目標値との差に応
じて逐次的に調整される補正値により補正して得られる
制御値により当該被制御装置を目標状態に制御する制御
装置であって、当該被制御装置の制御状態の変更に際し
て当該補正値を制御状態の移行に対応して一時退避する
メモリ手段を設けたことを特徴とする制御装置。 - 【請求項２】複数の制御状態を具備する被制御装置の制
御装置であって、ディジタル・フィルタ回路を含み、そ
のディジタル・フィルタ回路の遅延要素の値を制御状態
の移行に対応して一時退避するメモリ手段を設けたこと
を特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226845A JP2836222B2 (ja) | 1990-08-29 | 1990-08-29 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226845A JP2836222B2 (ja) | 1990-08-29 | 1990-08-29 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109449A JPH04109449A (ja) | 1992-04-10 |
| JP2836222B2 true JP2836222B2 (ja) | 1998-12-14 |
Family
ID=16851471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226845A Expired - Lifetime JP2836222B2 (ja) | 1990-08-29 | 1990-08-29 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836222B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488501A (ja) * | 1990-07-31 | 1992-03-23 | Iseki & Co Ltd | 制御モード設定装置 |
-
1990
- 1990-08-29 JP JP2226845A patent/JP2836222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109449A (ja) | 1992-04-10 |
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