JP2809162B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2809162B2 JP2809162B2 JP7309997A JP30999795A JP2809162B2 JP 2809162 B2 JP2809162 B2 JP 2809162B2 JP 7309997 A JP7309997 A JP 7309997A JP 30999795 A JP30999795 A JP 30999795A JP 2809162 B2 JP2809162 B2 JP 2809162B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に絶縁ゲート型電界効果トランジスタの耐圧の向上と
内部抵抗の低減技術に関する。
特に絶縁ゲート型電界効果トランジスタの耐圧の向上と
内部抵抗の低減技術に関する。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタ（Ｆ
ＥＴ）においては、ドレイン・基板間の耐圧を確保する
ためにドレイン拡散層には低濃度拡散層が設けられた構
成とされている。例えば、使用する電源電圧の最大値と
最小値との差（「限界使用電圧」ともいう）が所定電圧
（例えば５０Ｖ）以下の場合にはソース・ドレイン領域
が高濃度拡散層と低濃度拡散層とからなる２重拡散構造
とされ、限界使用電圧が例えば４０〜８０Ｖ以下の場合
にはソース・ドレイン領域は高濃度拡散層と中濃度拡散
層と低濃度拡散層とからなる３重拡散構造とされている
（例えば特開平4-208571号公報の記載参照）。
ＥＴ）においては、ドレイン・基板間の耐圧を確保する
ためにドレイン拡散層には低濃度拡散層が設けられた構
成とされている。例えば、使用する電源電圧の最大値と
最小値との差（「限界使用電圧」ともいう）が所定電圧
（例えば５０Ｖ）以下の場合にはソース・ドレイン領域
が高濃度拡散層と低濃度拡散層とからなる２重拡散構造
とされ、限界使用電圧が例えば４０〜８０Ｖ以下の場合
にはソース・ドレイン領域は高濃度拡散層と中濃度拡散
層と低濃度拡散層とからなる３重拡散構造とされている
（例えば特開平4-208571号公報の記載参照）。
【０００３】従来の絶縁ゲート型電界効果トランジスタ
の断面構成を図３に示す。図３において、３１はＰ型基
板、３２はＮ-型延長ドレイン拡散層、３３はゲート電
極、３４はドレイン電極、３５はＮ+型ドレイン拡散
層、３６はＮ+型ソース拡散層、３７はＰ+拡散層、３８
はソース電極、３９は酸化膜をそれぞれ示している。
の断面構成を図３に示す。図３において、３１はＰ型基
板、３２はＮ-型延長ドレイン拡散層、３３はゲート電
極、３４はドレイン電極、３５はＮ+型ドレイン拡散
層、３６はＮ+型ソース拡散層、３７はＰ+拡散層、３８
はソース電極、３９は酸化膜をそれぞれ示している。
【０００４】図３に示すように、耐圧を確保するため、
ドレイン拡散層を多重構造（図では２重拡散構造）と
し、ゲート電極側のドレイン拡散層３２（「延長ドレイ
ン領域」という）の不純物濃度を、ドレイン電極を引き
出す部分のドレイン拡散層３５よりも低くしている。
ドレイン拡散層を多重構造（図では２重拡散構造）と
し、ゲート電極側のドレイン拡散層３２（「延長ドレイ
ン領域」という）の不純物濃度を、ドレイン電極を引き
出す部分のドレイン拡散層３５よりも低くしている。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の絶縁ゲート型電界効果トランジスタにおいては、耐
圧を確保するため、低濃度拡散層からなる延長ドレイン
領域３２を有するため、逆に内部抵抗が増大という問題
点がある。すなわち、例えばスイッチ等の用途において
高耐圧化構成とした場合にはオン抵抗が大となってしま
う。
来の絶縁ゲート型電界効果トランジスタにおいては、耐
圧を確保するため、低濃度拡散層からなる延長ドレイン
領域３２を有するため、逆に内部抵抗が増大という問題
点がある。すなわち、例えばスイッチ等の用途において
高耐圧化構成とした場合にはオン抵抗が大となってしま
う。
【０００６】従って、本発明は、上記従来技術の問題点
に鑑みて為されたものであって、同一の絶縁ゲート型Ｆ
ＥＴを高圧型と低抵抗型に電気的に切り換えることを可
能とした構成の絶縁ゲート型電界効果トランジスタを提
供することを目的とする。
に鑑みて為されたものであって、同一の絶縁ゲート型Ｆ
ＥＴを高圧型と低抵抗型に電気的に切り換えることを可
能とした構成の絶縁ゲート型電界効果トランジスタを提
供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、同じ不純物型の低濃度層と高濃度層とを
含むドレイン領域と、ソース領域と、を有する絶縁ゲー
ト型の導体装置において、前記ドレイン領域の前記低濃
度層と前記ソース領域との間の基板表面に絶縁膜を介し
て第１のゲート電極を備え、前記ドレイン領域の前記低
濃度層上に絶縁膜を介して前記低濃度層のキャリアの増
減を制御するための第２のゲート電極を備え、オン時に
は前記ドレイン領域の前記低濃度層のキャリア濃度を増
加させるような電圧を前記第２ゲート電極に供給し、オ
フ時には前記ドレイン領域の前記低濃度層のキャリア濃
度を低下させるような電圧に切換えて該電圧を前記第２
のゲート電極に供給する、ことを特徴とする半導体装置
を提供する。
め、本発明は、同じ不純物型の低濃度層と高濃度層とを
含むドレイン領域と、ソース領域と、を有する絶縁ゲー
ト型の導体装置において、前記ドレイン領域の前記低濃
度層と前記ソース領域との間の基板表面に絶縁膜を介し
て第１のゲート電極を備え、前記ドレイン領域の前記低
濃度層上に絶縁膜を介して前記低濃度層のキャリアの増
減を制御するための第２のゲート電極を備え、オン時に
は前記ドレイン領域の前記低濃度層のキャリア濃度を増
加させるような電圧を前記第２ゲート電極に供給し、オ
フ時には前記ドレイン領域の前記低濃度層のキャリア濃
度を低下させるような電圧に切換えて該電圧を前記第２
のゲート電極に供給する、ことを特徴とする半導体装置
を提供する。
【０００８】本発明においては、好ましくは、オン時に
は前記ドレイン領域の前記低濃度層のキャリア濃度を増
加させるような電圧を前記第２ゲート電極に供給し、オ
フ時には前記ドレイン領域の前記低濃度層のキャリア濃
度を低下させるような電圧に切換えて該電圧を前記第２
のゲート電極に供給することを特徴とする。
は前記ドレイン領域の前記低濃度層のキャリア濃度を増
加させるような電圧を前記第２ゲート電極に供給し、オ
フ時には前記ドレイン領域の前記低濃度層のキャリア濃
度を低下させるような電圧に切換えて該電圧を前記第２
のゲート電極に供給することを特徴とする。
【０００９】さらに、本発明においては、同じ不純物型
の低濃度層と高濃度層とを含むドレイン領域と、同じ不
純物型の低濃度層と高濃度層とを含むソース領域と、を
有し、前記ドレイン領域の低濃度層と前記ソース領域の
前記低濃度層との間の基板表面に絶縁膜を介して第１の
ゲート電極を備え、前記ドレイン領域の低濃度層上に絶
縁膜を介して前記ドレイン領域の低濃度層のキャリアの
増減を制御するための第２のゲート電極を備え、前記ソ
ース領域の前記低濃度層上に絶縁膜を介して前記ソース
領域の前記低濃度層のキャリアの増減を制御するための
第３のゲート電極を備え、オン時には前記ドレイン領域
及び前記ソース領域の前記低濃度層のキャリア濃度を共
に増加させるような電圧を前記第２のゲート電極及び前
記第３のゲート電極に供給し、オフ時には前記ドレイン
領域及び前記ソース領域の前記低濃度層のキャリア濃度
を共に低下させるような電圧に切換え該電圧を前記第２
のゲート電極及び前記第３のゲート電極に供給するよう
な構成としてもよい。
の低濃度層と高濃度層とを含むドレイン領域と、同じ不
純物型の低濃度層と高濃度層とを含むソース領域と、を
有し、前記ドレイン領域の低濃度層と前記ソース領域の
前記低濃度層との間の基板表面に絶縁膜を介して第１の
ゲート電極を備え、前記ドレイン領域の低濃度層上に絶
縁膜を介して前記ドレイン領域の低濃度層のキャリアの
増減を制御するための第２のゲート電極を備え、前記ソ
ース領域の前記低濃度層上に絶縁膜を介して前記ソース
領域の前記低濃度層のキャリアの増減を制御するための
第３のゲート電極を備え、オン時には前記ドレイン領域
及び前記ソース領域の前記低濃度層のキャリア濃度を共
に増加させるような電圧を前記第２のゲート電極及び前
記第３のゲート電極に供給し、オフ時には前記ドレイン
領域及び前記ソース領域の前記低濃度層のキャリア濃度
を共に低下させるような電圧に切換え該電圧を前記第２
のゲート電極及び前記第３のゲート電極に供給するよう
な構成としてもよい。
【００１０】本発明によれば、延長ドレイン拡散層
（「オフセット拡散層」ともいう）上に絶縁膜を介し
て、ソース領域とドレイン領域の中間にあり基板表面上
絶縁膜を介して形成される第１のゲート電極とは電気的
に独立した、第２のゲート電極、又は第２、第３のゲー
ト電極を設け、これに所定の電圧を印加することによ
り、高耐圧型と低抵抗型の切換選択を可能としたもので
ある。すなわち、本発明によれば、同一のトランジスタ
について、耐圧が要求されるオフ時には高耐圧モード、
低抵抗が要求されるオン時には低抵抗モードに切換えて
作動させることが可能とされる。
（「オフセット拡散層」ともいう）上に絶縁膜を介し
て、ソース領域とドレイン領域の中間にあり基板表面上
絶縁膜を介して形成される第１のゲート電極とは電気的
に独立した、第２のゲート電極、又は第２、第３のゲー
ト電極を設け、これに所定の電圧を印加することによ
り、高耐圧型と低抵抗型の切換選択を可能としたもので
ある。すなわち、本発明によれば、同一のトランジスタ
について、耐圧が要求されるオフ時には高耐圧モード、
低抵抗が要求されるオン時には低抵抗モードに切換えて
作動させることが可能とされる。
【００１１】また、本発明によれば、双方向性スイッチ
（パストランジスタ）等のように、オフ時に高耐圧が要
求され、しかも極性が特定できない（信号の向きが特定
できない）場合の用途においては、絶縁ゲート型ＦＥＴ
がオフの時には第２及び第３のゲート電極に低電位を印
加して高耐圧型とし、オン時には第２及び第３のゲート
電極に高電圧を印加してオン抵抗を小とする。
（パストランジスタ）等のように、オフ時に高耐圧が要
求され、しかも極性が特定できない（信号の向きが特定
できない）場合の用途においては、絶縁ゲート型ＦＥＴ
がオフの時には第２及び第３のゲート電極に低電位を印
加して高耐圧型とし、オン時には第２及び第３のゲート
電極に高電圧を印加してオン抵抗を小とする。
【００１２】一方、ドレイン電極及びソース電極のうち
の一方に高電位が印加され、他方に低電位が印加される
場合には、第２及び第３のゲート電極に対して、高電位
が印加されるドレイン電極又はソース電極の一方に対応
する電極（第２又は第３のゲート電極の一方）には耐圧
を低下させないように低電位が供給され、低電位が印加
されるドレイン電極又はソース電極の他方に対応する電
極（第２又は第３のゲート電極の他方）にはオン抵抗を
下げるように所定の高電位が供給されるようにしてもよ
い。
の一方に高電位が印加され、他方に低電位が印加される
場合には、第２及び第３のゲート電極に対して、高電位
が印加されるドレイン電極又はソース電極の一方に対応
する電極（第２又は第３のゲート電極の一方）には耐圧
を低下させないように低電位が供給され、低電位が印加
されるドレイン電極又はソース電極の他方に対応する電
極（第２又は第３のゲート電極の他方）にはオン抵抗を
下げるように所定の高電位が供給されるようにしてもよ
い。
【００１３】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００１４】図１は、本発明の第１の実施形態の構成を
説明するための断面図である。図１において、１１はＰ
型基板、１２はＮ-型延長ドレイン拡散層、１３Ａは第
１のゲート電極、１３Ｂは第２のゲート電極、１４はド
レイン電極、１５はＮ+型ドレイン拡散層、１６はＮ+型
ソース拡散層、１７はＰ+型拡散層、１８はソース電
極、１９は酸化膜をそれぞれ示している。
説明するための断面図である。図１において、１１はＰ
型基板、１２はＮ-型延長ドレイン拡散層、１３Ａは第
１のゲート電極、１３Ｂは第２のゲート電極、１４はド
レイン電極、１５はＮ+型ドレイン拡散層、１６はＮ+型
ソース拡散層、１７はＰ+型拡散層、１８はソース電
極、１９は酸化膜をそれぞれ示している。
【００１５】図１を参照して、本実施形態に係る絶縁ゲ
ート型電界効果トランジスタにおいては、ソース拡散層
とドレイン拡散層の間の領域の表面に絶縁膜１９を介し
て第１のゲート電極１３Ａが形成されており、この第１
のゲート電極１３Ａにはこのトランジスタをオン／オフ
させる制御信号が入力される。
ート型電界効果トランジスタにおいては、ソース拡散層
とドレイン拡散層の間の領域の表面に絶縁膜１９を介し
て第１のゲート電極１３Ａが形成されており、この第１
のゲート電極１３Ａにはこのトランジスタをオン／オフ
させる制御信号が入力される。
【００１６】一方、延長ドレイン拡散層１２の表面に
は、絶縁膜１９を介して第２のゲート電極１３Ｂが形成
されている。
は、絶縁膜１９を介して第２のゲート電極１３Ｂが形成
されている。
【００１７】一般にトランジスタの構造パラメータを変
化させる時、耐圧とオン抵抗とは二律背反の関係にあ
り、高耐圧仕様になるほど、内部抵抗が大きくなってし
まう。
化させる時、耐圧とオン抵抗とは二律背反の関係にあ
り、高耐圧仕様になるほど、内部抵抗が大きくなってし
まう。
【００１８】前記した通り、延長ドレイン拡散層１２は
耐圧を確保するために設けられており、この延長ドレイ
ン拡散層１２のキャリア濃度が高くなると耐圧は低下す
るが、内部抵抗は減少する。
耐圧を確保するために設けられており、この延長ドレイ
ン拡散層１２のキャリア濃度が高くなると耐圧は低下す
るが、内部抵抗は減少する。
【００１９】本実施形態においては、第２のゲート電極
１３Ｂに印加する電圧を変えることにより、延長ドレイ
ン領域１２のキャリア濃度を等価的にコントロールし、
高耐圧型（内部抵抗大）と低耐圧型（内部抵抗小）を選
択することができるようにしたものである。
１３Ｂに印加する電圧を変えることにより、延長ドレイ
ン領域１２のキャリア濃度を等価的にコントロールし、
高耐圧型（内部抵抗大）と低耐圧型（内部抵抗小）を選
択することができるようにしたものである。
【００２０】第２のゲート電極１３Ｂへの電圧の印加方
法として、ソース電極１８に０ボルト（従って拡散層の
構造上、Ｐ型基板１１も０ボルト）を印加し、オフ時に
は、第１のゲート電極１３Ａ及び第２のゲート電極１３
Ｂともに０ボルトを印加する。
法として、ソース電極１８に０ボルト（従って拡散層の
構造上、Ｐ型基板１１も０ボルト）を印加し、オフ時に
は、第１のゲート電極１３Ａ及び第２のゲート電極１３
Ｂともに０ボルトを印加する。
【００２１】オン時には、第１のゲート電極１３Ａに低
圧系論理回路のＨｉｇｈレベルである５Ｖを印加し、第
２のゲート電極１３Ｂに高圧系論理回路のＨｉｇｈレベ
ルである１５０Ｖを印加する。
圧系論理回路のＨｉｇｈレベルである５Ｖを印加し、第
２のゲート電極１３Ｂに高圧系論理回路のＨｉｇｈレベ
ルである１５０Ｖを印加する。
【００２２】そして、オフ時には、第２のゲート電極１
３Ｂが０ボルトであるため、Ｎ-型延長ドレイン拡散層
１２のキャリア濃度は低く、例えば耐圧１８０Ｖ以上を
確保することができる。
３Ｂが０ボルトであるため、Ｎ-型延長ドレイン拡散層
１２のキャリア濃度は低く、例えば耐圧１８０Ｖ以上を
確保することができる。
【００２３】一方、オン時には、第２のゲート電極１３
Ｂに正の高電圧が印可されているため、Ｎ-型延長ドレ
イン拡散層１２のキャリア濃度が大きくなり、オン抵抗
を、例えば、第２のゲート電極１３Ｂにも５Ｖ印加した
場合と比較して、約３０％小さくすることができる。
Ｂに正の高電圧が印可されているため、Ｎ-型延長ドレ
イン拡散層１２のキャリア濃度が大きくなり、オン抵抗
を、例えば、第２のゲート電極１３Ｂにも５Ｖ印加した
場合と比較して、約３０％小さくすることができる。
【００２４】なお、１００Ｖ程度の高圧系の論理回路
も、通常、低圧系（例えば５Ｖ程度）の論理回路と同一
チップ上に形成されるため、第１のゲート電極１３Ａ及
び第２のゲート電極１３Ｂに対して制御電圧を印加する
にあたり、特別に論理回路を設けることは必要とされ
ず、単に配線パターンを変更するだけでよい。
も、通常、低圧系（例えば５Ｖ程度）の論理回路と同一
チップ上に形成されるため、第１のゲート電極１３Ａ及
び第２のゲート電極１３Ｂに対して制御電圧を印加する
にあたり、特別に論理回路を設けることは必要とされ
ず、単に配線パターンを変更するだけでよい。
【００２５】図２を参照して、本発明の第２の実施形態
を説明する。図２は、本発明の第２の実施形態の断面構
成を示す図である。
を説明する。図２は、本発明の第２の実施形態の断面構
成を示す図である。
【００２６】一般的な用途では、延長ドレイン領域は、
電位設定の制約上、基板との電位差の大きいドレイン側
にのみ設けられるが、双方とも電位差の大きくなるスイ
ッチング用途（例えばアナログスイッチ）等では、図２
に示すように、第１のゲート電極２３を中心とする軸対
称型の構造にすることが必要とされる。
電位設定の制約上、基板との電位差の大きいドレイン側
にのみ設けられるが、双方とも電位差の大きくなるスイ
ッチング用途（例えばアナログスイッチ）等では、図２
に示すように、第１のゲート電極２３を中心とする軸対
称型の構造にすることが必要とされる。
【００２７】軸対称型構造のため、前記第１の実施形態
における第２のゲート電極１３Ｂは、２個存在すること
になり、第２のゲート電極２３Ａ、第３のゲート電極２
３Ｂとして示してある。
における第２のゲート電極１３Ｂは、２個存在すること
になり、第２のゲート電極２３Ａ、第３のゲート電極２
３Ｂとして示してある。
【００２８】トランジスタがオフ状態の時、図３におけ
るソースとドレインには高耐圧が要求され、しかもその
極性は特定できない場合が多い。このため、オフ状態で
は第２及び第３のゲート電極２３Ａ、２３Ｂに対応する
拡散層のキャリア濃度を低下させる電位を印加する。
るソースとドレインには高耐圧が要求され、しかもその
極性は特定できない場合が多い。このため、オフ状態で
は第２及び第３のゲート電極２３Ａ、２３Ｂに対応する
拡散層のキャリア濃度を低下させる電位を印加する。
【００２９】一方、オン状態時では、ソースとドレイン
間の耐圧は要求されず、内部抵抗が低いことが要求され
る。このため、オン状態の時には、第２及び第３のゲー
ト電極２３Ａ、２３Ｂに、それぞれ延長ドレイン領域２
２Ａ、２２Ｂのキャリア濃度を大きくさせる電位を印加
する。
間の耐圧は要求されず、内部抵抗が低いことが要求され
る。このため、オン状態の時には、第２及び第３のゲー
ト電極２３Ａ、２３Ｂに、それぞれ延長ドレイン領域２
２Ａ、２２Ｂのキャリア濃度を大きくさせる電位を印加
する。
【００３０】なお、第２及び第３のゲート電極２３Ａ、
２３Ｂに印加する電圧を供給する場合、これらの電圧
は、通常、低圧系（例えば５Ｖ）及び高圧系が絶縁ゲー
ト型電界効果トランジスタを含む集積回路内に設けられ
ているため、前記したと同様、第２及び第３のゲート電
極２３Ａ、２３Ｂに制御電圧を供給するための特別な論
理回路を新たに構成することは必要とされず、例えば単
に配線パターンを変更するだけで済む場合もあり、回路
構成が複雑化することはない。
２３Ｂに印加する電圧を供給する場合、これらの電圧
は、通常、低圧系（例えば５Ｖ）及び高圧系が絶縁ゲー
ト型電界効果トランジスタを含む集積回路内に設けられ
ているため、前記したと同様、第２及び第３のゲート電
極２３Ａ、２３Ｂに制御電圧を供給するための特別な論
理回路を新たに構成することは必要とされず、例えば単
に配線パターンを変更するだけで済む場合もあり、回路
構成が複雑化することはない。
【００３１】本実施形態の作用効果として、例えば、第
２及び第３のゲート電極２３Ａ、２３Ｂに対基板電圧を
０から５０Ｖに変化させたとすると、耐圧は８０Ｖから
２０Ｖへと低下するが、逆にオン抵抗は５Ωから１Ωへ
と小さくなる。
２及び第３のゲート電極２３Ａ、２３Ｂに対基板電圧を
０から５０Ｖに変化させたとすると、耐圧は８０Ｖから
２０Ｖへと低下するが、逆にオン抵抗は５Ωから１Ωへ
と小さくなる。
【００３２】一方、これを、耐圧８０Ｖ、オン抵抗１Ω
の通常の絶縁ゲート型電界効果トランジスタで置き換え
た場合、その面積は増大し、本実施形態と比べて４倍程
度となる（すなわち簡単のため抵抗で考えると、耐圧８
０Ｖの場合の抵抗（＝電圧／電流）は耐圧２０Ｖのもの
の４倍となり、これに伴い面積も増大する）。
の通常の絶縁ゲート型電界効果トランジスタで置き換え
た場合、その面積は増大し、本実施形態と比べて４倍程
度となる（すなわち簡単のため抵抗で考えると、耐圧８
０Ｖの場合の抵抗（＝電圧／電流）は耐圧２０Ｖのもの
の４倍となり、これに伴い面積も増大する）。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
ソース領域とドレイン領域の中間にあり基板表面上絶縁
膜を介して形成される第１のゲート電極とは電気的に独
立した、延長ドレイン拡散層上に絶縁膜を介して第２の
ゲート電極、又は第２、第３のゲート電極を設け、これ
に所定の電圧を印加することにより、同一トランジスタ
について高耐圧型モードと低抵抗型モードとの選択を行
うことができる。
ソース領域とドレイン領域の中間にあり基板表面上絶縁
膜を介して形成される第１のゲート電極とは電気的に独
立した、延長ドレイン拡散層上に絶縁膜を介して第２の
ゲート電極、又は第２、第３のゲート電極を設け、これ
に所定の電圧を印加することにより、同一トランジスタ
について高耐圧型モードと低抵抗型モードとの選択を行
うことができる。
【００３４】このため、本発明によれば、例えば、耐圧
の要求されるオフ時には高耐圧モード、低抵抗の要求さ
れるオン時には低抵抗モードとして作動させることがで
きる。その際、この切換に必要で、第２又は第２及び第
３のゲート電極に印加しなければならない絶縁ゲート型
電界効果トランジスタのオン／オフに同期のとれた信号
は、例えば本発明に係る絶縁ゲート型電界効果トランジ
スタと同一チップ上に形成される集積回路内に設けられ
ることから、回路の複雑化は抑止されている。
の要求されるオフ時には高耐圧モード、低抵抗の要求さ
れるオン時には低抵抗モードとして作動させることがで
きる。その際、この切換に必要で、第２又は第２及び第
３のゲート電極に印加しなければならない絶縁ゲート型
電界効果トランジスタのオン／オフに同期のとれた信号
は、例えば本発明に係る絶縁ゲート型電界効果トランジ
スタと同一チップ上に形成される集積回路内に設けられ
ることから、回路の複雑化は抑止されている。
【図１】本発明の第１の実施形態の断面構成を示す図で
ある。
ある。
【図２】本発明の第２の実施形態の断面構成を示す図で
ある。
ある。
【図３】従来の絶縁ゲート型電界効果トランジスタの断
面構成を示す図である。
面構成を示す図である。
１１ Ｐ型基板 １２ Ｎ-型延長ドレイン拡散層 １３Ａ 第１のゲート電極 １３Ｂ 第２のゲート電極 １４ ドレイン電極 １５ Ｎ+型ドレイン拡散層 １６ Ｎ+型ソース拡散層 １７ Ｐ+型拡散層 １８ ソース電極 １９ 酸化膜 ２１ Ｐ型基板 ２２Ａ、２２Ｂ 延長ドレイン領域 ２３ 第１のゲート電極 ２３Ａ 第２のゲート電極 ２３Ｂ 第３のゲート電極 ２４Ａ ドレイン電極 ２４Ｂ ソース電極 ２５Ａ Ｎ+型ドレイン拡散層 ２５Ｂ Ｎ+型ソース拡散層 ２９ 酸化膜 ３１ Ｐ型基板 ３２ Ｎ-型延長ドレイン拡散層 ３３ ゲート電極 ３４ ドレイン電極 ３５ Ｎ+型ドレイン拡散層 ３６ Ｎ+型ソース拡散層 ３７ Ｐ+拡散層 ３８ ソース電極 ３９ 酸化膜
Claims (5)
- 【請求項１】同じ不純物型の低濃度層と高濃度層とを含
むドレイン領域と、ソース領域と、を有する絶縁ゲート
型の導体装置において、 前記ドレイン領域の前記低濃度層と前記ソース領域との
間の基板表面に絶縁膜を介して第１のゲート電極を備
え、 前記ドレイン領域の前記低濃度層上に絶縁膜を介して前
記低濃度層のキャリアの増減を制御するための第２のゲ
ート電極を備え、 オン時には前記ドレイン領域の前記低濃度層のキャリア
濃度を増加させるような電圧を前記第２ゲート電極に供
給し、オフ時には前記ドレイン領域の前記低濃度層のキ
ャリア濃度を低下させるような電圧に切換えて該電圧を
前記第２のゲート電極に供給する、 ことを特徴とする半
導体装置。 - 【請求項２】オン時に前記第１のゲート電極へ印加され
るハイレベルの電圧よりも前記第２のゲート電極へ印加
する電圧の方が高い、ことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】同じ不純物型の低濃度層と高濃度層とを含
むドレイン領域と、同じ不純物型の低濃度層と高濃度層
とを含むソース領域と、を有し、 前記ドレイン領域の低濃度層と前記ソース領域の前記低
濃度層との間の基板表面に絶縁膜を介して第１のゲート
電極を備え、 前記ドレイン領域の低濃度層上に絶縁膜を介して前記ド
レイン領域の低濃度層のキャリアの増減を制御するため
の第２のゲート電極を備え、 前記ソース領域の前記低濃度層上に絶縁膜を介して前記
ソース領域の前記低濃度層のキャリアの増減を制御する
ための第３のゲート電極を備え、 オン時には前記ドレイン領域及び前記ソース領域の前記
低濃度層のキャリア濃度を共に増加させるような電圧を
前記第２のゲート電極及び前記第３のゲート電極に供給
し、オフ時には前記ドレイン領域及び前記ソース領域の
前記低濃度層のキャリア濃度を共に低下させるような電
圧に切換え該電圧を前記第２のゲート電 極及び前記第３
のゲート電極に供給する、 ことを特徴とする半導体装
置。 - 【請求項４】前記ドレイン領域及び前記ソース領域の前
記高濃度層上にそれぞれ設けられるドレイン電極及びソ
ース電極のうちの一方に高電位が印加され、他方に低電
位が印加される際に、前記第２ゲート電極と第３のゲー
ト電極とに対して、高電位が印加される、前記ドレイン
電極又は前記ソース電極の一方に対応する電極には耐圧
を低下させないように所定の低電位を供給すると共に、
低電位が印加される、前記ドレイン電極又は前記ソース
電極の他方に対応する電極にはオン抵抗を下げるように
所定の高電位を供給することを特徴とする請求項３記載
の半導体装置。 - 【請求項５】第１導電型の基板内に逆導電型のドレイン
拡散層及び逆導電型のソース拡散層を有する絶縁ゲート
型電界効果トランジスタにおいて、 前記ソース拡散層と前記ドレイン拡散層との間に絶縁膜
を介して前記第１導電型基板の表面に形成される第１の
ゲート電極と、前記ドレイン拡散層と前記ソース拡散層
上のうちのいずれか一方又は両方の拡散層上に絶縁膜を
介して形成される第２のゲート電極、又は、第２及び第
３のゲート電極、を備え、 オン時には前記ドレイン領域、又は、前記ドレイン領域
及び前記ソース領域の前記低濃度層のキャリア濃度を共
に増加させるような電圧を前記第２のゲート電極、又
は、前記第２及び前記第３のゲート電極に供給し、 オフ時には前記ドレイン領域、又は、前記ドレイン領域
及び前記ソース領域の前記低濃度層のキャリア濃度を共
に低下させるような電圧に切換え、該電圧を前記第２の
ゲート電極、又は、前記第２及び前記第３のゲート電極
に供給する、 ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309997A JP2809162B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309997A JP2809162B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129879A JPH09129879A (ja) | 1997-05-16 |
| JP2809162B2 true JP2809162B2 (ja) | 1998-10-08 |
Family
ID=17999906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7309997A Expired - Lifetime JP2809162B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809162B2 (ja) |
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| JPH07263689A (ja) * | 1994-03-23 | 1995-10-13 | Sony Corp | ダブルゲートトランジスタ |
-
1995
- 1995-11-02 JP JP7309997A patent/JP2809162B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH09129879A (ja) | 1997-05-16 |
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