KR20050053001A - 양방향 레벨 시프트 회로를 구비한 파워 소자 - Google Patents

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KR20050053001A
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Abstract

제1 입력을 가지고 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열된 제어신호 발생기를 포함하는 게이트 드라이버가 개시된다. 이 게이트 제어신호 발생기는 게이트 드라이버의 고측 근처에 제공된다. 제1 부회로는 신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖는다. 제1 및 제2 신호통로들은 게이트 제어신호 발생기의 제1 입력에 결합된다. 제2 신호통로는 경감된 신호 지연으로 제1 입력에 신호를 제공하도록 배열된다. 비교기가 고측으로부터의 신호들을 수신하도록 배열된다. 이 비교기는 게이트 드라이버의 저측 근처에 제공된다.

Description

양방향 레벨 시프트 회로를 구비한 파워 소자{POWER DEVICE WITH BI-DIRECTIONAL LEVEL SHIFT CIRCUIT}
본 발명은 파워 반도체소자의 게이트를 구동하기 위한 레벨 시프트 회로(level shift circuit)를 갖는 게이트 드라이버에 관한 것이다.
다수의 저전압 전자회로들, 예컨대 MOSFET 소자들이 고전압 스위칭 트랜지스터들, 예컨대 파워 MOSFET들, 절연된 게이트 바이폴라 트랜지스터 소자들(IGBTs), 게이트 제어 사이리스터들 등을 구동하기 위해 사용된다. 파워 반도체 스위치 또는 소자는 문턱전압(threshold voltage)의 아래에서 위로 게이트-소오스 전압을 올림으로써 비전도 상태에서 전도 상태로 전환된다. 여기서, 용어 "파워 소자" 또는 "파워 반도체소자"는 파워 MOSFET, IGBT, 사이리스터 등을 언급한다.
하나 이상의 저전압 트랜지스터들이, 게이트 드라이버의 출력 노드에 결합되어, 파워 소자의 게이트 또는 제어 단자에 적당한 전압들을 인가하여 파워 소자를 턴온 또는 턴오프시킨다. 상기 파워 소자가 N-채널 금속 산화 반도체 전계효과 트랜지스터(NMOSFET)일 때, 상기 소자는 파워 스위치의 게이트에 고전압을 인가함으로써 턴온되며, 상기 게이트에 저전압을 인가함으로써 턴오프된다. 대조적으로, 상기 파워 소자가 P-채널 금속 산화 반도체 전계효과 트랜지스터(PMOSFET)이면, 상기 소자는 상기 파워 스위치의 게이트에 저전압을 인가함으로써 턴온되고, 상기 게이트에 고전압을 인가함으로써 턴오프된다. 달리 설명되지 않는 한, 여기서 사용되는 파워 소자들은 설명의 편의를 위해 N형 소자들을 언급한다.
일반적으로, 게이트 드라이버는, 작은 제어신호의 전위를 상기 파워 소자를 턴온시키기에 더 적합한 고전압 레벨로 시프트하기 위한, 레벨 시프트 회로(level shifting circuit)를 포함한다. 게이트 드라이버는 고측부(high side portion)와 저측부(low side portion)을 갖는 단일의 소자로 패키징될 수 있으며, 상기 고측은 상기 파워 소자의 고측 스위치 또는 트랜지스터를 턴온 또는 턴오프하기 위해 사용되고 상기 저측은 상기 파워 소자의 저측 스위치 또는 트랜지스터를 턴온 또는 턴오프하기 위해 사용된다. 상기 고측 스위치는 고전압 소오스, 예컨대 1000 볼트에 결합된 드레인을 가지나, 상기 저측 스위치는 저전압 소오스, 예컨대 상기 고측 스위치의 소오스에 결합된 드레인을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 새로운 레벨 시프트 회로를 갖는 게이트 드라이버 및 파워 모듈을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 신호지연을 감소시키어 소자 성능을 향상시킬 수 있는 게이트 드라이버 및 파워 모듈을 제공하는 데 있다.
일 실시예에 있어서, 파워 모듈은 제1 단자, 제2 단자 및 제3 단자를 갖는 파워 반도체 소자를 포함한다. 상기 제2 단자는 상기 제1 단자와 제3 단자 사이의 전기 흐름을 조정하기 위한 제어 단자이다. 게이트 드라이버는 상기 파워 소자의 제2 단자에 결합된 출력 노드를 가지어 상기 파워 반도체 소자에 제어신호들을 제공한다. 상기 게이트 드라이버는 제1 입력 및 제2 출력을 갖는 게이트 제어신호 발생기와 신호들을 전달하기에 적합한 제1 신호통로 및 제2 신호통로를 갖는 제1 부회로(sub-circuit)를 포함한다. 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합된다. 상기 제2 신호통로는 경감된 신호 지연으로 상기 제1 입력에 신호를 제공하도록 배열된다. 상기 게이트 드라이버는 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제2 부회로를 더 포함한다.
다른 실시예에 있어서, 게이트 드라이버는, 제1 입력을 갖고 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열된 게이트 제어신호 발생기와, 신호들을 전달하기에 적합한 제1 신호통로 및 제2 신호통로를 갖는 부회로를 포함한다. 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합된다. 상기 제2 신호통로는 경감된 신호 지연으로 상기 제1 입력에 신호를 제공하도록 배열된다.
또 다른 실시예에 있어서, 파워 소자는 제1 입력을 갖고 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열된 게이트 제어신호 발생기를 포함한다. 제1 부회로는 신호들을 전달하기에 적합한 제1 신호통로 및 제2 신호통로를 갖는다. 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합된다. 상기 제2 신호통로는 경감된 신호 지연으로 상기 제1 입력에 신호를 제공하도록 배열된다. 제2 부회로는 신호들을 전달하기에 적합한 제3 신호통로 및 제4 신호통로를 갖는다. 상기 제3 및 제4 신호통로들은 상기 게이트 제어신호 발생기의 제2 입력에 결합된다. 상기 게이트 제어신호 발생기의 제1 입력은 상기 제1 부회로로부터 제1 전압의 신호를 수신하고, 상기 게이트 제어신호 발생기의 제2 입력은 상기 제2 부회로로부터 제2 전압의 신호를 수신한다. 상기 게이트 제어신호 발생기는 상기 제1 전압의 신호와 상기 제2 전압의 신호 사이의 전압차에 따른 게이트 제어신호를 출력한다. 상기 제2 신호통로 및 제4 신호통로는 피드포워드(feed forward) 접속들이다.
도 1은 본 발명의 일 실시예에 따른 파워 모듈(100)을 개략적으로 나타낸다. 상기 파워 모듈은, 고측 드라이버(high side driver, 104) 및 저측 드라이버(low side driver, 106)를 갖는 제1 파워 소자 또는 게이트 드라이버(102), 고측 트랜지스터(110) 및 저측 트랜지스터(112)를 갖는 제2 파워 소자 또는 스위치(108), 및 신호 공급기 또는 펄스폭 변조(pulse width modulation: PWM) 제어기(114)를 포함한다.
상기 제2 파워 소자(108)는 하프 브리지(half bridge) 배열을 갖는다. 드레인(drain)은 고전압 소오소, 예컨대 1000 볼트에 결합되고, 소오스(source)는 상기 저측 트랜지스터의 드레인에 결합된다. 한편, 상기 저측 트랜지스터의 소오스는 접지된다. 또 다른 실시예에 있어서, 상기 고측 트랜지스터의 드레인 및 소오스는 양의 전압 소오스, 예컨대 500 볼트 및 음의 전압 소오스, 예컨대 -500 볼트에 결합된다.
상기 파워 소자(108)는 고측 트랜지스터(110)의 소오스와 저측 트랜지스터(112)의 드레인 사이의 노드에 결합된 출력 노드(114)를 포함한다. 상기 출력 노드는 외부 부하에 결합되고 출력 전압 신호를 제공하여 외부 부하를 구동한다. 도시된 바와 같이, 고측 드라이버(104) 및 저측 드라이버(106)는 고측 게이트 제어신호(HG) 및 저측 게이트 제어신호(LG)를 고측 트랜지스터(110)의 게이트 전극 및 저측 트랜지스터(112)의 게이트 전극에 각각 제공한다. 고측 트랜지스터(110)의 소오스로부터의 피드백(feed back) 신호(HS)가 상기 고측 드라이버에 의해 고측 제어신호(HG)를 생성하는 데 사용되도록 고측 드라이버(104)에 제공된다.
도 1 및 도 2를 참조하면, PWM 제어기(114)는, 상기 고측 드라이버 및 저측 드라이버에 의해 사용되어 고측 게이트 제어신호(HG) 및 저측 게이트 제어신호(LG)를 각각 생성하는, 고측 신호(HC) 및 저측 신호(LC)를 제공한다. 상기 저측 드라이버 내의 트랜시버(202)는 고측 신호(HC)를 수신하고 상기 고측 드라이버에 제공된 고측 수신기(204)에 하나 이상의 적절한 신호들을 전송한다. 고측 수신기(204)가 상기 고측 드라이버 내의 회로(206)에 신호를 전송하고, 차례로 상기 회로가 고측 트랜지스터(110)의 게이트 전극에 고측 게이트 제어 신호(HG)를 제공한다. 저측 수신기(208)는 저측 신호(LC)를 수신하고 회로(210)에 신호를 전송하고, 차례로 상기 회로는 저측 트랜지스터(112)의 게이트 전극에 저측 게이트 제어신호(LG)를 제공한다. 일 실시예에 있어서, 상기 고측 드라이버는 회로(206)를 포함하지 않는다. 즉, 수신기(204)에서 신호 출력은 상기 고측 트랜지스터의 게이트 전극에 직접 공급된다.
동작시, 고출력전압 Vout을 상기 출력 노드를 통해 제공하기 위해 상기 고측 트랜지스터는 턴온되고 상기 저측 트랜지스터는 턴오프된다. 이와 달리, 저출력전압 Vout을 상기 출력 노드를 통해 제공하기 위해 상기 고측 트랜지스터는 턴오프되고 상기 저측 트랜지스터는 턴온된다.
상기 고측 트랜지스터가 턴온되는 동안 저측 트랜지스터(112)가 턴온되지 않도록, 지연회로가 저측 드라이버(106), 예컨대 회로(210) 내에 제공될 수 있다. 즉, 상기 지연회로는 상기 고측 트랜지스터의 턴온 시간과 상기 저측 트랜지스터의 턴온 시간 사이에 데드(dead) 시간을 제공하여 교차 전도(cross conduction)를 방지한다. 상기 지연회로는 "파워 소자들을 위한 효율적인 게이트 드라이버 IC(Efficient Gate Driver IC for Power Devices)"라는 제목으로 2002년 4월 30일에 출원되고, 현 양수인에게 양도된 미국특허 출원(대리인 도켓: 011775-011210US)에 더 자세하게 설명되어 있는 바와 같이, 복수개의 직렬 인버터들(inverters)을 사용하여 요구되는 신호지연을 얻을 수 있다. 상기 미국특허 출원은 여기서 모든 목적들에 대해 참조문헌으로 포함된다.
일 실시예에 있어서, 아래에 설명된 레벨 시프트 회로(level shift curcuit) 및 관련 구성요소들은 트랜시버(202) 및 수신기(204)를 포함하는 신호 발생기(208) 내에 제공된다. 상기 신호 발생기(208)는 본 실시예에 있어서 상기 고측 및 저측 드라이버들(104, 106) 내에 분배된다. 다른 실시예들에 있어서, 신호 발생기(208)는 전적으로 상기 고측 드라이버 내에 제공된다.
도 3은 본 발명의 일 실시예에 따른 저항 레벨 시프트 회로(302)를 포함하는 신호 발생기(300)를 나타낸다. 점선(304)은 상기 신호 발생기 내의 다양한 구성요소들이 고측 드라이버에 제공되는지 또는 저측 드라이버에 제공되는지를 지시한다. 상기 고측 또는 저측 드라이버 내의 이들 구성요소들의 위치는 특정 실시예이다. 예를 들면, 본 실시예에 있어서, 레벨 시프트 회로(302)는 상기 고측 및 저측 드라이버들 사이에 분배된다. 그러나, 상기 레벨 시프트 회로는 전적으로 상기 고측 드라이버 내에 제공될 수 있다.
신호 발생기(300)는 제1 전압 소오스(306) 및 복수개의 인버터들(310, 312, 314)에 결합된 펄스 발생기(308)를 포함한다. 상기 인버터들은 두개의 다른 그룹들로 직렬로 정렬된다. 제1 그룹은 인버터들(310, 312)을 포함하고, 제2 그룹은 인버터(314)를 포함한다. 제1 그룹 및 제2 그룹의 상기 인버터들은 레벨 시프트 회로(302)에 상보적인(complementary) 신호들을 출력하도록 배열된다. 즉, 상기 제1 그룹은 제1 신호(V1)를 출력하고, 제2 그룹은 제1 신호(V1)에 상보적인 제2 신호(V1')를 출력한다.
레벨 시프트 회로(302)의 제1 부회로(sub-curcuit, 316)는 상기 제1 신호(V1)를 수신한다. 제1 부회로(316)는 저항(R1), 캐패시터(C1) 및 캐패시터(Cs)를 포함한다. 저항(R1)의 제1 노드(318)는 상기 제1 그룹의 인버터들의 출력에 결합된다. 저항(R1)의 제2 노드(320)는 게이트 제어신호를 발생시키기 위해 사용되는 제1 전압을 출력하며, 이에 대해서는 나중에 자세히 설명한다. 캐패시터(C1)는 저항-기판(resistor-to-substrate) 캐패시턴스를 나타낸다. 이와 달리, 캐패시터(Cs)는 본드패드-기판(bond pad-to-substrate) 캐패시턴스를 나타낸다. 캐패시터(Cs)의 제1 노드(322, 예컨대 기판)는 저항(R1)의 제1 노드(318)에 결합되고, 캐패시터(Cs)의 제2 노드(324, 예컨대 본드패드)는 저항(R1)의 제2 노드(320)에 결합된다. 여기서 사용될 때, 용어 "기판"은 상기 기판 상에 형성된 도전층, 예컨대 N 확산층을 포함한다.
일 실시예에 있어서, 캐패시터(Cs)는, 계속해서 더 상세히 설명되는 바와 같이, 본딩패드 하부에 그리고 상기 반도체 기판의 상부면 상에 도전층을 제공함으로써 형성된다. 상기 도전층은 저항(R1) 하부에서 연장되고 저항(R1)의 제1 노드에 전기적으로 결합된다. 따라서, 캐패시터(Cs)의 제2 노드(324)는 캐패시터(C1)와 공통적으로 사용된다. 즉, 캐패시터들(C1, Cs)은 복귀점들(return points)로 제공된다. 캐패시터(Cs)에 의해 제공된 피드포워드 접속(326) 및 그것의 노드들(322, 324)은 지연(lag) 또는 폴(pole)(신호지연)이 신호의 가장자리들(edges)에 도입되는 것을 방지함으로써 소자 성능을 향상시킨다. 상기 피드포워드 접속, 즉 도전층이 없다면, 캐패시터(C1)는 소자 성능을 열화시키는 저항-기판 부유 캐패시턴스를 나타낼 것이다.
유사하게, 레벨 시프트 회로(302)의 제2 부회로(328)는 상기 제2의 상보적인 신호(V1')를 수신한다. 제2 부회로(328)는 저항(R1a), 캐패시터(C1a) 및 캐패시터(Csa)를 포함한다. 저항(R1a)의 제1 노드(330)는 상기 제2 인버터 그룹의 출력에 결합된다. 저항(R1a)의 제2 노드(332)는 게이트 제어신호를 발생시키기 위해 사용되는 제2 전압을 출력한다. 캐패시터(C1a)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(Csa)는 패드금속-기판 캐패시턴스를 나타낸다. 캐패시터(Csa)의 제1 노드(334)는 저항(R1a)의 제1 노드(330)에 결합되고, 캐패시터(Csa)의 제2 노드(336)는 저항(R1a)의 제2 노드(332)에 결합된다.
캐패시터(Csa)는 본딩패드 하부에 그리고 상기 반도체 기판의 상부면 상에 도전층을 제공함으로써 형성된다. 상기 도전층은 저항(R1a) 하부에서 연장되고 저항(R1a)의 제1 노드에 전기적으로 결합된다. 따라서, 캐패시터(Csa)의 제2 노드는 캐패시터(C1a)와 공통적으로 사용된다. 피드포워드 접속(336)은 캐패시터(Csa)에 의해 제공되고, 그것의 노드들(332, 334)은, 위에서 설명한 바와 같이, 소자 성능을 향상시킨다.
레벨 시프트 회로(302)는 제1 입력(340), 제2 입력(342) 및 출력(344)을 갖는 히스테리시스 비교기(338, 또는 게이트 제어신호 발생기)를 포함한다. 상기 제1 입력은 제1 전압을 출력하는 저항(R1)의 노드(320)에 결합되고, 상기 제2 입력은 상기 제1 전압에 상보적인 제2 전압을 출력하는 저항(R1a)의 노드(332)에 결합된다. 캐패시터들(C2, C2a)이 제1 입력(340) 및 제2 입력(342)과 결합된다. 상기 제1 전압 및 제2 전압 사이의 전압차(V2)는, 상기 비교기를 구동하고 상기 출력 노드(344)를 통해 고측 게이트 제어신호(HG)를 출력하기 위해 사용된다.
레벨 시프트 회로(302)는 제1 캐패시터-저항 회로망(346) 및 제2 캐패시터-저항 회로망(348)을 더 포함한다. 상기 제1 캐패시터-저항 회로망의 입력 노드(350)는 상기 제1 부회로의 출력에 결합된다. 상기 제1 캐패시터-저항은 저항(R2), 저항(R3) 및 캐패시터(C3)를 포함한다. 저항들(R2, R3)은 병렬연결로 제공되고 상기 제1 부회로의 출력에 결합된다. 캐패시터(C3)는 저항(R3)에 직렬로 제공되고 제2 전압 소오스(352)에 결합된다. 제2 전압 소오스(352)는 또한 저항(R2)의 일단부에 결합된다.
유사하게, 상기 제2 캐패시터-저항 회로망의 입력 노드(354)는 상기 제2 부회로의 출력에 결합된다. 상기 제2 캐패시터-저항 회로망은 저항(R2a), 저항(R3a) 및 캐패시터(C3a)를 포함한다. 저항들(R2a, R3a)은 병렬연결로 제공되고 상기 제2 부회로의 출력에 결합된다. 캐패시터(C3a)는 저항(R3a)에 직렬로 제공되고 제2 전압 소오스(352)에 결합된다. 제2 전압 소오스(352)는 또한 저항(R2a)의 일단부에 결합된다.
일 실시예에 있어서, 캐패시터들(C2, C2a, C3, C3a) 및 저항들(R2, R2a, R3, R3a)의 값들은 선택적으로 제공되어 피드포워드 접속들(326, 328)에 의해 발생될 수 있는 전압 스파이크를 방지한다. 상기 레벨 시프트 회로(302)는 50:1의 감쇠(attenuation)를 얻기 위해 다음의 값들로 제공되었다.
C2 = 50 pf
C2a = 50 pf
C3 = 5 pf
C3a = 5 pf
R2 = 20,000 옴
R2a = 20,000 옴
R3 = 10,000 옴
R3a = 10,000 옴
더 큰 감쇠비가 요구된다면, 상기 캐패시터들의 값들이 증가되고 상기 저항들의 값들이 감소될 수 있다. 이와 반대로, 더 작은 감쇠비가 요구된다면, 상기 캐패시터들의 값들이 감소되고 상기 저항들의 값들이 증가될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 레벨 시프트 회로(302)의 제1 부회로(316)의 부분적으로 층이 제거된 개략적인 구조 평면도(400)이다. 구조체(400)는, 기판(도시하지 않음)의 상부면 상에 제공된 도전층(402), 상기 도전층 일부를 덮는 본드패드(404), 상기 저항(R1), 상기 본드패드(404)에 본딩된 노드(도 3의 320)에 대응하는 와이어(406), 및 노드(도 3의 318)에 대응하는 금속화층(metallization layer, 408)을 나타낸다. 저항(R1)은 콘택들(410, 412)을 통해 와이어(406) 및 금속화층(408)에 각각 결합된다. 콘택(414)은 금속화층(408) 및 도전층(402)에 전기적으로 결합하여 피드포워드 접속(도 3의 326)을 제공한다. 도전층(402)은 일 실시예에 있어서 N 확산 영역이다. 도전층(402)은 저항(R1) 및 본드패드(404) 하부에서 연장하여 캐패시터들(C1, Cs)를 제공한다.
도 4b는 본 발명의 일 실시예에 따른 화살선(AA)를 따라 취해진 구조체(400)의 개략적인 단면도를 나타낸다. 구조체(400)는, 기판(416), 도전층(402), 본드패드(404), 와이어(406), 금속화층(408), 콘택들(410, 412, 414) 및 저항(R1)을 나타낸다. 구조체(400)는, 도전층(402) 상부에 제공되어 상기 도전층을 저항(R1) 및 본드패드(404)로부터 분리시키는 유전층(418)을 더 포함한다. 유전층(418)은 따라서 캐패시터들(C1, Cs)를 제공한다.
일 실시예에 있어서, 상기 유전층(418)은 산화층(oxide layer)이다. 상기 본드패드 하부의 상기 산화층의 두께는 약 10,000 옹스트롱이고, 저항(R1) 하부의 상기 산화층의 두께는 약 6,000 옹스트롱이다. 상기 산화층의 항복전압은 일반적으로 70 볼트/1,000 옹스트롱이다. 구조체(400) 또는 레벨 시프트 회로(302)의 항복전압은 따라서 약 위의 설계 규격에 대해 약 420 볼트이다. 상기 산화층 두께를 증가시킬 수록 상기 항복 전압을 증가시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 상기 항복전압을 증가시키는 선택적인 방법을 나타낸다. 신호 발생기(500)는, 제1 부회로(504), 제2 부회로(506), 제1 캐패시터-저항 회로망(508), 제2 캐패시터-저항 회로망(510), 제3 부회로(512), 및 제4 부회로(514)를 갖는 레벨 시프트 회로(502)를 포함한다. 제1 및 제2 부회로들(504, 506)은 상기 레벨 시프트 회로(302)의 제1 및 제2 부회로들(316, 328)에 대응한다. 제1 및 제2 캐패시터-저항 회로망(508, 510)은 상기 레벨 시프트 회로(302)의 제1 및 제2 캐패시터-저항 회로망(346, 348)에 대응한다.
제1 부회로(504)는 저항(R1), 캐패시터(C1) 및 캐패시터(Cs)를 포함한다. 저항(R1)의 제1 노드 또는 제1 부회로(504)의 입력은 일그룹의 인버터들의 출력으로부터 전압 신호(V1)를 수신한다. 저항(R1)의 제2 노드(518) 또는 제1 부회로(504)의 출력은, 레벨 시프트 회로(302)에서 처럼, 게이트 제어 신호를 차례로 발생시키기 위해 사용되는 제1 전압을 출력한다. 캐패시터(C1)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(Cs)는 본드패드-기판 캐패시턴스를 나타낸다. 캐패시터(Cs)의 제1 노드(522, 예컨대 기판)는 저항(R1)의 제1 노드(516)에 결합되고, 캐패시터(Cs)의 제2 노드(524, 본드패드)는 저항(R1)의 제2 노드(518)에 결합된다. 제2 부회로(506)는 제1 부회로(504)와 실질적으로 동일한 배열을 갖는다.
제3 및 제4 부회로들(512, 514)은 제1 및 제2 부회로들(504, 506)과 유사한 배열을 갖는다. 제3 부회로(512)는 저항(R4), 캐패시터(C4) 및 캐패시터(Csb)를 포함한다. 저항(R4)의 제1 노드(526) 또는 제3 부회로(512)의 입력은 제1 부회로(504)의 출력에 결합된다. 저항(R4)의 제2 노드(528) 또는 제3 부회로(512)의 출력은 비교기(530)의 입력에 결합된다. 캐패시터(C4)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(Csb)는 본드패드-기판 캐패시턴스를 나타낸다. 캐패시터(Csb)의 제1 노드(532, 예컨대 본드패드)는 저항(R4)의 제1 노드(526)에 결합되고, 캐패시터(Csb)의 제2 노드(534, 예컨대 기판)는 저항(R4)의 제2 노드(528)에 결합된다. 제4 부회로(514)는 제3 부회로(512)와 실질적으로 동일한 배열을 갖는다.
따라서, 제3 및 제4 부회로들(512, 514)은 각각 제1 및 제2 부회로들(504, 506)과 직렬로 제공된다. 제1 및 제2 부회로들(504, 506)은 각각 피드포워드 접속들(536, 538)을 가지어 소자 성능을 향상시킨다. 제3 및 제4 부회로들(512, 514)은 각각 유사하게 피드포워드 접속들(540, 542)을 가지어 소자 성능을 향상시킨다. 일 실시예에 있어서, 제1 및 제2 부회로들(504, 506)은 상기 저측 드라이버에 제공되고, 제3 및 제4 부회로들(512, 514)은 고측 드라이버에 제공된다.
제1 부회로(316)와 같이, 레벨 시프트 회로(502)의 제1 부회로(504)는 약 420 볼트의 항복전압을 갖는다. 이에 더하여, 상기 제1 부회로와 직렬로 제공된 제3 부회로(512)는 약 420 볼트의 항복전압을 갖는다. 따라서, 레벨 시프트 회로(502)는 약 840 볼트의 항복전압으로 제공된다. 추가적인 부회로가 상기 제1 및 제3 부회로들과 직렬로 제공되어 더 높은 항복전압을 제공할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 레벨 시프트 회로(502)의 제1 부회로(504)의 부분적으로 층이 제거된 개략적인 구조 평면도(600)와, 제3 부회로의 부분적으로 층이 제거된 개략적인 구조 평명도(602)를 나타낸다. 구조체(600) 및 구조체(602)는 상기 저측 드라이버 및 상기 고측 드라이버에 각각 제공된다.
구조체(600)는, 기판(도시되지 않음)의 상부면 상에 제공된 도전층(606), 상기 도전층의 일부를 덮는 본드패드(608), 저항(R1), 본드패드(608)에 본딩된 와이어(610), 금속화층(612)을 나타낸다. 저항(R1)은 콘택들(614, 616)을 통해 와이어(610) 및 금속화층(612)에 각각 결합된다. 콘택(616)은 금속화층(612) 및 도전층(606)에 전기적으로 결합하여 피드포워드 접속(536)을 제공한다. 도전층(606)은 저항(R1) 및 본드패드(608)의 하부에서 연장하여 캐패시터들(C1, Cs)을 제공한다. 도전층(606)은 일 실시예에서 N 확산영역이다.
구조체(602)는, 기판(도시되지 않음)의 상부면 상에 제공된 도전층(618), 상기 도전층의 일부를 덮는 본드패드(620), 저항(R4), 본드패드(620)에 본딩된 와이어(622), 금속화층(624)을 나타낸다. 상기 와이어(622)는 구조체(600)의 와이어(610)에 결합된다. 저항(R4)은 콘택들(626, 628)을 통해 와이어(622) 및 금속화층(624)에 각각 결합된다. 콘택(630)은 금속화층(624) 및 도전층(618)에 전기적으로 결합하여 피드포워드 접속(540)을 제공한다. 도전층(618)은 저항(R4) 및 본드패드(620)의 하부에서 연장하여 캐패시터들(C4, Csb)을 제공한다.
도 6b는 본 발명의 일 실시예에 따른, 화살선 BB를 따라 취해진 구조체들(600, 602)의 개략적인 단면도를 나타낸다. 구조체(600)는, 기판(632), 도전층(606), 본드패드(608), 와이어(610), 금속화층(612), 콘택들(614, 616), 및 저항(R1)을 나타낸다. 구조체(600)는 도전층(606) 상부에 제공되어 상기 도전층을 저항(R1) 및 본드패드(608)로부터 분리시키는 유전층(634)을 더 포함한다. 저항(R1), 본드패드(608) 및 유전층(634)은 함께 캐패시터들(C1, Cs)을 형성한다.
유사하게, 구조체(602)는 기판(632), 도전층(618), 본드패드(620), 와이어(622), 금속화층(624), 콘택들(626, 628) 및 저항(R4)을 나타낸다. 구조체(602)는 도전층(618) 상부에 제공되어 상기 도전층을 저항(R4) 및 본드패드(620)로부터 분리시키는 유전층(636)을 더 포함한다. 저항(R4), 본드패드(620) 및 유전층(636)은 함께 캐패시터들(C4, Csb)을 형성한다.
일 실시예에 있어서, 상기 유전층(634)은 산화층이다. 상기 본드패드 하부의 산화층 두께는 약 10,000 옹스트롱이고, 저항(R1) 하부의 산화층 두께는 약 6,000 옹스트롱이다. 상기 산화층의 항복전압은 일반적으로 70 볼트/1,000 옹스트롱이다. 따라서, 구조체(600)의 항복전압은 위의 설계 규격에 대해 약 420 볼트이다. 유사하게, 유전층(636)은, 본드패드 하부에서 약 10,000 옹스트롱의 두께와 저항(R4) 하부에서 약 6,000 옹스트롱의 두께를 갖는 산화층이다. 따라서, 상기 구조체의 항복전압은 위의 설계 규격에 대해 약 420 볼트이다. 구조체들(600, 602)은 함께 840 볼트의 항복전압을 구비하는 레벨 시프트 회로(502)를 제공한다.
도 7a는 본 발명의 일 실시예에 따른 도 4b의 제1 부회로(316)에 대응하는 회로를 기판 상에 제공하기 위해 부분적으로 제조된 기판(702)의 단면도를 나타낸다. 기판(702)은 반도체, 예컨대 실리콘 기판이다. 도전 영역(704), 예컨대 N 확산영역이 기판(702)의 상부면 상에 형성된다. 일 실시예에 있어서, N형 도펀트들(dopants)이 이온 임플란테이션(implantation) 방법을 사용하여 상기 기판 내에 주입된다. 그 후, 상기 도펀트들이 확산되어 도전영역(704)을 형성한다.
제1 유전층(706), 예컨대 산화층이 도전층(704) 상에 제1 두께로 위치하도록 형성된다(도 7b). 제1 포토레지스트(도시하지 않음)가 제1 유전층(706) 상부에 제공되고 영역(708)을 노출시키도록 패터닝된다. 노출 영역(708)은 식각되어 트렌치(709)를 형성한다. 트렌치(709)는 도전층(706) 상에 상기 도전층과 접촉하지 않으면서 위치하며, 그 결과 이들 두 영역은 전기적으로 이격된다. 상기 제1 포토레지스트는 통상의 기술을 사용하여 상기 기판으로부터 제거된다.
도전층(728), 예컨대 폴리실리콘이 트렌치(709) 내에 증착된다(도 7c). 도전층(728)은 패터닝되어 도 3 및 도 4a의 저항(R1)에 대응하는 저항을 형성한다. 그 후, 제2 유전층(710), 예컨대 산화층이 상기 패터닝된 도전층 및 상기 제1 유전층 상부에 형성된다. 제2 포토레지스트(도시하지 않음)가 상기 제2 유전층 상부에 제공되고 패터닝되어 상기 제2 유전층의 영역들(714, 716, 718)을 노출시킨다. 상기 노출 영역들은 식각되어 복수개의 트렌치들(715, 717, 719)을 형성한다. 상기 제2 포토레지스트는 통상의 기술을 사용하여 제거된다. 상기 트렌치들(715, 717, 719)은 도전물질로 채워져 도 4a의 콘택들(410, 412, 414)에 대응하는 복수개의 플러그들(plugs)을 형성한다. 그 후, 제조 공정이 계속되어, 도 4a에 도시한 바와 같이, 본딩패드 및 와이어를 구비한 기판(702)을 제공한다. 본 발명의 일 실시예에 따르면, 트렌치(719) 내에 형성되어 도전영역(704)에 전기적으로 결합된 상기 플러그, 및 상기 본딩패드 하부에 제공되어 캐패시터(Cs)를 형성하는 도전영역(704)은 함께 피드포워드 접속을 제공하여 소자 성능을 향상시킨다.
도 8은 본 발명의 일 실시예에 따른 양방향 저항 레벨 시프트 회로(1002)를 포함하는 신호 발생기(1000)를 나타낸다. 본 실시예에 있어서, 신호 발생기(1000)는 적어도 두개의 반도체 다이들을 구비하는 모듈이다. 점선(1004)은 상기 신호발생기 내의 다양한 구성요소들이 저측 드라이버(1003a)에 제공되는지 또는 고측 드라이버(1003b)에 제공되는지를 지시한다. 상기 두개의 드라이버들은 와이어들(1005a, 1005b)을 통해 결합된다. 즉, 상기 저측 드라이버의 제1 저측 노드(1007a)는 와이어(1005a)를 통해 상기 고측 드라이버의 제1 고측 노드(1009a)에 결합되고, 상기 저측 드라이버의 제2 저측 노드(1007b)는 와이어(1005b)를 통해 상기 고측 드라이버의 제2 고측 노드(1009b)에 결합된다. 이 노드들은 본 실시예에 있어서 입력 및 출력 모두로 기여한다. 신호 발생기(1000)의 다양한 구성요소들은 상기 고측 및 저측 드라이버들에 대한 관련성의 관점에서 아래에 설명된다; 그러나, 상기 고측 또는 저측 드라이버 내에서 하나 이상의 이들 구성요소들의 위치는 특정 실시예이며, 본 기술 분야에서 숙련된 자들에 의해 이해될 것이다.
신호 발생기(1000)는 복수개의 인버터들(1010, 1012, 1014)에 결합된 제1 전압 소오스(1006) 및 제1 펄스 발생기(1008)를 포함한다. 상기 인버터들은 두개의 다른 그룹들로 직렬로 정렬된다. 제1 그룹은 인버터들(1010, 1012)을 포함하고, 제2 그룹은 인버터(1014)를 포함한다. 상기 제1 및 제2 그룹들 내의 인버터들은 레벨 시프트 회로(1002)에 상보적인 신호들을 출력하도록 배열된다. 즉, 상기 제1 그룹은 제1 신호(V1)를 출력하고, 상기 제2 그룹은 상기 신호(V1)에 상보적인 제2 신호(V1')를 출력한다.
레벨 시프트 회로(1002)의 제1 부회로(1016)는 제1 신호(V1)를 수신한다. 제1 부회로(1016)는 저항(R1), 캐패시터(C1) 및 캐패시터(Cs)를 포함한다. 저항(R1)의 제1 노드(1018)는 상기 제1 그룹 인버터들의 출력에 결합된다. 저항(R1)의 제2 노드(1020)는 게이트 제어신호를 발생시키기 위해 사용되는 제1 전압을 출력한다. 캐패시터(C1)는 저항-기판 캐패시턴스를 나타낸다. 이와 달리, 캐패시터(Cs)는 본드패드-기판 캐패시턴스를 나타낸다. 캐패시터(Cs)의 제1 노드(1022, 예컨대 기판)는 저항(R1)의 제1 노드(1018)에 결합되고, 캐패시터(Cs)의 제2 노드(1024, 예컨대 본드패드)는 저항(R1)의 제2 노드(1020)에 결합된다. 일 구체예에 따르면, 캐패시터(Cs)는 제1 전위 VBVC1로 제공된다.
지연(lag) 또는 폴(pole)(신호지연)이 신호의 가장자리들(edges)에 도입되는 것을 방지함으로써 소자 성능을 향상시키기 위해 피드포워드 접속(1026)이 제공된다. 피드포워드 접속, 즉 상기 도전층이 없다면, 캐패시터(C1)는 소자성능을 열화시키는 부유 저항-기판 캐패시턴스를 나타낼 것이다.
유사하게, 레벨 시프트 회로(1002)의 제2 부회로(1028)는 제2의 상보적인 신호(V1')를 수신한다. 제2 부회로(1028)는 저항(R1a), 캐패시터(C1a) 및 캐패시터(Csa)를 포함한다. 저항(R1a)의 제1 노드(1030)는 상기 제2 인버터 그룹의 출력에 결합된다. 저항(R1a)의 제2 노드(1032)는 게이트 제어신호를 발생시키기 위해 사용되는 제2 전압을 출력한다. 캐패시터(C1a)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(Csa)는 패드 금속-기판 캐패시턴스를 나타낸다. 캐패시터(Csa)의 제1 노드(1034)는 저항(R1a)의 제1 노드(1030)에 결합되고, 캐패시터(Csa)의 제2 노드(1036)는 저항(R1a)의 제2 노드(1032)에 결합된다. 피드포워드 접속(1036)이 제공되어 소자 성능을 향상시킨다. 일 구체예에 따르면, 캐패시터(Csa)는 제2 전위 VBVC1a로 제공된다. 제1 전위 VBVC1과 제2 전위 VBVC1a는 실질적으로 동일하다.
레벨 시프트 회로(1002)는 제1 입력(1040), 제2 입력(1042) 및 출력(1044)을 갖는 히스테리시스 비교기(1038, 또는 게이트 제어신호 발생기)를 포함한다. 상기 제1 입력은 제1 전압을 출력하는 저항(R1)의 노드(1020)에 결합되고, 상기 제2 입력은 상기 제1 전압에 상보적인 제2 전압을 출력하는 저항(R1a)의 노드(1032)에 결합된다. 캐패시터들(C2, C2a)이 제1 입력(1040) 및 제2 입력(1042)에 결합된다. 비교기를 구동하고 출력 노드(1044)를 통해 고측 게이트 제어 신호(HG)를 출력하기 위해, 상기 제1 전압 및 제2 전압 사이의 전압차(V2)가 사용된다.
레벨 시프트 회로(1002)는 제1 캐패시터-저항 회로망(1046) 및 제2 캐패시터-저항 회로망(1048)을 더 포함한다. 상기 제1 캐패시터-저항 회로망의 입력 노드(1050)는 상기 제1 부회로의 출력에 결합된다. 상기 제1 캐패시터-저항은 저항(R2), 저항(R3) 및 캐패시터(C3)를 포함한다. 저항들(R2, R3)은 병렬 연결로 제공되고 상기 제1 부회로의 출력에 결합된다. 캐패시터(C3)는 저항(R3)과 직렬로 제공되고 제2 전압 소오스(1052)에 결합된다. 제2 전압 소오스(1052)는 VSF의 전위를 정의한다. 상기 전압 소오스(1052)는 또한 저항(R2)의 일단부에 결합된다. 제2 펄스 발생기(1053)는 전압 소오스(1052)에 결합되고, 비교기(1038)에 제어신호들을 입력한다. 제2 펄스 발생기(1053)는 VCM의 전위를 정의한다. 전압 소오스(1052) 및 벌스 발생기(1053)는 본 실시예에 있어서 레벨 시프트 회로(1002)의 외부에 제공된다.
유사하게, 상기 제2 캐패시터-저항 회로망의 입력 노드(1054)는 상기 제2 부회로의 출력에 결합된다. 상기 제2 캐패시터-저항 회로망은 저항(R2a), 저항(R3a) 및 캐패시터(C3a)를 포함한다. 저항들(R2a, R3a)은 병렬 연결로 제공되고 상기 제2 부회로의 출력에 결합된다. 캐패시터(C3a)는 저항(R3a)과 직렬로 제공되고 제2 전압 소오스(1052)에 결합된다. 상기 전압 소오스(1052)는 또한 저항(R2a)의 일단부에 결합된다.
일 실시예에 있어서, 캐패시터들(C2, C2a, C3, C3a) 및 저항들(R2, R2a, R3, R3a)의 값들은 선택적으로 제공되어 피드포워드 접속들(1026, 1028)에 의해 발생될 수 있는 전압 스파이크들을 방지한다. 요구되는 감쇠는, 도 3과 관련하여 위에서 설명된 바와 같이, 상기 캐패시터들 및 저항들에 대한 적당한 값들을 선택함으로써 얻어질 수 있다.
레벨 시프트 회로(1002)는 또한 제3 부회로(1112) 및 제4 부회로(1114)를 포함한다. 제3 부회로(1112)는 저항(R4), 캐패시터(C4) 및 캐패시터(Csb)를 포함한다. 저항(R4)의 제1 노드(1126) 또는 제3 부회로(1112)의 입력은 제1 부회로(1016)의 출력에 결합된다. 저항(R4)의 제2 노드(1128) 또는 제3 부회로(1112)의 출력은 비교기(1038)의 입력에 결합된다. 캐패시터(C4)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(Csb)는 본드패드-기판 캐패시턴스를 나타낸다. 캐패시터(Csb)의 제1 노드(1132, 예컨대 본드패드)는 저항(R4)의 제1 노드(1126)에 결합되고, 캐패시터(Csb)의 제2 노드(1134, 예컨대 기판)는 저항(R4)의 제2 노드(1128)에 결합된다.
제4 부회로(1114)는 제3 부회로(1112)와 실질적으로 동일한 배열을 갖는다. 제3 및 제4 부회로들(1112, 1114)은 유사하게 피드포워드 접속들(1140, 1142)을 각각 가지어 소자 성능을 향상시킨다. 제3 및 제4 부회로들(1112, 1114)은 제1 및 제2 부회로들(1016, 1028)과 각각 직렬로 제공된다.
이에 더하여, 신호 발생기(1002)는 양방향 통신, 즉 상기 고측 소자(또는 부하)에서 상기 저측 소자로 신호들이 진행하는 것을 돕기 위한 추가적인 구성요소들을 포함하며, 그 결과 임의의 동작(event)이 상기 저측 소자에 결합된 회로들 또는 소자들에 전달될 수 있다.
신호 발생기(1002)는 제2 펄스 발생기(1053)에 결합된 제3 펄스 발생기(1202)를 포함한다. 복수개의 인버터들(1210, 1212, 1214)이 상기 제3 펄스 발생기 및 비교기(1038)에 결합된다. 상기 인버터들은 두개의 그룹들로 정렬된다. 한 그룹(1213)은 직렬로 정렬된 인버터들(1210, 1212)을 포함한다. 다른 그룹(1215)은 인버터(1214)를 포함한다. 인버터들의 이들 두 그룹은 상보적인 신호들을 출력하도록 배열된다.
인버터 그룹(1213)은 입력 노드(1218) 및 출력 노드(1220)를 갖는 제1 통신 회로(1216)에 결합된다. 상기 회로(1216)의 입력 노드(1218)는 인버터(1212)의 출력에 결합된다. 상기 회로(1216)의 출력 노드(1220)는 제4 부회로(1114) 및 제1 고측 노드(1009a)에 결합된다.
제1 통신 회로(1216)는 저항(R1H), 캐패시터(C1H) 및 캐패시터(CSH)를 포함한다. 저항(R1H)은 입력 및 출력 노드들(1218, 1220) 사이에 제공된다. 일 구체예에 있어서, 저항(R5H)은 상기 회로(1114)의 저항(R4a)과 실질적으로 동일한 저항값을 갖는다. 캐패시터(C1H)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(CSH)는 본드패드-기판 캐패시턴스를 나타내며 전위 VBC1H를 갖는다.
제2 통신회로(1222)는 상기 노드(1218)에 결합되고, 저항(R5H) 및 캐패시터(C5H)를 포함한다. 저항(R5H)의 일 단부는 상기 노드(1218)에 결합되고, 다른 단부는 비교기(1038)의 입력 노드(1042)에 결합된다. 캐패시터(C5H)는 저항-기판 캐패시턴스를 나타낸다. 저항(R5H)은 저항들(R4a, R1H)의 결합 저항값과 실질적으로 동일한 저항값으로 제공된다.
인버터 그룹(1215)은 제3 통신회로(1224)에 결합된다. 상기회로(1224)는 입력 노드(1226), 출력 노드(1228), 및 상기 노드들(1226, 1228) 사이에 제공된 저항(R1aH)를 포함한다. 캐패시터(C1aH)는 저항-기판 캐패시턴스를 나타낸다. 캐패시터(CSaH)는 본드패드-기판 캐패시턴스를 나타내고 전위 VBV1aH를 갖는다.
제4 통신회로(1230)는 상기 노드(1226)에 결합되고 저항(R5aH) 및 캐패시터(C5aH)를 포함한다. 저항(R5aH)의 일단부는 상기 노드(1226)에 결합되고, 다른 단부는 비교기(1038)의 입력 노드(1040)에 결합된다. 캐패시터(C5aH)는 저항-기판 캐패시턴스를 나타낸다. 저항(R5aH)은 저항들(R4, R1aH)의 결합 저항값과 실질적으로 동일한 저항값으로 제공된다.
상기 제1, 제2, 제3 및 제4 통신회로들은, 비교기(1038)의 동작들과 간섭함이 없이, 상기 인버터 그룹들(1213, 1215)에서 상기 저측 드라이버 상의 비교기(1250)에 신호들을 제공하기 위해 사용된다. 비교기(1250)는 입력 노드들(1252, 1254)을 갖는다.
동작시, 인버터 그룹(1213)은 상기 노드(1009a)를 통해 비교기(1250)의 입력 노드(1252)에 신호(1256a)를 보낸다. 인버터 그룹(1215)은 상기 노드(1009b)를 통해 비교기(1250)의 입력 노드(1254)에 신호(1258a)을 보낸다.
상기 신호들(1256a, 1258a)은 또한 상기 고측 상의 비교기(1038)의 입력 노드들(1040, 1042)에 공급되되, 이 신호들은 비교기(1038)의 관점에서는 잡음(noise)이다. 이 잡음은 신호들(1258a, 1256a)에 각각 상보성인 신호들(1256b, 1258b)에 의해 실질적으로 감소되거나 제거된다. 즉, 상보적인 신호들인 상기 신호(1258a) 및 신호(1256b)가 상기 노드(1042)에 입력되며, 그것에 의해 상기 두개의 신호들이 제거된다. 이를 위해, 저항들(R1aH, R4)의 결합 저항값 및 저항(R5H )의 저항값이 동일하게 제공된다. 유사하게, 상기 신호(1256a) 및 신호(1258b)는 상기 노드(1040)에서 서로를 제거한다.
상기 저측 드라이버는 또한, 비교기(1250)의 동작들과 간섭함이 없이, 비교기(1038)에 신호들을 제공하기 위해 사용되는 복수개의 회로들(1260, 1262, 1264, 1266)을 포함한다. 상기 회로(1260)는 저항(R4a), 캐패시터(C4a) 및 캐패시터(CscL )을 포함한다. 캐패시터(CscL)는 전위 VBVC4aL을 정의한다. 상기 회로(1262)는 저항(R 4L), 캐패시터(C4L) 및 캐패시터(CsbL)을 포함한다. 캐패시터(CsbL)는 VBVC4L 의 전위를 정의한다. 회로(1264)는 저항(R5) 및 캐패시터(C5)를 포함한다. 상기 회로(1266)는 저항(R5a) 및 캐패시터(C5a)를 포함한다.
본 실시예에 있어서, 상기 회로들은 다음 전위들을 제공하도록 형성된다.
VBVC1 ≒ VBVC1a
VBVC4 ≒ VBVC4a
VBVC1 ≒ VBVC4
VBVC1H ≒ VBVC1aH
VBVC4L ≒ VBVC4aL
VBVC1H ≒ VBVC4L
VSF ＋ VCM ≤ VBVC1
위의 상세한 설명들은 본 발명의 특정 실시예들을 설명하기 위해 제공되며, 제한하려는 것이 아니다. 본 발명의 범위내에서 다수의 변형들 및 변화들이 가능하다. 따라서, 본 발명은 다음의 청구항들에 의해 정의된다.
본 발명의 실시예들에 따르면, 새로운 레벨 시프트 회로를 갖는 게이트 드라이버 및 파워 모듈을 제공하며, 신호지연을 감소시키어 소자 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 파워 모듈의 개략적인 다이어그램을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 게이트 드라이버의 개략적인 다이어그램을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 레벨 시프트 회로(level shift curcuit)를 갖는 단일의 발생기의 개략적인 회로도를 나타낸다.
도 4a는 본 발명의 일 실시예에 따른 레벨 시프트 회로의 부회로의 부분적으로 층이 제거된 개략적인 평면 구조도를 나타낸다.
도 4b는 본 발명의 일 실시예에 따른 화살선 AA를 따라 취해진 도 4a 구조의 단면도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 직렬인 두개의 부회로들을 구비하는 레벨 시프트 회로를 갖는 신호 발생기의 개략적인 회로도를 나타낸다.
도 6a는 본 발명의 일 실시예에 따른 도 5의 레벨 시프트 회로의 두 개의 부회로들의 부분적으로 층이 제거된 개략적인 평면 구조도를 나타낸다.
도 6b는 본 발명의 일 실시예에 따른 화살선 BB를 따라 취해진 도 6a 구조의 단면도를 나타낸다.
도 7a는 본 발명의 일 실시예에 따른 금속층에서 본딩패드까지 연장하는 도전영역을 갖는 부분적으로 제조된 기판의 단면도를 나타낸다.
도 7b는 본 발명의 일 실시예에 따른 제1 유전층 및 트렌치를 갖는 도 7a 기판의 단면도를 나타낸다.
도 7c는 본 발명의 일 실시예에 따른 도전 영역 상에 형성된 레지스터를 갖는 도 7b 기판의 단면도를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 양방향(bi-directional) 레벨 시프트 회로를 나타낸다.

Claims (12)

  1. 게이트 드라이버에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 게이트 드라이버의 고측 근처에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로; 및
    상기 고측으로부터의 신호들을 수신하도록 배열되고, 상기 게이트 드라이버의 저측 근처에 제공된 비교기를 포함하는 게이트 드라이버.
  2. 게이트 드라이버에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 게이트 드라이버의 고측 근처에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로;
    상기 고측으로부터의 신호들을 수신하도록 배열되고, 상기 게이트 드라이버의 저측 근처에 제공된 비교기; 및
    상기 게이트 제어신호 발생기의 제2 입력에 결합된 제2 부회로를 포함하되,
    상기 게이트 제어신호 발생기의 제1 입력은 상기 제1 부회로로부터 제1 전압의 신호를 수신하고, 상기 게이트 제어신호 발생기의 제2 입력은 상기 제2 부회로로부터 제2 전압의 신호를 수신하고, 상기 게이트 제어신호 발생기는 상기 제1 전압의 신호와 상기 제2 전압의 신호 사이의 전압차에 따른 게이트 제어신호를 출력하는 게이트 드라이버.
  3. 청구항 2에 있어서,
    상기 제2 부회로는, 신호들을 전송하기에 적합하고 상기 게이트 제어신호 발생기의 제2 입력에 결합된, 제3 신호통로 및 제4 신호통로를 포함하되, 상기 제2 신호통로 및 제4 신호통로는 피드포워드 접속들인 게이트 드라이버.
  4. 게이트 드라이버에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 게이트 드라이버의 고측 근처에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로; 및
    상기 고측으로부터의 신호들을 수신하도록 배열되고, 상기 게이트 드라이버의 저측 근처에 제공된 비교기를 포함하되,
    상기 제1 부회로의 제1 신호통로는, 입력 신호를 수신하도록 배열된 제1 단부 및 상기 신호 발생기의 제1 입력에 제1 전압의 신호를 출력하도록 배열된 제2 단부를 구비하는 제1 저항을 포함하고,
    상기 제2 신호통로는 제1 단부 및 제2 단부를 갖는 제1 캐패시터를 포함하되, 상기 제1 캐패시터의 제1 단부는 상기 제1 저항의 제1 단부에 전기적으로 결합되고, 상기 제1 캐패시터의 제2 단부는 상기 제1 저항의 제2 단부에 전기적으로 결합된 게이트 드라이버.
  5. 게이트 드라이버에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 게이트 드라이버의 고측 근처에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로;
    상기 고측으로부터의 신호들을 수신하도록 배열되고, 상기 게이트 드라이버의 저측 근처에 제공된 비교기; 및
    신호들을 전송하기에 적합하고 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제3 신호통로 및 제4 신호통로를 포함하는 제2 부회로를 포함하되,
    상기 제1 부회로의 제1 신호통로는, 입력 신호를 수신하도록 배열된 제1 단부 및 상기 신호 발생기의 제1 입력에 제1 전압의 신호를 출력하도록 배열된 제2 단부를 구비하는 제1 저항을 포함하고,
    상기 제2 신호통로는 제1 단부 및 제2 단부를 갖는 제1 캐패시터를 포함하되, 상기 제1 캐패시터의 제1 단부는 상기 제1 저항의 제1 단부에 전기적으로 결합되고, 상기 제1 캐패시터의 제2 단부는 상기 제1 저항의 제2 단부에 전기적으로 결합된 게이트 드라이버.
  6. 청구항 5에 있어서,
    상기 제2 부회로의 제3 신호통로는, 입력 신호를 수신하도록 배열된 제1 단부 및 상기 신호 발생기의 제2 입력에 제2 전압의 신호를 출력하도록 배열된 제2 단부를 구비하는 제2 저항을 포함하고,
    상기 제4 신호통로는, 제1 단부 및 제2 단부를 갖는 제2 캐패시터를 포함하되, 상기 제2 캐패시터의 제1 단부는 상기 제2 저항의 제1 단부에 전기적으로 결합되고, 상기 제2 캐패시터의 제2 단부는 상기 제2 저항의 제2 단부에 전기적으로 결합된 게이트 드라이버.
  7. 게이트 드라이버에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 게이트 드라이버의 고측 근처에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로;
    상기 고측으로부터의 신호들을 수신하도록 배열되고, 상기 게이트 드라이버의 저측 근처에 제공된 비교기;
    신호들을 전송하기에 적합하고 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제3 신호통로 및 제4 신호통로를 갖고, 상기 제4 신호통로는 경감된 신호지연으로 상기 제2 입력에 신호를 제공하도록 배열된 제2 부회로;
    상기 제1 부회로와 상기 게이트 제어신호 발생기의 제1 입력 사이에 직렬로 제공되고, 상기 게이트 제어신호 발생기의 제1 입력에 결합된 제5 신호통로 및 제6 신호통로를 포함하는 제3 부회로; 및
    상기 제2 부회로와 상기 게이트 제어신호 발생기의 제2 입력 사이에 직렬로 제공되고, 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제7 신호통로 및 제8 신호통로를 포함하는 제4 부회로를 포함하되,
    상기 제3 및 제4 부회로들은 상기 게이트 드라이버에 증가된 항복전압을 제공하는 게이트 드라이버.
  8. 고측 소자 및 저측 소자를 갖는 파워 모듈에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 고측 소자 내에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로;
    신호들을 전송하기에 적합하고 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제3 신호통로 및 제4 신호통로를 포함하는 제2 부회로; 및
    상기 고측 소자로부터의 신호들을 수신하도록 배열되고, 상기 저측 소자에 제공된 비교기를 포함하되,
    상기 게이트 제어신호 발생기의 제1 입력은 상기 제1 부회로로부터 제1 전압의 신호를 수신하고, 상기 게이트 제어신호 발생기의 제2 입력은 상기 제2 부회로로부터 제2 전압의 신호를 수신하고,
    상기 게이트 제어신호 발생기는 상기 제1 전압의 신호와 상기 제2 전압의 신호 사이의 전압차에 따른 게이트 제어신호를 출력하고,
    상기 제2 신호통로 및 제4 신호통로는 피드포워드 접속들이 파워 모듈.
  9. 청구항 8에 있어서,
    상기 제1 부회로의 제1 신호통로는, 입력 신호를 수신하도록 배열된 제1 단부 및 상기 신호 발생기의 제1 입력에 제1 전압의 신호를 출력하도록 배열된 제2 단부를 구비하는 제1 저항을 포함하고,
    상기 제2 신호통로는 제1 단부 및 제2 단부를 갖는 제1 캐패시터를 포함하되, 상기 제1 캐패시터의 제1 단부는 상기 제1 저항의 제1 단부에 전기적으로 결합되고, 상기 제1 캐패시터의 제2 단부는 상기 제1 저항의 제2 단부에 전기적으로 결합된 파워 모듈.
  10. 청구항 8에 있어서,
    상기 제2 부회로의 제3 신호통로는, 입력 신호를 수신하도록 배열된 제1 단부 및 상기 신호 발생기의 제2 입력에 제2 전압의 신호를 출력하도록 배열된 제2 단부를 구비하는 제2 저항을 포함하고,
    상기 제4 신호통로는, 제1 단부 및 제2 단부를 갖는 제2 캐패시터를 포함하되, 상기 제2 캐패시터의 제1 단부는 상기 제2 저항의 제1 단부에 전기적으로 결합되고, 상기 제2 캐패시터의 제2 단부는 상기 제2 저항의 제2 단부에 전기적으로 결합된 파워 모듈.
  11. 고측 소자 및 저측 소자를 갖는 파워 모듈에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 고측 소자 내에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로;
    신호들을 전송하기에 적합하고 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제3 신호통로 및 제4 신호통로를 포함하는 제2 부회로;
    상기 고측 소자로부터의 신호들을 수신하도록 배열되고, 상기 저측 소자에 제공된 비교기;
    상기 제1 부회로와 상기 게이트 제어신호 발생기의 제1 입력 사이에 직렬로 제공되고, 상기 게이트 제어신호 발생기의 제1 입력에 결합된 제5 신호통로 및 제6 신호통로를 포함하는 제3 부회로; 및
    상기 제2 부회로와 상기 게이트 제어신호 발생기의 제2 입력 사이에 직렬로 제공되고, 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제7 신호통로 및 제8 신호통로를 포함하는 제4 부회로를 포함하되,
    상기 게이트 제어신호 발생기의 제1 입력은 상기 제1 부회로로부터 제1 전압의 신호를 수신하고, 상기 게이트 제어신호 발생기의 제2 입력은 상기 제2 부회로로부터 제2 전압의 신호를 수신하고,
    상기 게이트 제어신호 발생기는 상기 제1 전압의 신호와 상기 제2 전압의 신호 사이의 전압차에 따른 게이트 제어신호를 출력하고,
    상기 제2 신호통로 및 제4 신호통로는 피드포워드 접속이고,
    상기 제3 및 제4 부회로들은 게이트 드라이버에 증가된 항복 전압을 제공하는 파워 모듈.
  12. 고측 소자 및 저측 소자를 갖는 파워 모듈에 있어서,
    제1 입력을 갖고, 파워 반도체 스위치에 게이트 제어신호를 출력하도록 배열되며, 상기 고측 소자 내에 제공된 게이트 제어신호 발생기;
    신호들을 전송하기에 적합한 제1 신호통로 및 제2 신호통로를 갖되, 상기 제1 및 제2 신호통로들은 상기 게이트 제어신호 발생기의 제1 입력에 결합되고, 상기 제2 신호통로는 경감된 신호지연으로 상기 제1 입력에 신호를 제공하도록 배열된 제1 부회로;
    신호들을 전송하기에 적합하고 상기 게이트 제어신호 발생기의 제2 입력에 결합된 제3 신호통로 및 제4 신호통로를 포함하는 제2 부회로;
    상기 고측 소자로부터의 신호들을 수신하도록 배열되고, 상기 저측 소자에 제공된 비교기;
    제1 통신신호를 수신하도록 배열된 제1 통신회로;
    제2 통신신호를 수신하도록 배열된 제2 통신회로;
    상기 제1 통신신호를 수신하도록 배열된 제3 통신회로; 및
    상기 제2 통신신호를 수신하도록 배열된 제4 통신회로를 포함하되,
    상기 게이트 제어신호 발생기의 제1 입력은 상기 제1 부회로로부터 제1 전압의 신호를 수신하고, 상기 게이트 제어신호 발생기의 제2 입력은 상기 제2 부회로로부터 제2 전압의 신호를 수신하고,
    상기 게이트 제어신호 발생기는 상기 제1 전압의 신호와 상기 제2 전압의 신호 사이의 전압차에 따른 게이트 제어신호를 출력하고,
    상기 제2 신호통로 및 제4 신호통로는 피드포워드 접속이고,
    상기 제1 및 제2 통신신호들은 상기 제어신호 발생기의 제1 입력 노드에서 수신되어 서로를 제거하고, 상기 제1 및 제2 통신 신호들은 상기 제어신호 발생기의 제2 입력 노드에서 수신되어 서로를 제거하고,
    상기 제1 및 제2 통신신호들은 상기 저측 소자에 제공된 상기 비교기의 제1 및 제2 입력에 각각 입력되도록 배열된 파워 모듈.
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