JP2803187B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2803187B2 JP2803187B2 JP1175554A JP17555489A JP2803187B2 JP 2803187 B2 JP2803187 B2 JP 2803187B2 JP 1175554 A JP1175554 A JP 1175554A JP 17555489 A JP17555489 A JP 17555489A JP 2803187 B2 JP2803187 B2 JP 2803187B2
- Authority
- JP
- Japan
- Prior art keywords
- element region
- region
- groove
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、誘電体分離構造の半導体装置の製造方法
に関する。
に関する。
（従来の技術） 従来の誘電体分離構造の半導体装置としては、例えば
第４図に示すようなものがある（IEDM Technical Dig
est,p.728〜731（1985））。
第４図に示すようなものがある（IEDM Technical Dig
est,p.728〜731（1985））。
同図中、21は基体領域となる多結晶Siであり、多結晶
Si21上には、SiO2膜22で誘電体分離されたn-形の素子領
域23が形成されている。素子領域23には、SiO2膜22に沿
ってn+埋込層24が形成されている。また、素子領域23に
は、そのn-形の素子領域23をコレクタ領域として、ｐ形
ベース領域25、n+エミッタ領域26及びn+コレクタコンタ
クト領域27等によりnpn形のバイポーラトランジスタが
形成されている。前記のn+埋込層24により、バイポーラ
トランジスタのコレクタ抵抗が低減されている。28はSi
O2膜、29はAl電極である。
Si21上には、SiO2膜22で誘電体分離されたn-形の素子領
域23が形成されている。素子領域23には、SiO2膜22に沿
ってn+埋込層24が形成されている。また、素子領域23に
は、そのn-形の素子領域23をコレクタ領域として、ｐ形
ベース領域25、n+エミッタ領域26及びn+コレクタコンタ
クト領域27等によりnpn形のバイポーラトランジスタが
形成されている。前記のn+埋込層24により、バイポーラ
トランジスタのコレクタ抵抗が低減されている。28はSi
O2膜、29はAl電極である。
上述の半導体装置の製造方法としては、まず、単結晶
のSi基板をＶ形エッチングして溝を作り、n+埋込層24形
成のためのn+拡散及び誘電体分離用のSiO2膜22の形成が
行われる。次いで、SiO2膜22上に多結晶Si21が厚く堆積
される。その後、他の基板等に接着されてSi基板が裏面
から削られ、多結晶Si21上に、n+埋込層24を有する単結
晶Siの素子領域23が残される。このあと、素子領域23内
に素子形成のための各領域が作り込まれる。
のSi基板をＶ形エッチングして溝を作り、n+埋込層24形
成のためのn+拡散及び誘電体分離用のSiO2膜22の形成が
行われる。次いで、SiO2膜22上に多結晶Si21が厚く堆積
される。その後、他の基板等に接着されてSi基板が裏面
から削られ、多結晶Si21上に、n+埋込層24を有する単結
晶Siの素子領域23が残される。このあと、素子領域23内
に素子形成のための各領域が作り込まれる。
（発明が解決しようとする課題） 従来の誘電体分離構造の半導体装置は、Si基板を裏面
から削って多結晶Si上に単結晶Siの素子領域を残すよう
な工程を必要とするため、そのSi基板のラッピング工程
には大変な時間がかかり、また全般的に工程が複雑でプ
ロセスコストが高くなり、ひいてはチップコストが高く
なるという問題があった。
から削って多結晶Si上に単結晶Siの素子領域を残すよう
な工程を必要とするため、そのSi基板のラッピング工程
には大変な時間がかかり、また全般的に工程が複雑でプ
ロセスコストが高くなり、ひいてはチップコストが高く
なるという問題があった。
そこで、この発明は、製造が比較的容易で、チップコ
ストを低減することのできる半導体装置の製造方法を提
供することを目的とする。
ストを低減することのできる半導体装置の製造方法を提
供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、（100）シリ
コン単結晶基板に形成した素子領域の対向する一対の周
辺部にそれぞれ＜110＞方向に縦溝を形成する工程と、
前記各縦溝を異方性エッチングすることによって素子領
域下部で溝を連通させる工程と、連通した溝の外周面に
のみ全面に絶縁膜を形成する工程と、溝内に前記素子領
域と同一導電型でかつ前記素子領域より高濃度の多結晶
または非晶質の半導体からなる埋め込み領域を形成する
工程と、素子領域の前記対向する周辺部とは別の対向す
る周辺部に形成した溝内に絶縁体を埋める工程とを有
し、前記絶縁膜及び前記絶縁体によって前記素子領域を
誘電体分離することを要旨とする。
コン単結晶基板に形成した素子領域の対向する一対の周
辺部にそれぞれ＜110＞方向に縦溝を形成する工程と、
前記各縦溝を異方性エッチングすることによって素子領
域下部で溝を連通させる工程と、連通した溝の外周面に
のみ全面に絶縁膜を形成する工程と、溝内に前記素子領
域と同一導電型でかつ前記素子領域より高濃度の多結晶
または非晶質の半導体からなる埋め込み領域を形成する
工程と、素子領域の前記対向する周辺部とは別の対向す
る周辺部に形成した溝内に絶縁体を埋める工程とを有
し、前記絶縁膜及び前記絶縁体によって前記素子領域を
誘電体分離することを要旨とする。
（作用） 本発明にあっては、（100）シリコン単結晶基板に形
成した素子領域の対向する一対の周辺部にそれぞれ＜11
0＞方向に縦溝を形成して異方性エッチングによって素
子領域下部で溝を連通させた後、この連通した溝の外周
面にのみ全面に絶縁膜を形成すると共に、溝内を前記素
子領域と同一導電型でかつ前記素子領域より高濃度の多
結晶または非晶質の半導体で埋め込み、一方、素子領域
の前記対向する周辺部とは別の対向する周辺部に形成し
た溝内に絶縁体を埋めることで、前記素子領域を完全に
誘電体分離している。したがって、基板裏面からのラッ
ピング工程等を用いずに、上記絶縁膜および絶縁体によ
り誘電体分離構造が実現される。そして素子領域を取囲
むように形成された埋込領域は、低抵抗埋込領域として
機能する。
成した素子領域の対向する一対の周辺部にそれぞれ＜11
0＞方向に縦溝を形成して異方性エッチングによって素
子領域下部で溝を連通させた後、この連通した溝の外周
面にのみ全面に絶縁膜を形成すると共に、溝内を前記素
子領域と同一導電型でかつ前記素子領域より高濃度の多
結晶または非晶質の半導体で埋め込み、一方、素子領域
の前記対向する周辺部とは別の対向する周辺部に形成し
た溝内に絶縁体を埋めることで、前記素子領域を完全に
誘電体分離している。したがって、基板裏面からのラッ
ピング工程等を用いずに、上記絶縁膜および絶縁体によ
り誘電体分離構造が実現される。そして素子領域を取囲
むように形成された埋込領域は、低抵抗埋込領域として
機能する。
（実施例） 以下、この発明の実施例を第１図ないし第３図に基づ
いて説明する。この実施例は、素子領域にバイポーラト
ランジスタが形成された半導体装置を対象としている。
いて説明する。この実施例は、素子領域にバイポーラト
ランジスタが形成された半導体装置を対象としている。
まず、半導体装置の構成を説明すると、第１図中、１
は半導体基板としてのｐ形Si基板であり、その主面に
は、当該Si基板１から切離して形成されるとともに、n-
形にドープされた素子領域２が形成されている。素子領
域２は、断面が逆三角形に形成され、これを取囲むよう
に、断面が菱形を２個連ねたような形状の溝が形成され
ている。溝の内面には、誘電体分離用の絶縁膜としての
SiO2膜３が形成され、さらにその溝内にはn+形にドープ
された多結晶Si又は非晶質Siが埋込まれて埋込領域４が
形成されている。
は半導体基板としてのｐ形Si基板であり、その主面に
は、当該Si基板１から切離して形成されるとともに、n-
形にドープされた素子領域２が形成されている。素子領
域２は、断面が逆三角形に形成され、これを取囲むよう
に、断面が菱形を２個連ねたような形状の溝が形成され
ている。溝の内面には、誘電体分離用の絶縁膜としての
SiO2膜３が形成され、さらにその溝内にはn+形にドープ
された多結晶Si又は非晶質Siが埋込まれて埋込領域４が
形成されている。
素子領域２には、そのn-形の素子領域２をコレクタ領
域として、ｐ形ベース領域５及びn+エミッタ領域６等に
よりnpn形のバイポーラトランジスタが形成されてい
る。７はSiO2膜、8aはエミッタ電極、8bはベース電極で
あり、コレクタ電極8cは埋込領域４の部分からとられて
いる。
域として、ｐ形ベース領域５及びn+エミッタ領域６等に
よりnpn形のバイポーラトランジスタが形成されてい
る。７はSiO2膜、8aはエミッタ電極、8bはベース電極で
あり、コレクタ電極8cは埋込領域４の部分からとられて
いる。
半導体装置は上述のように構成されているので、後述
する製造方法でさらに明らかなように基板裏面からのラ
ッピング工程等を用いずに、溝の内面に形成されたSiO2
膜３により誘電体分離構造の実現が可能となる。また、
n+形の埋込領域４により、バイポーラトランジスタのコ
レクタ抵抗が低減される。
する製造方法でさらに明らかなように基板裏面からのラ
ッピング工程等を用いずに、溝の内面に形成されたSiO2
膜３により誘電体分離構造の実現が可能となる。また、
n+形の埋込領域４により、バイポーラトランジスタのコ
レクタ抵抗が低減される。
次に、第２図及び第３図を用いて、この実施例に係る
半導体装置の製造方法の一例を説明する。なお、以下の
説明において、（ａ）〜（ｃ）の各項目記号は、第２図
の（ａ）〜（ｃ）のそれぞれに対応する。
半導体装置の製造方法の一例を説明する。なお、以下の
説明において、（ａ）〜（ｃ）の各項目記号は、第２図
の（ａ）〜（ｃ）のそれぞれに対応する。
（ａ） （100）面のｐ形Si基板１の主面に選択拡散に
より、素子領域となるn-領域、ｐ形ベース領域５及びn+
エミッタ領域６を形成する。
より、素子領域となるn-領域、ｐ形ベース領域５及びn+
エミッタ領域６を形成する。
（ｂ） 素子領域となる部分の両側に、反応性イオンエ
ッチングにより縦溝11を掘る。
ッチングにより縦溝11を掘る。
（ｃ） 縦溝11の内壁をヒドラジンやエチレンジアミン
等のアルカリ系異方性エッチング液を用いてエッチング
する。アルカリ系異方性エッチング液でSiをエッチング
すると（111）面で著しくエッチレートが遅くなるの
で、（111）面が露出したところでエッチングが止り、
三角柱状で両持梁構造の素子領域となる部分が形成さ
れ、これとともに断面が菱形を２個連ねたような形状の
溝12が形成される。次いでｐ形Si基板１を正にバイアス
して溝12の内面を陽極酸化し、誘電体分離用のSiO2膜３
を形成する。ここで両持梁の付け根の部分は、第３図に
示すように、予めp/n-/p/n-の構造にしておき、素子領
域となる部分には正のバイアスがかからないようにし
て、その底面は酸化されないようにする。
等のアルカリ系異方性エッチング液を用いてエッチング
する。アルカリ系異方性エッチング液でSiをエッチング
すると（111）面で著しくエッチレートが遅くなるの
で、（111）面が露出したところでエッチングが止り、
三角柱状で両持梁構造の素子領域となる部分が形成さ
れ、これとともに断面が菱形を２個連ねたような形状の
溝12が形成される。次いでｐ形Si基板１を正にバイアス
して溝12の内面を陽極酸化し、誘電体分離用のSiO2膜３
を形成する。ここで両持梁の付け根の部分は、第３図に
示すように、予めp/n-/p/n-の構造にしておき、素子領
域となる部分には正のバイアスがかからないようにし
て、その底面は酸化されないようにする。
この後、溝12にn+形にドープされた多結晶Si又は非晶
質Siを充填して埋込領域４を形成する。次いで、両持梁
の付け根の部分を反応性イオンエッチングでエッチング
してSiO2等の誘電体で埋め、素子領域２をSi基板１から
完全に誘電体分離する。最後に、コンタクト孔の孔開け
及びAl膜による各電極8a、8b、8cの形成等を行なって半
導体装置を完成する。
質Siを充填して埋込領域４を形成する。次いで、両持梁
の付け根の部分を反応性イオンエッチングでエッチング
してSiO2等の誘電体で埋め、素子領域２をSi基板１から
完全に誘電体分離する。最後に、コンタクト孔の孔開け
及びAl膜による各電極8a、8b、8cの形成等を行なって半
導体装置を完成する。
［発明の効果］ 以上説明したように、この発明によれば、（100）シ
リコン単結晶基板に形成した素子領域の対向する一対の
周辺部にそれぞれ＜110＞方向に縦溝を形成して異方性
エッチングによって素子領域下部で溝を連通させた後、
この連通した溝の外周面にのみ全面に絶縁膜を形成する
と共に、溝内を前記素子領域と同一導電型でかつ前記素
子領域より高濃度の多結晶または非晶質の半導体で埋め
込み、一方、素子領域の前記対向する周辺部とは別の対
向する周辺部に形成した溝内に絶縁体を埋めることで、
前記素子領域を完全に誘電体分離するようにしたので、
基板裏面からのラッピング工程等を用いずに、上記絶縁
および絶縁体により誘電体分離構造を実現することがで
きる。したがって製造が比較的容易になってチップコス
トを低減することができる。
リコン単結晶基板に形成した素子領域の対向する一対の
周辺部にそれぞれ＜110＞方向に縦溝を形成して異方性
エッチングによって素子領域下部で溝を連通させた後、
この連通した溝の外周面にのみ全面に絶縁膜を形成する
と共に、溝内を前記素子領域と同一導電型でかつ前記素
子領域より高濃度の多結晶または非晶質の半導体で埋め
込み、一方、素子領域の前記対向する周辺部とは別の対
向する周辺部に形成した溝内に絶縁体を埋めることで、
前記素子領域を完全に誘電体分離するようにしたので、
基板裏面からのラッピング工程等を用いずに、上記絶縁
および絶縁体により誘電体分離構造を実現することがで
きる。したがって製造が比較的容易になってチップコス
トを低減することができる。
第１図はこの発明に係る半導体装置の構成を示す縦断面
図、第２図及び第３図は当該半導体装置の製造方法の一
例を示す工程図、第４図は従来の半導体装置を示す縦断
面図である。 1;Si基板（半導体基板）、2:素子領域、 3:SiO2膜（絶縁膜）、4:埋込領域、 12:溝。
図、第２図及び第３図は当該半導体装置の製造方法の一
例を示す工程図、第４図は従来の半導体装置を示す縦断
面図である。 1;Si基板（半導体基板）、2:素子領域、 3:SiO2膜（絶縁膜）、4:埋込領域、 12:溝。
Claims (1)
- 【請求項１】（100）シリコン単結晶基板に形成した素
子領域の対向する一対の周辺部にそれぞれ＜110＞方向
に縦溝を形成する工程と、 前記各縦溝を異方性エッチングすることによって素子領
域下部で溝を連通させる工程と、 連通した溝の外周面にのみ全面に絶縁膜を形成する工程
と、 溝内に前記素子領域と同一導電型でかつ前記素子領域よ
り高濃度の多結晶または非晶質の半導体からなる埋め込
み領域を形成する工程と、 素子領域の前記対向する周辺部とは別の対向する周辺部
に形成した溝内に絶縁体を埋める工程とを有し、前記絶
縁膜及び前記絶縁体によって前記素子領域を誘電体分離
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175554A JP2803187B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175554A JP2803187B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341748A JPH0341748A (ja) | 1991-02-22 |
| JP2803187B2 true JP2803187B2 (ja) | 1998-09-24 |
Family
ID=15998114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175554A Expired - Fee Related JP2803187B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803187B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325247A (ja) * | 1986-07-17 | 1988-02-02 | Matsushita Electric Ind Co Ltd | 封着用ガラス |
| JPS63147367A (ja) * | 1986-12-11 | 1988-06-20 | Toshiba Corp | 半導体装置 |
| JP2713940B2 (ja) * | 1988-01-22 | 1998-02-16 | 株式会社日立製作所 | 半導体装置 |
-
1989
- 1989-07-10 JP JP1175554A patent/JP2803187B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341748A (ja) | 1991-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| JPS6286760A (ja) | 多結晶側壁を有するトランジスタ及びその製法 | |
| JP2003532293A (ja) | トレンチ半導体装置を製造する方法 | |
| JPH02196420A (ja) | 半導体装置の製造方法 | |
| US5356827A (en) | Method of manufacturing semiconductor device | |
| JPH02296338A (ja) | 横型トランジスタ及びその製造方法 | |
| JPH08274110A (ja) | 半導体基板にバイポーラトランジスタを形成する方法 | |
| US6028344A (en) | Bipolar transistor on a semiconductor-on-insulator substrate | |
| JPS6159852A (ja) | 半導体装置の製造方法 | |
| US5256896A (en) | Polysilicon-collector-on-insulator polysilicon-emitter bipolar transistor | |
| JP2803187B2 (ja) | 半導体装置の製造方法 | |
| US5043786A (en) | Lateral transistor and method of making same | |
| JP2613598B2 (ja) | 半導体装置 | |
| JPH05121537A (ja) | 半導体装置の製造方法 | |
| JP2830053B2 (ja) | 半導体装置の製造方法 | |
| JP2535519B2 (ja) | 半導体集積回路装置とその製造方法 | |
| JPS60753A (ja) | 半導体装置の製造方法 | |
| KR100256375B1 (ko) | 절연층 매몰 실리콘 기판상의 금속 배선형성 방법 | |
| JPH0682675B2 (ja) | 半導体装置の製造方法 | |
| JPH0669044B2 (ja) | 半導体装置の製造方法 | |
| JPS62141768A (ja) | 半導体装置およびその製造方法 | |
| JPH01238033A (ja) | 誘電体分離型半導体基板及びその製造方法 | |
| JPH0516181B2 (ja) | ||
| JPH0737896A (ja) | 半導体装置 | |
| JPH0665219B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |