JP2792261B2 - 警報開始遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は警報開始遅延回路に係
り、特に、デジタル回路における警報開始遅延回路に関
するものである。

【０００２】

【従来の技術】従来の警報開始遅延回路は、モノステー
ブルマルチバイブレータと抵抗とコンデンサを用いて、
生警報に対しての警報開始を遅らせるようにしていた。
そして、このとき遅らせる時間は抵抗とコンデンサによ
る時定数で規定される。

【０００３】

【発明が解決しようとする課題】この従来の警報開始遅
延回路では、抵抗とコンデンサを用いて遅延時間を設定
する方法のため、遅延時間が抵抗値と容量のばらつきに
より異なり、遅延時間が一定にならないためデジタル回
路での処理に不向きな場合があるという課題があった。

【０００４】

【課題を解決するための手段】本発明の警報開始遅延回
路は、クロック入力端子と初期設定入力端子と警報出力
端子とを有し、初期設定入力端子に供与される生警報が
警報状態でない場合に初期設定状態とされ、警報状態に
変わった場合にクロック入力端子からの入力クロックの
カウントを開始し、そのカウント値が所定値に達した場
合に警報出力端子からの警報出力を警報状態とするｎビ
ットバイナリカウンタと、このｎビットバイナリカウン
タの警報出力端子からの警報出力を反転するインバータ
ゲートと、このインバータゲートによって反転された警
報出力とクロックとを入力とし、その出力が前記クロッ
ク入力端子に接続されたアンドゲートとを備えたもので
ある。

【０００５】

【作用】本発明においては、警報開始の遅延時間をクロ
ックのｉ倍で規定でき、また、クロックに同期した警報
出力を得る。

【０００６】

【実施例】図１は本発明の一実施例を示す回路構成図で
ある。この図１において、１は任意のクロックをクロッ
ク入力端子に入力し、生警報情報にて初期値設定を解除
するｎビットバイナリカウンタ、２はクロック４とイン
バータゲート３の出力を入力とするアンドゲート、５は
生警報、６は警報出力で、この警報出力６はインバータ
ゲート３の入力端に接続されている。

【０００７】そして、ｎビットバイナリカウンタ１の初
期設定入力（初期設定時「Ｌ」）に生警報５（警報時
「Ｈ」）を入力し、また、このｎビットバイナリカウン
タ１のクロック入力にはアンドゲート２の出力が接続さ
れている。このアンドゲート２の２つの入力のうち一方
にはクロック４を入力し、他方にはインバータゲート３
の出力が接続されている。このインバータゲート３の入
力にはｎビットバイナリカウンタ１のｉ出力（ｉをカウ
ントした時点で「Ｈ」となる。０≦ｉ≦ｎ）が接続され
ている。また、ｎビットバイナリカウンタ１のｉ出力は
警報出力６となる。このように、ｎビットバイナリカウ
ンタ１の出力を警報として発出し、この警報の発出によ
ってこのｎビットバイナリカウンタ１を停止するように
構成されている。

【０００８】図２は図１の動作説明に供するタイムチャ
ートで、（ａ）はクロック４を示したものであり、
（ｂ）は生警報５、（ｃ）は警報出力６を示したもので
ある。

【０００９】つぎに図１に示す実施例の動作を図２を参
照して説明する。まず、生警報５が「Ｌ」のとき（警報
状態でない場合）ｎビットバイナリカウンタ１は初期設
定状態である。すなわち、ｎビットバイナリカウンタ１
は、カウント動作を行わず、ｉ出力を「Ｌ」としてい
る。

【００１０】つぎに、生警報５が図２の（ｂ）に示すよ
うに「Ｈ」（警報状態）となると、ｎビットバイナリカ
ウンタ１の初期設定状態は解除され、カウントアップを
開始し、図２の（ａ）に示すクロック４をｉカウントし
た時点でｉ出力、すなわち警報出力６が「Ｈ」（警報状
態）となる。警報出力６が「Ｈ」となると、この警報出
力６が「Ｈ」とされている間、ｎビットバイナリーカウ
ンタ１へのクロック４の入力がアンドゲート２によって
阻止される。ｎビットバイナリカウンタ１は、生警報５
が「Ｌ」に変化するとまで、警報出力６を「Ｈ」（警報
状態）とする。

【００１１】これにより、本実施例は、生警報５の
「Ｈ」に対して警報出力５を「Ｈ」とする時の遅延時間
を、すなわち警報開始時の遅延時間を、クロックのｉ倍
で規定でき、また、クロックに同期した警報出力を得ら
れるため、ディジタル回路での処理に適する。

【００１２】

【発明の効果】以上説明したように本発明は、警報開始
時の遅延時間をクロックのｉ倍で規定でき、またクロッ
クに同期した警報出力を得られるため、ディジタル回路
での処理に適するという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図であ。

【図２】図１の動作説明に供するタイムチャートであ
る。

【符号の説明】

１ ｎビットバイナリカウンタ ２ アンドゲート ３ インバータゲート ４ クロック ５ 生警報 ６ 警報出力

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 クロック入力端子と初期設定入力端子と
   警報出力端子とを有し、前記初期設定入力端子に供与さ
   れる生警報が警報状態でない場合に初期設定状態とさ
   れ、警報状態に変わった場合に前記クロック入力端子か
   らの入力クロックのカウントを開始し、そのカウント値
   が所定値に達した場合に前記警報出力端子からの警報出
   力を警報状態とするｎビットバイナリカウンタと、 このｎビットバイナリカウンタの警報出力端子からの警
   報出力を反転するインバータゲートと、 このインバータゲートによって反転された警報出力とク
   ロックとを入力とし、その出力が前記クロック入力端子
   に接続されたアンドゲート と備えたことを特徴とする警
   報開始遅延回路。