JPH01284014A - パルス整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回路において所定のパルス幅以上の
パルス信号のみを伝達するパルス整形回路に関する。

〔従来の技術〕

従来のパルス整形回路について、第３図を参照して説明
する。

第３図においてパルス整形回路は遅延回路１、ディジタ
ルパルス信号１００の立ち上がりをトリがとしである一
定の長さＴのパルスを出力するモノマルチバイブレーク
２、パルス信号１００の立ち下がりをトリガとしてモノ
マルチバイブレーク２と同一パルス幅Ｔのパルスを出力
するモノマルチバイブレーク３および論理回路４．５か
ら構成されている。ここで時間Ｔはこの回路で、それ以
下では除去され、それ以上では伝達されるパルスのパル
ス幅であり、２個のモノマルチバイブレークの回路素子
である抵抗Ｒ１コンデンサＣの定数で決定される。ここ
でパルス整形回路の動作について第４図の流れ図に従っ
て説明する。人力されるディジタルパルス信号１００の
中に時間Ｔより短い除去したい不要パルス（破線で示さ
れた部分）がハイレベル（以下、“Ｈ″と記す）の状態
、ローレベル（以下、“Ｌ”と記す）の状態でそれぞれ
１回入力されたとする。このとき、モノマルチバイブレ
ーク２は、ディジタルパルス信号１００の立ち上がりで
動作するためにディジタルパルス信号１００の最初の“
Ｈ”の状態になるアップエツジと、“Ｌ”状態のときの
不要パルスのアップエツジをトリガとして、パルス幅Ｔ
のパルスを出力する。

一方、モノマルチバイブレーク３はディジタルパルス信
号１００の立ち下がりで動作するためにディジクルパル
ス信号１００の“Ｈ”状態のときの不要パルスのダウン
エツジと“Ｈ”状態から“Ｌ”状態になるダウンエツジ
で動作する。ここでディジタルパルス信号１００の“Ｈ
”状態のときの不要パルスのアップエツジでモノマルチ
バイブレーク２が、またディジタルパルス信号１００の
“Ｌ”状態のときの不要パルスのダウンエツジでモノマ
ルチバイブレーク３がそれぞれ動作しないのは、互いに
相手の出力パルスが自分のクリア端子に入力されている
からである。遅延回路１は、モノマルチバイブレーク２
．３の動作時間を考慮してヒゲ発生防止のためにある。

従って遅延回路１の出力信号２０とモノマルチバイブレ
ーク２の出力信号３０を入力信号とする論理積回路４の
出力は５０となり、最終的に不要パルスが除去された信
号５０とモノマルチバイブレーク３の出力信号４０を入
力信号とする論理積回路５の出力信号６０が得られる。

〔発明が解決しようとする課題〕

上述した従来のパルス整形回路は、不要パルスを除去す
るために、モノマルチバイブレークを利用しており、そ
のマルチバイブレークの出力パルス幅を決定するコンデ
ンサ、抵抗が必要であるために物理的なハードウェア縮
小化が困難であるという問題がある。

また、モノマルチバイブレークに使用するコンデンサ、
抵抗の定数のばらつきのため除去すべきパルスのパルス
幅を設定するのに高い精度を要求できないという問題が
あった。

本発明はこのような事情に鑑みてなされたものであり、
不要パルスのパルス幅の設定を高精度で行うことができ
かつ回路の縮小化を図ったパルス整形回路を提供するこ
とを目的とするものである。

〔課題を解決するための手段〕

本発明は上記目的を達成するために、入力されるディジ
タルパルス信号のうち所定のパルス幅以上のディジタル
パルス信号のみを伝達するパルス整形回路においてディ
ジタルパルス信号の立ち上がりを検出するアップエツジ
検出回路と、アップエツジ検出回路の出力信号をロード
信号とするカウンタと、このカウンタの出力信号とアッ
プエツジ検出回路の出力信号とを入力信号とする論理積
回路と、前記ディジタルパルス信号の立ち下がりを検出
するダウンエツジ検出回路と、ダウンエツジ検出回路の
出力信号をロード信号とするカウンタと、このカウンタ
の出力信号とダウンエツジ検出回路の出力信号とを入力
信号とする論理積回路と、前記２つの論理積回路の出力
信号を入力信号とする排他的論理和回路と、前記ディジ
クルパルス信号を入力信号とし前記排他的論理和回路の
出力信号をクロック入力信号とするフリップフロップ回
路とを有することを特徴とするものである。

本発明によれば、不要パルスを除去するにあたり、その
パルス幅の設定をモノマルチバイブレータの代わりにカ
ウンタにより行うように構成したので、不要パルスのパ
ルス幅の設定を高精度に行うことができると共に、回路
規模の縮小化が図れる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図には本発明に係わるパルス整形回路の一実施例の
構成が示されている。

同図において、パルス整形回路はディジタルパルス信号
１００の立ち上がりをトリガとしである一定の時間ｔの
パルスを出力するアップエツジ検出回路１０．ディジタ
ルパルス信号１００の立ち下がりをトリガとしである一
定の長さｔのパルスを出力するダウンエツジ検出回路１
２、クロック信号１０２をクロックとし、それぞれ、前
段のエツジ検出回路の出力信号をロード信号とする同期
式゛カウンタ１４．１６、エツジ検出回路ｌ０１１２の
出力信号とカウンタ１４．１６の最上位のデータ出力信
号とを入力信号とする論理積回路１８．２０、排他的論
理和回路２２およびフリップ７０ツブ回路２４から構成
されている。ここでクロック信号の周期は時間ｔより短
い。また論理積回路１８．２０のそれぞれの出力信号は
カウンタ１６．１４のクリア信号として人力されるよう
に構成されている。

次に回路動作について、第２の流れ図に従って説明する
。

同図において、１００はディジタルパルス信号、１０２
は上記時間ｔに対し短い周期のクロックである。第４図
と同様にディジタルパルス信号１００の中に示すパルス
幅（時間）ｔより短い除去したい不要パルスＴＩ、Ｔ２
　がディジタルパルス信号１００が“Ｈ”の状態、“Ｌ
”の状態で、それぞれ１回ずつ人力されたとする。この
とき、アップエツジ検出回路１０がディジタルパルス信
号１００の立ち上がりを検出し、パルス幅ｔなる信号１
０４を出力するため、カウンタ１４は、ディジタルパル
ス信号１００の最初の“Ｈ”の状態になるアップエツジ
と“Ｌ”状態のときの不要パルスＴ２　のアップエツジ
をトリガとして、クロック１０２でカウントを開始し、
信号１０６を出力する。

またダウンエツジ検出回路１２がディジタルパルス信号
１００の立ち下がりを検出し、パルス幅ｔなる信号１１
０を出力するため、カウンタ１６はディジタルパルス信
号１００の“Ｈ”状態のときの不要パルスＴ、　　のダ
ウンエツジと、“Ｌ”状態になるダウンエツジをトリガ
としてクロック１０２でカウントを開始し、信号１１２
を出力する。

ここでディジタルパルス信号１００の“Ｈ”状態のとき
の不要パルスＴ、のアップエツジでカウンタ１４が、ま
たディジタルパルス信号１００の“Ｌ”状態のときの不
要パルスのダウンエツジでカンウタ１６がそれぞれ動作
しないのは、お互いのカウンタが相手カウンタの出力信
号を論理積回路２０．１８を通して自分のクリア端子に
入力されているかである。従って論理積回路１８．２０
を通ったカウンタ１４．１６のパルス幅Ｔなる出力信号
１０８．１１４を入力信号とする排他的論理和回路２２
の出力信号は１１６となる。ここでパルス幅Ｔの精度は
クロックの１周期以下である。

従って、信号１１６をクロックとして、フリップ７０ツ
ブ２４がディジタルパルス信号１００をラッチし、不要
パルスが除去された信号１１８が出力される。

〔発明の効果〕

以上に説明したように、本発明では不要パルスを除去す
るのにモノマルチバイブレークの代わりにカウンタを用
いて行っているので、不要パルスのパルス幅の設定を高
精度に行うことかできると共に回路をＬＳＩ化すること
によって、回路規模の縮小化が図れる。

【図面の簡単な説明】

第１図は本発明に係わるパルス整形回路の一実施例の構
成を示すブロック図、第２図は第１図のパルス整形回路
の動作を示す流れ図、第３図はパルス整形回路の従来例
の構成を示すブロック図、第４図は第３図のパルス整形
回路の動作を示す流れ図である。 １０・・・・・・アップエツジ検出回路、１２・・・・
・・ダウンエツジ検出回路、１４．１６・・・・・・同
期式カウンタ、１８．２０・・・・・・論理積回路、 ２２・・・・・・排他的論理和回路、 ２４・・・・・・フリップフロップ回路。 東２図 ｆｇ）　　　　　＝１−１「］−＝７−（ｉ）ｆｆ＝１
１−＝Ｌｆ−”［−」−−”Ｌ−（ｊ〕−」−一−−−
−Ｌ−一一−− 第３図 第４図 ↑

Claims (1)

1. 【特許請求の範囲】 入力されるディジタルパルス信号のうち所定のパルス幅
   以上のディジタルパルス信号のみを伝達するパルス整形
   回路において、 ディジタルパルス信号の立ち上がりを検出するアップエ
   ッジ検出回路と、 アップエッジ検出回路の出力信号をロード信号とするカ
   ウンタと、 このカウンタの出力信号とアップエッジ検出回路の出力
   信号とを入力信号とする論理積回路と、前記ディジタル
   パルス信号の立ち下がりを検出するダウンエッジ検出回
   路と、 ダウンエッジ検出回路の出力信号をロード信号とするカ
   ウンタと、 このカウンタの出力信号とダウンエッジ検出回路の出力
   信号とを入力信号とする論理積回路と、前記２つの論理
   積回路の出力信号を入力信号とする排他的論理和回路と
   、 前記ディジタルパルス信号をデータ入力信号とし前記排
   他的論理和回路の出力信号をクロック入力信号とするフ
   リップフロップ回路 とを有することを特徴とするパルス整形回路。