JP2780718B2 - 巡回的にデータをバッファするデータ処理システム - Google Patents
巡回的にデータをバッファするデータ処理システムInfo
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- JP2780718B2 JP2780718B2 JP1074786A JP7478689A JP2780718B2 JP 2780718 B2 JP2780718 B2 JP 2780718B2 JP 1074786 A JP1074786 A JP 1074786A JP 7478689 A JP7478689 A JP 7478689A JP 2780718 B2 JP2780718 B2 JP 2780718B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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- Data Exchanges In Wide-Area Networks (AREA)
- Shift Register Type Memory (AREA)
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Description
【発明の詳細な説明】 本発明は、巡回的に再帰する遅延長の期間シーケンシ
ャルなデータユニットをバッファするメモリからなるデ
ータ処理システムに関する。
ャルなデータユニットをバッファするメモリからなるデ
ータ処理システムに関する。
本発明はまた、かかるシステムでの使用に適し、少な
くとも２つのメモリロケーションの各々１つに対して遅
延長に対する長さを有するタイムスロットの周期的系列
を発生する選択手段に関する。前記の種類のデータ処理
システムは、第９回コンピュータアーキテクチャ年次シ
ンポジウム，オースチン,131−139頁のラウ他による
「エフィシエント コード ジェネレーション フォー
ホリゾンタル アーキテクチュアズ：コンパイラ テ
クニックス アンド アーキテクチュアル サポート」
より公知である。この文献は、応用分野、つまり並列及
びインタラクチブデータ処理についても詳述している。
この種のデータ処理においては、新たなストリームは、
シーケンシャルデータユニットの種々の並列ストリーム
から生成される。新たなストリームのデータユニットが
再び処理される前に、これらのデータユニットは互いに
遅延されあって適当な時点に適当な態様で互いに組み合
わせられる位置となるようにされる。動作の列は巡回的
に繰り返されるから、データユニットの遅延は、巡回的
再帰遅延時間の期間メモリに一時的に記憶することで行
なわれる。従来技術のデータ処理システムにおけるデー
タユニットのバッファは、圧縮手段の助けを受けて行な
われる。これらの圧縮手段は、必要に応じてデータがメ
モリロケーションのうちの１つから読出された後の残り
の被記憶データユニットが論理的に連結されたメモリロ
ケーション上に再配置されうるようにする。新たなデー
タユニットが書込まれる時は、占有されているメモリロ
ケーションのアドレスにできる限り近いアドレスを有す
る占有されていないメモリロケーションに書込まれる。
このデータユニットの再配置及び一番近い非占有メモリ
ロケーションの更新によれば確かに利用可能なメモリロ
ケーションが有効に利用されるが、大規模なハードウェ
アが必要である。
くとも２つのメモリロケーションの各々１つに対して遅
延長に対する長さを有するタイムスロットの周期的系列
を発生する選択手段に関する。前記の種類のデータ処理
システムは、第９回コンピュータアーキテクチャ年次シ
ンポジウム，オースチン,131−139頁のラウ他による
「エフィシエント コード ジェネレーション フォー
ホリゾンタル アーキテクチュアズ：コンパイラ テ
クニックス アンド アーキテクチュアル サポート」
より公知である。この文献は、応用分野、つまり並列及
びインタラクチブデータ処理についても詳述している。
この種のデータ処理においては、新たなストリームは、
シーケンシャルデータユニットの種々の並列ストリーム
から生成される。新たなストリームのデータユニットが
再び処理される前に、これらのデータユニットは互いに
遅延されあって適当な時点に適当な態様で互いに組み合
わせられる位置となるようにされる。動作の列は巡回的
に繰り返されるから、データユニットの遅延は、巡回的
再帰遅延時間の期間メモリに一時的に記憶することで行
なわれる。従来技術のデータ処理システムにおけるデー
タユニットのバッファは、圧縮手段の助けを受けて行な
われる。これらの圧縮手段は、必要に応じてデータがメ
モリロケーションのうちの１つから読出された後の残り
の被記憶データユニットが論理的に連結されたメモリロ
ケーション上に再配置されうるようにする。新たなデー
タユニットが書込まれる時は、占有されているメモリロ
ケーションのアドレスにできる限り近いアドレスを有す
る占有されていないメモリロケーションに書込まれる。
このデータユニットの再配置及び一番近い非占有メモリ
ロケーションの更新によれば確かに利用可能なメモリロ
ケーションが有効に利用されるが、大規模なハードウェ
アが必要である。
従って本発明の目的は、従来技術と略同じ効率で利用
可能なメモリロケーションが利用される一方で用いられ
るハードウェアは少ないデータ処理システムを提供する
にある。この目的のため本発明のデータ処理システム
は、少なくとも２つのメモリロケーションの各々１つに
対し遅延長に対応する長さを有するタイムスロットの周
期的系列を発生する選択手段が設けられ、メモリロケー
ションに対する各タイムスロットは、関連するデータユ
ニットについての書込みフェーズで開始し関連するデー
タユニットが最後に読取られる読取りフェーズで終了
し、前記系列において系列期間は巡回的に再帰する遅延
長に対応する長さを有するタイムスロットの並べ換えか
らなり、前記並べ換えにおいては先行するタイムスロッ
トの読取りフェーズには、別のタイムスロットの系列と
して次に可能な書込みフェーズが後続し、一連のメモリ
ロケーションでの系列間の相互シフトは単一サイクル分
あり、期間は相互シフトの和に等しいことを特徴とす
る。
可能なメモリロケーションが利用される一方で用いられ
るハードウェアは少ないデータ処理システムを提供する
にある。この目的のため本発明のデータ処理システム
は、少なくとも２つのメモリロケーションの各々１つに
対し遅延長に対応する長さを有するタイムスロットの周
期的系列を発生する選択手段が設けられ、メモリロケー
ションに対する各タイムスロットは、関連するデータユ
ニットについての書込みフェーズで開始し関連するデー
タユニットが最後に読取られる読取りフェーズで終了
し、前記系列において系列期間は巡回的に再帰する遅延
長に対応する長さを有するタイムスロットの並べ換えか
らなり、前記並べ換えにおいては先行するタイムスロッ
トの読取りフェーズには、別のタイムスロットの系列と
して次に可能な書込みフェーズが後続し、一連のメモリ
ロケーションでの系列間の相互シフトは単一サイクル分
あり、期間は相互シフトの和に等しいことを特徴とす
る。
選択手段で得られるデータ占有によれば、再配置が不
要であり、また再配置に要するハードウェアも不要であ
る効率的なメモリロケーションの利用がなされる。タイ
ムスロットの系列の期間が合致する一連のサイクルの数
より多くのメモリロケーションは必要とされない。期間
自体は、ファーストフィットアルゴリズムにより組織さ
れサイクル毎に割当てられた遅延長に対応するスロット
の並べ換えからなる。様々な占有されたメモリロケーシ
ョン間の相互シフトの結果、接続メモリロケーション
は、期間のタイムスロット占有に対応するサイクル毎の
タイムスロット占有を有する。
要であり、また再配置に要するハードウェアも不要であ
る効率的なメモリロケーションの利用がなされる。タイ
ムスロットの系列の期間が合致する一連のサイクルの数
より多くのメモリロケーションは必要とされない。期間
自体は、ファーストフィットアルゴリズムにより組織さ
れサイクル毎に割当てられた遅延長に対応するスロット
の並べ換えからなる。様々な占有されたメモリロケーシ
ョン間の相互シフトの結果、接続メモリロケーション
は、期間のタイムスロット占有に対応するサイクル毎の
タイムスロット占有を有する。
本発明のデータ処理システムの一実施例は、選択手段
は遅延長の次のサイクルの各々の開始の際の次の基準値
を発生する基準手段を有し、基準値の系列は、タイムス
ロットの系列の期間にて再帰的であり、前記選択手段
は、さらにそれぞれ巡回的に再帰する第１のインクリメ
ントと第２のインクリメントとをそれぞれ現在の基準値
に線型に組み合わせることでメモリ読取りアドレスとメ
モリ書込みアドレスとをそれぞれ発生する第１の組み合
わせ手段と第２の組み合わせ手段を有することを特徴と
する。読取りアドレス及び書込みアドレスは、基準値に
関連してサイクル毎に決定される。基準値は、次のサイ
クルの開始の際跳ぶため、読取りアドレス及び書込みア
ドレスも前回サイクルのアドレスから跳ぶ。期間をカバ
ーする何回かのサイクルの後読取りアドレス及び書込み
アドレスは再び繰り返される。
は遅延長の次のサイクルの各々の開始の際の次の基準値
を発生する基準手段を有し、基準値の系列は、タイムス
ロットの系列の期間にて再帰的であり、前記選択手段
は、さらにそれぞれ巡回的に再帰する第１のインクリメ
ントと第２のインクリメントとをそれぞれ現在の基準値
に線型に組み合わせることでメモリ読取りアドレスとメ
モリ書込みアドレスとをそれぞれ発生する第１の組み合
わせ手段と第２の組み合わせ手段を有することを特徴と
する。読取りアドレス及び書込みアドレスは、基準値に
関連してサイクル毎に決定される。基準値は、次のサイ
クルの開始の際跳ぶため、読取りアドレス及び書込みア
ドレスも前回サイクルのアドレスから跳ぶ。期間をカバ
ーする何回かのサイクルの後読取りアドレス及び書込み
アドレスは再び繰り返される。
本発明のデータ処理システムの別の実施例は、基準手
段は現在の基準値を表わす計数値を有するモジュロカウ
ンタからなることを特徴とする、これにより単純な方法
で周期的な基準値が発生される。本発明のデータ処理シ
ステムのさらに別の実施例は、相続く基準値間の跳びは
調整可能であり、前記インクリメントは調整可能である
ことを特徴とする。基準値及びインクリメントが調整可
能なためシステムは複数の応用に適切にすることができ
る。
段は現在の基準値を表わす計数値を有するモジュロカウ
ンタからなることを特徴とする、これにより単純な方法
で周期的な基準値が発生される。本発明のデータ処理シ
ステムのさらに別の実施例は、相続く基準値間の跳びは
調整可能であり、前記インクリメントは調整可能である
ことを特徴とする。基準値及びインクリメントが調整可
能なためシステムは複数の応用に適切にすることができ
る。
本発明のデータ処理システムの他の実施例は、選択手
段は、巡回的に再帰する第３のインクリメントと第４の
インクリメントをそれぞれ先行する第１のアドレスと第
１のアドレスのそれぞれに順次線型的に組み合わせるこ
とでメモリ用の第１のアドレスと第２のアドレスを順次
発生する第３の組み合わせ手段と第４の組み合わせ手段
とからなり、第１のアドレスと第２のアドレスは書込み
アドレスと読取りアドレスであるか、あるいは読取りア
ドレスと書込みアドレスであることを特徴とする。この
構成では、組み合わせ手段に供給されるべきインクリメ
ントを適切に選択することで、前記の実施例と比べてモ
ジュロカウンタが省略されている。
段は、巡回的に再帰する第３のインクリメントと第４の
インクリメントをそれぞれ先行する第１のアドレスと第
１のアドレスのそれぞれに順次線型的に組み合わせるこ
とでメモリ用の第１のアドレスと第２のアドレスを順次
発生する第３の組み合わせ手段と第４の組み合わせ手段
とからなり、第１のアドレスと第２のアドレスは書込み
アドレスと読取りアドレスであるか、あるいは読取りア
ドレスと書込みアドレスであることを特徴とする。この
構成では、組み合わせ手段に供給されるべきインクリメ
ントを適切に選択することで、前記の実施例と比べてモ
ジュロカウンタが省略されている。
第１図は、前記の種類のデータ処理システムの例のブ
ロック図である。この例は、データ出力11及び12がデー
タ出力ライン13及び14とデータ入力ライン15及び16によ
りデータ入力17及び18に連結されるデータ処理素子10を
示す。この連結は、データ出力ラインとデータ入力ライ
ンの接続点に接続素子20,21,22及び23が設けられる相互
接続ネットワーク19によってなされる。これらの接続素
子は、出力ライン13及び14を介して供給される種々のス
トリームからのデータユニットをデータが素子10におい
て新たな処理を受ける前に入力ラインに分配するための
手段である。データ出力ライン上で同時に入手し得ない
データユニットを組み合わせるための接続素子は所定期
間データユニットをバッファするメモリロケーションを
有する。データユニットは巡回的な処理系列を受けるか
ら、これらの期間も巡回的に再帰する。
ロック図である。この例は、データ出力11及び12がデー
タ出力ライン13及び14とデータ入力ライン15及び16によ
りデータ入力17及び18に連結されるデータ処理素子10を
示す。この連結は、データ出力ラインとデータ入力ライ
ンの接続点に接続素子20,21,22及び23が設けられる相互
接続ネットワーク19によってなされる。これらの接続素
子は、出力ライン13及び14を介して供給される種々のス
トリームからのデータユニットをデータが素子10におい
て新たな処理を受ける前に入力ラインに分配するための
手段である。データ出力ライン上で同時に入手し得ない
データユニットを組み合わせるための接続素子は所定期
間データユニットをバッファするメモリロケーションを
有する。データユニットは巡回的な処理系列を受けるか
ら、これらの期間も巡回的に再帰する。
第２図は、従来技術のデータ処理システムのメモリロ
ケーションでデータ占有が生成される態様の例を示す。
データユニットは、フェーズ0,1,2,3及び４からなる５
フェーズサイクルでアドレス0,1,2,及び３を有するメモ
リロケーションにバッファされる。フェーズ（ph）は水
平方向にプロットされ、メモリロケーションのアドレス
（ma）は垂直にプロットされている。サイクルのフェー
ズ0,1,3及び４において、それぞれ6,1,2及び５フェーズ
期間バッファされるデータユニットが書込まれる。次い
でこれらのデータユニットの読取りが、次のサイクルの
フェーズ1,同一サイクルのフェーズ2,次のサイクルのフ
ェーズ0,次のサイクルのフェーズ４で行なわれる。書込
みフェーズ0,1及び４を有するデータユニットは、全て
アドレス３のメモリロケーションに書込まれる。書込み
フェーズのデータユニットはメモリロケーションに書込
まれる。低い方のアドレスのメモリロケーションが空に
なるとすぐに高い方のアドレスのメモリロケーションの
データユニットがその低い方のアドレスへ転送される。
これにより利用可能なメモリロケーションが有効に利用
されるのは確かであるが、その一方で論理的に一番近い
非占有メモリロケーションを監視しデータユニットをメ
モリロケーションに再配置するための大規模なロジック
が必要となる。
ケーションでデータ占有が生成される態様の例を示す。
データユニットは、フェーズ0,1,2,3及び４からなる５
フェーズサイクルでアドレス0,1,2,及び３を有するメモ
リロケーションにバッファされる。フェーズ（ph）は水
平方向にプロットされ、メモリロケーションのアドレス
（ma）は垂直にプロットされている。サイクルのフェー
ズ0,1,3及び４において、それぞれ6,1,2及び５フェーズ
期間バッファされるデータユニットが書込まれる。次い
でこれらのデータユニットの読取りが、次のサイクルの
フェーズ1,同一サイクルのフェーズ2,次のサイクルのフ
ェーズ0,次のサイクルのフェーズ４で行なわれる。書込
みフェーズ0,1及び４を有するデータユニットは、全て
アドレス３のメモリロケーションに書込まれる。書込み
フェーズのデータユニットはメモリロケーションに書込
まれる。低い方のアドレスのメモリロケーションが空に
なるとすぐに高い方のアドレスのメモリロケーションの
データユニットがその低い方のアドレスへ転送される。
これにより利用可能なメモリロケーションが有効に利用
されるのは確かであるが、その一方で論理的に一番近い
非占有メモリロケーションを監視しデータユニットをメ
モリロケーションに再配置するための大規模なロジック
が必要となる。
第３図は本発明のデータ処理システムにおいてデータ
占有がメモリロケーション上で生成される態様の例を示
す。第３図でも第２図で用いられたサイクルが用いられ
る。第３図では、メモリロケーション毎に、周期的でサ
イクルに固有の遅延長に対応するタイムスロットの各々
１つにおいて４サイクルの期間を有するデータ占有がな
される。メモリロケーション０は第１のデータユニット
により６連続フェーズの間占有される。このメモリロケ
ーションが読取られた後に、次の第２のデータユニット
が同じメモリロケーションに、第１のデータユニットの
読取りフェーズに引続いて最初に前記期間に含まれてい
ない遅延長の書込みフェーズで書込まれる。従ってこれ
は書込みフェーズ３及び次のサイクルの読取りフェーズ
０を有するデータユニットとなる。同じ選択基準が書込
みフェーズ１及び４を有するデータユニットにも当ては
まる。図示のタイムスロットの並べ換えは最も短い期間
長を実現するものである。対応するデータ占有がメモリ
ロケーション1,2及び３で行なわれる。メモリロケーシ
ョンにおけるデータ占有は互いに１サイクルシフトされ
ている。この例でのデータ占有は、第２図とともに説明
されたデータ占有と同数のメモリロケーションを必要と
するが、メモリロケーション上でデータユニットを再配
置しないですむため必要なハードウェアは大幅に少な
い。分かりやすくするために以上の例は、４つの異なる
遅延長のサイクルに限定されている。本発明のデータ処
理システムの利点は、１サイクルで３つのデータユニッ
トがバッファされる場合でも相当あるから、１サイクル
でより多数（例えば20の）データユニットがバッファさ
れる場合については明らかである。
占有がメモリロケーション上で生成される態様の例を示
す。第３図でも第２図で用いられたサイクルが用いられ
る。第３図では、メモリロケーション毎に、周期的でサ
イクルに固有の遅延長に対応するタイムスロットの各々
１つにおいて４サイクルの期間を有するデータ占有がな
される。メモリロケーション０は第１のデータユニット
により６連続フェーズの間占有される。このメモリロケ
ーションが読取られた後に、次の第２のデータユニット
が同じメモリロケーションに、第１のデータユニットの
読取りフェーズに引続いて最初に前記期間に含まれてい
ない遅延長の書込みフェーズで書込まれる。従ってこれ
は書込みフェーズ３及び次のサイクルの読取りフェーズ
０を有するデータユニットとなる。同じ選択基準が書込
みフェーズ１及び４を有するデータユニットにも当ては
まる。図示のタイムスロットの並べ換えは最も短い期間
長を実現するものである。対応するデータ占有がメモリ
ロケーション1,2及び３で行なわれる。メモリロケーシ
ョンにおけるデータ占有は互いに１サイクルシフトされ
ている。この例でのデータ占有は、第２図とともに説明
されたデータ占有と同数のメモリロケーションを必要と
するが、メモリロケーション上でデータユニットを再配
置しないですむため必要なハードウェアは大幅に少な
い。分かりやすくするために以上の例は、４つの異なる
遅延長のサイクルに限定されている。本発明のデータ処
理システムの利点は、１サイクルで３つのデータユニッ
トがバッファされる場合でも相当あるから、１サイクル
でより多数（例えば20の）データユニットがバッファさ
れる場合については明らかである。
第４図は本発明のデータ処理システムにおける選択手
段を有するメモリの第１の構成例を示す。メモリ30はシ
ーケンシャルなデータユニットをバッファするメモリロ
ケーションを有する。入来するデータストリームには参
照番号32が付され、流出するデータストリームには参照
番号34が付されている。入力36及び38を介してメモリの
書込みアドレス及び読取りアドレスがそれぞれアドレス
される。メモリロケーション毎の周期性及び系列での相
互シフトは、次のサイクルに先行する入力端子42へのト
リガパルスにより内容がサイクル毎に所定量跳ぶモジュ
ロカウンタ40により実現される。各サイクル毎に固定し
た跳びの値が現在の計数値に加算される。従って出力端
子46における出力信号は、サイクル毎の固定ステップで
跳ぶ基準値を表わす。この基準値は加算回路48及び50に
供給される。加算回路48は巡回的な第１のインクリメン
トを、加算回路50は巡回的な第２のインクリメントを、
それぞれ端子52及び54を介して供給される。これらの回
路は、前記インクリメントを現在の基準値に加算するこ
とで、メモリロケーションの現在の書込みアドレス及び
実際の読取りアドレスを得る。容易に理解されるよう
に、第３図を参照して説明される例では計数値0,1,2,及
び３を有するモジュロカウンタが適切であり、サイクル
毎に数１に等しい固定ステップが現在の基準値を表わす
現在の計数値から減算される。
段を有するメモリの第１の構成例を示す。メモリ30はシ
ーケンシャルなデータユニットをバッファするメモリロ
ケーションを有する。入来するデータストリームには参
照番号32が付され、流出するデータストリームには参照
番号34が付されている。入力36及び38を介してメモリの
書込みアドレス及び読取りアドレスがそれぞれアドレス
される。メモリロケーション毎の周期性及び系列での相
互シフトは、次のサイクルに先行する入力端子42へのト
リガパルスにより内容がサイクル毎に所定量跳ぶモジュ
ロカウンタ40により実現される。各サイクル毎に固定し
た跳びの値が現在の計数値に加算される。従って出力端
子46における出力信号は、サイクル毎の固定ステップで
跳ぶ基準値を表わす。この基準値は加算回路48及び50に
供給される。加算回路48は巡回的な第１のインクリメン
トを、加算回路50は巡回的な第２のインクリメントを、
それぞれ端子52及び54を介して供給される。これらの回
路は、前記インクリメントを現在の基準値に加算するこ
とで、メモリロケーションの現在の書込みアドレス及び
実際の読取りアドレスを得る。容易に理解されるよう
に、第３図を参照して説明される例では計数値0,1,2,及
び３を有するモジュロカウンタが適切であり、サイクル
毎に数１に等しい固定ステップが現在の基準値を表わす
現在の計数値から減算される。
第５図は、本発明のデータ処理システムにおける選択
手段を有するメモリの第２の構成例を示す。第４図中の
素子に対応する素子は同一の参照番号で示されている。
第５図においては選択手段は、第１及び第２の加算回路
60及び62と、加算回路60の出力66と第１の入力68との間
に挿入されるメモリ素子64とからなる。加算回路60の第
２の入力70には、シーケンシャルで巡回的に再帰する第
３のインクリメントが供給される。現在の第３のインク
リメントは、メモリ素子64の内容に加算される。和は次
の書込みアドレスを表わす。和は第２の加算回路62の第
１の入力にも供給される。第２の加算回路62の第２の入
力72には、シーケンシャルで巡回的に再帰する第４のイ
ンクリメントが供給される。第２の加算回路が出力する
和は次の読取りアドレスを表わす。
手段を有するメモリの第２の構成例を示す。第４図中の
素子に対応する素子は同一の参照番号で示されている。
第５図においては選択手段は、第１及び第２の加算回路
60及び62と、加算回路60の出力66と第１の入力68との間
に挿入されるメモリ素子64とからなる。加算回路60の第
２の入力70には、シーケンシャルで巡回的に再帰する第
３のインクリメントが供給される。現在の第３のインク
リメントは、メモリ素子64の内容に加算される。和は次
の書込みアドレスを表わす。和は第２の加算回路62の第
１の入力にも供給される。第２の加算回路62の第２の入
力72には、シーケンシャルで巡回的に再帰する第４のイ
ンクリメントが供給される。第２の加算回路が出力する
和は次の読取りアドレスを表わす。
一部が第４図及び第５図に示されている選択手段は、
毎回単一の信号アドレスがメモリに供給される実施例に
限定されうる。しかし、その場合には与えられたアドレ
ス読取りアドレスか書込みアドレスかを確かめる手段が
設けられる。読取りと書込みとが互いに排除し合うとい
う欠点は、比較的低速のメモリを使用できるという利点
で相殺される。
毎回単一の信号アドレスがメモリに供給される実施例に
限定されうる。しかし、その場合には与えられたアドレ
ス読取りアドレスか書込みアドレスかを確かめる手段が
設けられる。読取りと書込みとが互いに排除し合うとい
う欠点は、比較的低速のメモリを使用できるという利点
で相殺される。
第１図は発明の詳細な説明の欄の冒頭に記載された種類
のデータ処理システムのブロック図、第２図は従来技術
のデータ処理システムにおいてメモリロケーション上で
データ占有が生成される態様の例を示す図、第３図は本
発明のデータ処理システムにおいてメモリロケーション
上でデータ占有が生成される態様の例を示す図、第４図
は本発明のデータ処理システムにおいて選択手段を有す
るメモリの第１の構成例を示す図、第５図は本発明のデ
ータ処理システムにおいて選択手段を有するメモリの第
２の構成例を示す図である。 10……データ処理素子、11,12……データ出力、13,14…
…データ出力ライン、15,16……データ入力ライン、17,
18……データ入力、19……相互接続ネットワーク、20,2
1,22,23……接続素子、30……メモリ、32,34……データ
ストリーム、36,38……入力、40……モジュロカウン
タ、42,46,52,54……端子、48,50,60,62……加算回路、
64……メモリ素子。
のデータ処理システムのブロック図、第２図は従来技術
のデータ処理システムにおいてメモリロケーション上で
データ占有が生成される態様の例を示す図、第３図は本
発明のデータ処理システムにおいてメモリロケーション
上でデータ占有が生成される態様の例を示す図、第４図
は本発明のデータ処理システムにおいて選択手段を有す
るメモリの第１の構成例を示す図、第５図は本発明のデ
ータ処理システムにおいて選択手段を有するメモリの第
２の構成例を示す図である。 10……データ処理素子、11,12……データ出力、13,14…
…データ出力ライン、15,16……データ入力ライン、17,
18……データ入力、19……相互接続ネットワーク、20,2
1,22,23……接続素子、30……メモリ、32,34……データ
ストリーム、36,38……入力、40……モジュロカウン
タ、42,46,52,54……端子、48,50,60,62……加算回路、
64……メモリ素子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 5/06 G06F 12/02
Claims (9)
- 【請求項１】連続的なサイクルで再帰する遅延長の期間
にシーケンシャルなデータユニットをバッファするメモ
リからなるデータ処理システムであって、 少なくとも二つのメモリロケーションの各メモリロケー
ション毎に、上記遅延長に対応した長さを有するタイム
スロットの周期的系列を発生させる選択手段が設けら
れ、 メモリロケーションに対する各タイムスロットは、関連
するデータユニットについての書込みフェーズで開始し
関連するデータユニットが最後に読取られる読取りフェ
ーズで終了し、 上記系列において系列周期は巡回的に再帰する上記遅延
長に対応するタイムスロットの順列を含み、 上記順列において先行するタイムスロットの読取りフェ
ーズには、次に続く可能性のある別のタイムスロットの
書込みフェーズが後続し、 連続したメモリロケーションの系列間の相互シフトは単
一サイクル分であり、 上記周期は上記相互シフトの合計と一致することを特徴
とするデータ処理システム。 - 【請求項２】上記選択手段は、遅延長の次の各サイクル
の開始の際に次の基準値を発生する基準手段を有し、基
準値の系列はタイムスロットの系列の周期で再帰し、 上記選択手段は、巡回的に再帰する第１のインクリメン
ト及び第２のインクリメントを夫々に現在の基準値と線
形結合することにより、メモリに対する読取りアドレス
及び書込みアドレスを夫々に発生する第１の組み合わせ
手段及び第２の組み合わせ手段を更に有することを特徴
とする請求項１記載のデータ処理システム。 - 【請求項３】基準手段は現在の基準値を表わす計数値を
有するモジュロカウンタからなることを特徴とする請求
項２記載のデータ処理システム。 - 【請求項４】シーケンシャルな基準値の間の移り変わり
は調整可能であることを特徴とする請求項２又は３記載
のデータ処理システム。 - 【請求項５】上記選択手段は、巡回的に再帰する第３の
インクリメント及び第４のインクリメントを夫々に先行
する第１のアドレス及び第１のアドレスと順次に線形結
合することにより、上記メモリに対する第１のアドレス
及び第２のアドレスを夫々に発生する第３の組み合わせ
手段及び第４の組み合わせ手段を含み、 上記第１のアドレスと第２のアドレスは、書込みアドレ
スと読取りアドレスであるか、若しくは、読取りアドレ
スと書込みアドレスであることを特徴とする請求項１記
載のデータ処理システム。 - 【請求項６】上記第３の組み合わせ手段の第１の入力は
上記第３のインクリメントを供給され、出力はメモリ素
子を介して第２の入力へ帰還され、 上記第４の組み合わせ手段の第１の入力は上記第４のイ
ンクリメントを供給され、第２の入力は上記第３の組み
合わせ手段の上記出力に接続されていることを特徴とす
る請求項５記載のデータ処理システム。 - 【請求項７】シーケンシャルなデータユニットの様々な
ストリームがメモリに供給され、上記組み合わせ手段の
様々な対が上記ストリームのために設けられ、 上記巡回的に再帰するインクリメントの別のストリーム
の夫々の対が上記組み合わせ手段の対の中の各対に供給
されることを特徴とする請求項２乃至６のうちいずれか
１項記載のデータ処理システム。 - 【請求項８】シーケンシャルなデータユニットの第１の
ストリームの他に、シーケンシャルなデータユニットの
別のストリームがメモリに供給され、 上記別のストリームのために上記選択手段は別の組み合
わせ手段の別の対を有し、 上記別の組み合わせ手段の関連した二つの第２の入力は
上記第３の組み合わせ手段の出力に接続され、関連した
第１の入力は別の巡回的に再帰するインクリメントを供
給されることを特徴とする請求項６記載のデータ処理シ
ステム。 - 【請求項９】上記インクリメントは調整可能であること
を特徴とする請求項２乃至８のうちいずれか１項記載の
データ処理システム。
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