KR100293438B1 - 시디엠에이 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성장치 - Google Patents

시디엠에이 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
시디 엠에이(CDMA) 이동통신교환기
2. 발명이 해결하려고 하는 기술적 과제
종래 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신에서 시스템상의 데이터 폭주시 오동작에 대한 검증이 되지 않고 시스템이 다운되는 문제점과 가변데이터에 대한 검증이 어려운 문제점을 해결하고자 한 것임.
3. 발명의 해결방법의 요지
직렬로 전송하기 위한 데이터 동기 클럭(clk)과 초기화를 위한 외부 클리어 신호인 리셋(reset)과 데이터 생성을 시작하도록 하는 신호(start)를 입력으로하여 데이터 프레임 생성부(200)에서 쓰여진 데이터 형태를 반복해서 재생성하도록 하기 위한 신호(load)를 생성하는 프레임 생성 선언부(100)와; 직렬로 전송하기 위한 데이터 동기 클럭(clk)과 초기화를 위한 외부 클리어 신호인 리셋(reset)과 생성하고자 하는 프레임의 크기만큼 외부에서 n개수 만큼 전송되어오는 신호(wrO 내지 wrn)와 생성하고자 하는 데이터를 쓰기 위해 사용하는 중앙처리장치의 데이터 라인(d0 내지 d31)과 상기 프레임 생성 선언부(100)의 로드(load)를 입력으로 전송받아 연속적으로 생성하고자 원하는 데이터의 형태를 만드는 데이터 프레임 생성부(200)로 이루어짐을 특징으로 한 것이다.
4. 발명의 중요한 용도
시디엠에이(CDMA) 이동통신교환기 프로세서간 직렬통신에 적용되는 것임.

Description

시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치
본 발명은 시디엠이(CDMA) 이동통신교환기의 프로세서간 직렬통신에서 연속적인 데이터를 강제 생성하여 프로세서에 공급함으로써 프로세서의 데이터 처리 성능 및 오동작하는 알고리즘을 찾도록 시디엠이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치를 제공하고자 한 것이다.
일반적으로 코드분할 다원접속(Code Division Multi Access, CDMA라 약칭한다) 이동통신교환기는 디지털 이동통신 및 첨단 무선통신에 응용되는 것으로, 이동통신 수요에 대한 용량문제를 해결하고 경제적이고 효율적이며 휴대간편한 이동통신방식을 제공하는 장치이다.
종래에는 입력되는 데이터 및 최대 처리 메시지에 대한 오류를 검사하기 위해서 프로세서에 탑재된 소프트웨어에서 시뮬레이션용 데이터를 생성하는 프로그램을 만들어 연속적으로 입력되는 데이터 및 최대 처리 메시지에 대하여 검증하고 이에 대한 처리 알고리즘을 만들어 사용하고 있었다.
이를 위해 CDMA 이동통신교환기 및 국내 국설 교환기의 경우에는 IPCLOG(Inter Process Communication LOGic) 프로그램을 사용하고 있는 데, 프로세서간 통신에 사용되는 고급 자료 연결 제어(High-level Data Link Control, 이하 "HDLC"라 약칭한다) 프로토콜을 생성하도록 하고 있다. 즉, 소프트웨어 알고리즘에 의해 HDLC 프레임 데이터를 생성하여 입력되는 데이터 및 최대 처리 메시지가 제대로 전송되는 가를 검증하는 것이다.
여기서 HDLC는 자료의 전송이 프레임을 통해 이루어져, 오류검출을 위한 일련의 프레임 검사로 자료의 전송이 끝나는 비트 위주의 자료연결 제어방법이다. 프레임의 구성은 8비트로 구성되어 프레임 개시 및 종료의 동기를 취하는 데이터가 기록되는 시작 및 마지막 플래그(Flag) 영역과; 8비트 또는 16비트로 구성되어 프레임 송수신에 사용되는 부스테이션을 식별하는 주소 영역과; 8 또는 16비트로 구성되어 정보프레임, 감독프레임, 비숫자프레임으로 이루어진 제어 영역과; 8*n비트로 구성되어 실제 전송할 데이터로 이루어지는 정보 영역과; 16 또는 32비트로 구성되어 프레임에 대한 오류를 점검하는 순환여유검사(Cyclic Redundancy Check) 영역으로 이루어져 있다.
그리고 IPCLOG 프로그램은 동기클럭을 8MHz로 사용할 경우에 프레임 크기가 50바이트인 HDLC 데이터 프레임을 10초당 20,000개 까지 생성하고 처리할 수 있다.
그러나 이는 시스템 상에서 발생할 수 있는 폭주 데이터를 만드는 것이 아니라 프로세서에서 생성할 수 있는 최대 데이터에 대한 검증이기 때문에, 실제 시스템 상에서 데이터가 폭주할 경우에는 오동작에 대한 검증이 되지 않고, 심할 경우에는 프로세서 자체가 다운됨으로 인해 시스템에 치명적인 상황을 만드는 문제점이 있었다.
다른 문제는 소프트웨어가 얼마나 최적화 되었느냐에 따라 데이터 생성 방법이 달라지기 때문에 프레임의 크기를 원하는 대로 가변시킬 수 없어서 시스템 상에서 발생 가능한 가변 데이터에 대한 검증이 어려운 문제점이 있었다.
이에 본 발명은 상기와 같은 일반적인 CDMA 이동통신교환기의 프로세서간 직렬통신에서 연속적인 데이터를 처리할 때 발생하는 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 CDMA 이동통신교환기의 프로세서간 직렬통신에서 연속적인 데이터를 강제 생성하여 프로세서에 공급함으로써 프로세서의 데이터 처리 성능 및 오동작하는 알고리즘을 찾도록 CDMA 이동통신교환기의 프로세서간 직렬 통신시 연속적인 데이터 프레임 생성 장치를 제공하는데 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은,
데이터 생성을 시작하도록 하는 신호에 따라 연속적인 데이터 프레임을 반복해서 재생성하도록 하기 위한 신호를 생성하는 프레임 생성 선언부와; 상기 프레임 생성 선언부에서 얻어지는 연속적인 데이터 프레임의 재생성 신호에 따라 연속적으로 생성하고자 원하는 데이터의 형태를 만드는 데이터 프레임 생성부로 이루어진다.
이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다
제1도는 본 발명에 의한 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬 통신시 연속적인 데이터 프레임 생성 장치 블록도,
제2도는 제1도의 프레임 생성 선언부 상세 회로도,
제3도는 제1도의 데이터 프레임 생성부 상세 회로도,
제4도는 제3도의 지연 처리부 상세 회로도,
제5도는 제3도의 프레임 생성부 상세 회로도,
제6도는 제1도의 입출력 파형도,
제7도의 (A), (B)는 제6도의 입출력 상세 파형도,
* 도면의 주요부분에 대한 부호의 설명
100 : 프레임 생성 선언부 200 : 데이터 프레임 생성부
도1은 본 발명에 의한 CDMA 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치의 블록 구성도이다.
도시된 바와 같이, 데이터 생성을 시작하도록 하는 신호에 따라 연속적인 데이터 프레임을 반복해서 재생성하도록 하기 위한 신호를 생성하는 프레임 생성 선언부(100)와; 상기 프레임 생성 선언부(100)에서 얻어지는 연속적인 데이터 프레임의 재생성 신호에 따라 연속적으로 생성하고자 원하는 데이터의 형태를 만드는 데이터 프레임 생성부(200)로 구성된다.
상기에서 프레임 생성 선언부(100)는 도2에 도시된 바와 같이, 데이터 생성을 시작하도록 하는 신호(start)를 ENT(Enable Time) 및 ENP(Enable Pulse)로 전송 받고 리셋(reset)과 클럭(clk)을 연결하며 자료입력점(A - D)을 접지와 연결하고 로드(load)신호를 전송받아 4진 카운터값(QA - QD)과 RCO(Ripple Carry Output)를 출력하는 제1 카운터부(101)와; 상기 제1 카운터부(101)의 RCO를 ENP로 전송받고 ENT는 전원과 연결하며 리셋(reset)과 클럭(clk)을 연결하며 자료입력점(A - D)를 접지와 연결하고 로드(load) 신호를 전송받아 4진 카운터값(QA - QD)과 RCO를 출력하는 제2 카운터부(102)와; 상기 제1 카운터부(101)의 2진 카운터값(QB) 및 상기 제2 카운터부(102)의 4진 카운터값(QD)을 입력으로 논리연산하는 논리곱소자(103)와; 입력되는 동기클럭(clk)을 위상반전시키는 제1 인버터소자(104)와, 상기 제1 인버터소자(104)의 출력을 입력클럭으로 하고 상기 논리곱소자(103)의 출력을 입력으로하여 지연과 저장에 사용되는 디플립플릅(D-FlipFlop)(105)과, 상기 디플립플롭(105)의 출력을 위상반전시켜 로드(load)신호를 출력시키는 제2 인버터소자(106)로 구성된다
상기에서 데이터 프레임 생성부(200)는 도3에 도시된 바와 같이, 중앙처리장치의 데이터를 입력으로 전송받아 지연시킨 뒤 출력신호를 전송하는 지연처리부(201 - 212)와; 상기 지연처리부(201 - 212)의 출력을 입력으로 전송받아 연속적인 프레임을 생성시켜 출력하는 프레임생성부(213 - 226)로 구성된다.
상기에서 지연처리부(2O1 - 212)는, 프레임의 개수를 지정하는 신호(wrO)를 클럭(clk)으로 입력받고 리셋(reset)을 입력으로 하여 중앙처리장치의 첫 번째 및 n 번째의 각각 제1 내지 제32 데이터(d0 - d31)를 입력으로 하고 출력신호를 각각 전송하는 제1 내지 제12 지연처리부(201 - 212)로 구성된다.
상기에서 프레임생성부(213 - 226)는, 상기 프레임 생성 선언부(100)의 출력 로드(load)를 입력으로 하고 데이터 동기 클럭(clk)에 동기되어 제1 및 제8 입력단자(in0)(in7)는 접지와 연결하고 전원세팅점(cirb)과 신호점(sin) 및 제2 내지 제7입력단자(in1 - in6)는 전원과 연결하여 HDLC의 시작 플래그인 01111110의 신호를 연속적으로 생성시켜 출력(sout)을 제2 프레임생성부(214)에 전송하는 제1 프레임 생성부(213)와; 상기 제l 프레임생성부(213)의 출력신호를 신호점(sin)의 입력으로 하고 상기 프레임 생성 선언부(100)의 출력로드(load)를 입력으로 하고 상기 데이터 동기 클럭(clk)에 동기되어 상기 제1 지연처리부(100)의 제1 내지 제8 출력신호(1_dout0 - 1_dout7)를 제1 내지 제8 입력점(in0 - in7)의 입력으로 하여 HDLC 프레임을 연속적으로 생성시켜 제3 프레임생성부(215)에 전송하는 제2 프레임생성부(214)와; 상기 제2 프레임생성부와 동일한 빙식으로 입출력하는 제3 내지 제13 프레임생성부(215 - 225)와; 상기 제13 프레임생성부(225)의 출력신호를 신호점(sin)의 입력으로 하고 상기 프레임 생성 선언부(100)의 출력로드(load)를 입력으로 하고 상기 데이터 동기 클럭(clk)에 동기되어 제1 및 제8 입력단자(in0)(in7)는 접지와 연결하고 전원세팅점(cirb) 및 제2 내지 제7 입력단자(in1 - in6)는 전원과 연결하여 HDLC의 끝 플래그인 01111110의 신호를 연속적으로 생성시켜 출력하는 제14 프레임생성부(226)로 구성된다.
상기에서 제1 내지 제12 지연처리부(201 - 212)는 도4에 도시된 바와 같이, 상기 프레임의 개수를 지정하는 신호(wr0)를 클럭(clk)으로 입력받고 리셋(reset)을 입력으로 하여 중앙처리장치의 제1 내지 제8 데이터(D1 - D8)를 각각 입력받아 지연시키고 1비트의 값을 저장한 뒤 입력의 논리값을 각각 그대로 출력(Q1 - Q8)하는 제1 내지 제8 디플립플롭(231 - 238)으로 구성된다.
상기에서 제1 내지 제14 프레임생성부(213 - 226)는 도5에 도시된 바와 같이, 상기 프레임 생성 선언부(100)의 로드(load)를 위상반전시키는 제1 인버터소자(241)와, 상기 제1 인버터소자(241)에 의해 위상반전된 로드(load)를 시간지연을 위해 다시 위상반전시켜 버퍼 게이트로써 작용하는 제2 인버터소자(242)와; 각각의 상기 신호값(sin) 및 제3 내지 제9 인버터소자(291 - 297)의 출력값을 각각 제1 인 버터소자(241)의 출력값과 논리곱하는 제1, 제3, 제5, 제7, 제9, 제11, 제13, 제15 논리곱소자(251)(253)(255)(257)(259)(261)(263)(265)와; 제2 인버터소자(242)의 출력값을 각각의 중앙처리장치의 제1 내지 제8 입력값(in0 - in7)과 논리곱하는 제2, 제4, 제6, 제8, 제10, 제12, 제14, 제16 논리곱소자(252)(254)(256)(258)(260)(262)(264)(266)와, 상기 제1과 제2, 제3과 제4, 제5와 제6, 제7과 제8, 제9와 제10, 제11과 제12, 제13과 제14, 제15와 제16 논리곱소자(251 - 266)를 각각 부정논리합하는 제1 내지 제8 부정논리합소자(271 - 278)와; 전원세팅점(clk)과 클럭(clk)에 동기되어 각각의 상기 제1 내지 제8 부정논리합소자(271 - 278)의 출력값을 입력받아 지연시키고 1비트의 값을 저장한 뒤 입력의 논리값을 각각 그대로 출력하는 제1 내지 제8 디플립플롭(281 - 288)과; 각각의 상기 제1 내지 제8 디플립플롭(281 - 288)의 출력값을 각각 위상반전시키는 제3 내지 제9 인버터소자(291 -298)로 구성된다.
이와 같이 구성된 본 발명에 의한 CDMA 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치의 작용을 첨부한 도면에 의거 설명하면 다음과 같다.
먼저 데이터 프레임 생성부(200)는 직렬로 전송하기 위한 데이터 동기 클럭(clk)에 의해 동기된 후 리셋(reset) 신호에 의해 초기화 된다. 그리고 생성하고자 하는 프레임의 크기 만큼 외부에서 n 개수의 신호(wr)와 중앙처리장치의 데이터라인을 통해 데이터(d0 - d31)가 데이터 프레임 생성부(200)에 입력된다.
이렇게 데이터 프레임 생성부(200)에 프레임의 개수(wr) 및 데이터가 전송되면 시작(start) 신호가 프레임 생성 선언부(100)로 입력된다. 이처럼 시작 신호가 하이로 입력되면, 프레임 생성 선언부(100)는 프레임 크기 만큼이 전송된 후 데이터 형태를 반복해서 재생성하도록 하기 위한 신호(load)를 생성하여 데이터 프레임 생성부(200)로 전송한다.
이러한 프레임 생성 선언부(100)의 동작을 상세히 살펴보면 다음과 같다.
상기한 데이터 생성을 시작하도록 하는 신호(start)가 하이로 전송되면 제1 카운터부(101)의 ENT 및 ENP에 입력된다. 그리고 제1 카운터부(101)의 자료입력점(A - D)은 접지와 연결하여 로우를 전송받고 로드(/load)를 전송받는다. 그러면 제1 카운터부(101)는 동기클럭(clk)에 의해 4진 카운터값(QA - QD)와 RCO를 출력한다.
그러면 제1 카운터부(101)의 RCO는 제2 카운터부(102)의 ENP로 입력되고, 제2 카운터부(102)의 ENT는 전원과 연결하여 하이를 전송받는다. 그리고 제2 카운터부(102)의 자료입력점(A - D)은 접지와 연결하여 로우를 전송받고 로드(/load)를 전송받는다. 이에 따라 제2 카운터부(102)는 동기클럭(clk)에 의해 4진 카운터값(QA - QD)과 RCO를 출력한다. 그리고 제1 카운터부(101)의 2진 카운터값(QB) 및 제2 카운터부(102)의 4진 카운터값(QD)은 논리곱소자(103)에서 논리곱된다. 더불어 클럭을 위상반전(/clk)시키는 제1 인버터소자(104)의 출력값은 디플립플롭(105)의 클럭으로 입력되고, 논리합소자(103)의 출력은 디플립플롭(105)에서 지연되고 저장된다
그리고 디플립플롭(105)에서 출력되는 로드(load)의 하이신호는 데이터 프레임 생성부(200)에 전송되어 데이터 프레임 생성부(200)가 데이터를 생성하도록 제어한다. 또한 제2 인버터소자(106)는 로드(/load)를 위상반전(/load)시켜 제1 및 제2 카운터부(101)(102)에 전송한다.
이러한 프레임 생성 선언부(100)에서의 과정은 시작(start)신호가 로우로 입력되기 전까지 계속 반복수행되므로, 데이터 프레임 생성부(200)는 생성하고자 하는 신호를 반복적으로 생성시켜 낼 수 있다.
반면에 데이터 생성을 시작하도록 하는 신호(start)가 로우로 입력되면 프레임 생성 선언부(100)의 출력로드(load)가 로우로 되어 데이터 프레임 생성부(200)는 더 이상 데이터 프레임의 생성을 실행하지 않는다. 이처럼 프레임 생성부(100)에서는 데이터생성부(200)에서 쓰여진 데이터 형태를 반복해서 재생성하도록 하기 위한 신호(load)를 생성한다.
이러한 프레임 생성부(100)의 과정에 따라 데이터 프레임 생성부(200)는 프레임 생성 선언부(100)의 신호(load)에 의해 연속적으로 생성하고자 원하는 HDLC
프레임의 형태를 계속 만들어 전송한다.
이에 따른 데이터 프레임 생성부(200)에서 동작을 상세히 살펴보면 다음과 같다.
상기한 리셋(/reset)에 의해 초기화된 뒤 프레임의 개수를 지정하는 신호(wr0)와 중앙처리장치의 제1 내지 제8 데이터(d0 - d7)는 제1 지연처리부(201)에 전송된다.
그러면 프레임의 개수를 지정하는 신호(wr)는 제1 디플립플롭(231)의 클럭(clk)으로 전송되고, 리셋(reset)에 의해 제1 디플립플롭(231)을 초기화시킨다. 그런 다음 전송되어 온 중앙처리장치의 제1 데이터(Dl)는 제1 디플립플롭(231)에 입력된 뒤 지연되고, 1비트의 값을 저장된 뒤 입력의 논리값이 그대로 출력(Ql)된다. 그리고 각각의 제2 및 제8 디플립플롭(232 - 238)은 중앙처리장치의 제2 내지 제8 데이터(D2 - D8)를 지연시키고 저장한 뒤 입력의 논리값을 그대로 출력(Q2 - Q8)시킨다. 이러한 결과에 따라 제1 지연처리부(201)는 제1 내지 제8 입력데이터(dl - d8)를 제1 내지 제8 출력데이터(1_dout0 - 1_dout7)로 지연시켜 제2 프레임생성부(214)에 전송한다. 그리고 중앙처리장치의 제9 내지 제32 데이터(d8 - d31)는 제2 내지 제4 지연처리부(202 - 204)에 입력되어 지연된 뒤 제9 내지 제32 출력데이터(1_dout8 - 1_dout31)를 제3 내지 제5 프레임생성부(215 - 217)에 전송한다. 더불어 프레임의 개수를 지정하는 신호(wrl, wrn)와 중앙처리장치의 두 번째 내지 제n 번째의 제1 내지 제32 데이터(d0 - d31)는 각각 제5 내지 제12 지연처리부(205 - 212)에 입력되어 지연된 뒤 두 번째 내지 제n 번째의 제1 내지 제32 출력데이터 (2_dout0 - 2_dout31)(n_dout0 - n_dout31)를 제6 내지 제13 프레임생성부(218 - 225)에 전송한다.
또한 상기 프레임 생성 선언부(100)의 출력로드(load) 신호가 하이로 제1 프레임생성부(213)에 입력되면, 제1 프레임생성부(213)는 제1 및 제8 입력단자(in0)(in7)는 접지와 연결하여 로우가 입력되도록 실행하고, 제2 내지 제7 입력단자(in1 - in6) 및 신호점(sin)은 전원과 연결하여 하이가 입력되도록 실행한다. 여기서 제1 프레임생성부(213)에 입력된 로드(load)의 하이값은 제1 인버터소자(241)에 의해 위상반전되어 로우가 되고, 제2 인버터소자(242)에 의해 다시 위상반전되어 하이로 바뀌어 시간지연된다.
그러면 제1 인버터소자(241)의 로우는 제1 논리곱소자(251)에서 로우로 출력되고, 제2 인버터소자(242)의 하이와 중앙처리장치의 입력(in0)인 로우는 제2 논리곱소자(252)에서 로우로 출력된다. 그리고 지1 논리곱소자(251)의 로우와 제2 논리곱소자(252)의 로우는 제1 부정논리합소자(271)에서 하이로 전환되어 제1 디플립플롭(281)으로 입력된다. 그러면 제1 디플립플롭(281)에서 지연되고 저장된 뒤 제3 인버터소자(291)에 의해 로우로 출력된다. 또한 제3 인버터소자(291)의 로우와 제1 인버터소자(241)의 로우가 제3 인버터소자(253)에 입력되어 로우가 출력된다. 즉, 입력되는 로드(load)가 하이일 때 제3 인버터소자(253)의 값은 계속 로드의 값에 의해 로우로 출력되게 된다. 그리고 중앙처리장치에서 입력되는 제2 내지 제6 데이터(d2 - d6)의 하이와 제7 데이터(d7)의 로우는 상기한 중앙처리장치에서 입력되는 제1 데이터(dl)의 처리과정과 동일한 과정을 거쳐 제2 내지 제8 디플립플롭(282 - 288)에 입력되어 지연되고 저장된 뒤 제2 내지 제8 인버터소자(292 - 298)에 의해 위상반전되어 원래의 값을 그대로 출력하여 제2 프레임생성부(2200)의 신호값(sin)으로 입력된다. 따라서 제8 인버터소자(298)에서 출력되는 값은 중앙처리장치에서 입력(in7)되는 값인 로우가 된다.
한편 1클럭이 경과한 후 프레임 생성 선언부(100)에서 출력되는 로드(load) 값이 로우로 바뀌면 제1 인버터소자(241)에 의해 위상반전되어 하이로 되고, 제2 인버터소자(242)에 의해 다시 위상반전되어 로우로 변환된다. 그러면 제1 인버터소자(241)의 출력값이 하이로 되기 때문에 제1 논리곱소자(251)의 출력값은 신호값(sin)에 의해서만 결정된다. 또한 제2 인버터소자(242)의 출력값이 로우이기 때문에 제2 논리곱소자(252)를 로우로 만들어 제1 논리합소자(271)의 출력값은 제1 논리합소자(251)에 의해서만 결정되게 된다. 그러므로 제1 디플립플롭(281)에 저장된 로우는 1클럭 시프트되어 제2 디플립플롭(282)에 저장된다.
이런 과정을 거쳐 제8 디플립플롭(288)에 저장된 중앙처리장치의 위상반전된 제7 데이터(in7)는 제8 인버터소자(298)를 거쳐 위상반전되어 원래값으로 복귀한 뒤 제2 프레임생성부(214)의 신호값(sin)으로 입력된다. 따라서 제1 프레임생성부(213)에서는 HDLC 프레임의 시작 플레그인 01111110의 신호가 생성되어 역순으로 제2 프레임생성부(214)에 입력된다.
그리고 제2 내지 제13 프레임생성부(214 - 225)는 제1 내지 제12 지연처리부(201 - 212)의 첫 번째 내지 제n 번째의 출력데이터(_dout0 - _dout31)를 입력으로 하여 프레임 생성 선언부(201)의 로드(load)가 하이이면 각각의 디플립플롭에 저장하고, 로드(load)가 로우이면 1클럭씩 시프트시켜 역순으로 HDLC 프레임 데이터를 생성하여 출력한다. 그리고 제14 프레임생성부(226)는 제1 및 제8 입력데이터(inl)(in8)는 접지와 연결하여 로우로 하고, 제2 내지 제7 입력데이터(in2 - in7)는 전원과 연결하여 하이로 한 뒤, 제1 프레임생성부(213)와 동일한 방식으로 데이터를 생성하여 역순으로 HDLC 프레임의 마지막 플레그인 01111110을 출력한다.
이처럼 데이터 프레임 생성부(200)에서는 연속적으로 생성하고자 원하는 데이터의 형태를 프레임 생성 선언부(100)의 신호에 따라 생성하게 된다.
한편, 이와 같이 작동하는 CDMA 이동통신교환기 프로세서간 직렬통신의 연속적인 데이터 프레임 생성 장치의 실제 작동 예를 첨부한 도면 도6과 도7A 및 도7B에 의거하여 설명하면 다음과 같다.
도시된 바와 같이, 클럭(A)에 의해 동기된 상태에서 3㎲ 이후 리셋(B)이 입력되면 데이터생성부(200)와 프레임 생성 선언부(100)는 초기화된다.
그리고 프레임의 개수를 지정해주는 첫 번째 신호(C)가 데이터생성부(200)에 입력된 뒤 전송할 데이터인 5A5A5A5A가 데이터라인(d0 내기 d32)을 통해 데이터생성부(200)에 입력된다. 그리고 프레임의 개수를 지정해주는 두 번째 신호(D)가 데이터생성부(200)에 입력된 뒤 전송할 데이터인 12345678이 데이터라인(d0 내지 d32)을 통해 데이터생성부(200)에 입력된다. 또한 프레임의 개수를 지정해주는 n번째 신호(E)가 데이터생성부(200)에 입력된 뒤 전송할 데이터인 AAAA5555가 데이터 라인(d0 내지 d32)을 통해 데이터생성부(200)에 입력된다.
그런 후에 데이터 생성을 시작하도록 하는 신호(G)가 프레임 생성 선언부(100)에 입력되면, 프레임 생성 선언부(100)는 로드신호(H)를 발생시켜 데이터 프레임 생성부(200)에서 연속적인 HDLC 프레임을 생성하도록 한다.
그러면 데이터 프레임 생성부는 입력된 데이터(F)와 역순으로 HDLC 프레임을 생성하여 출력(I)시킨다. 즉,5A5A5A5A의 2진수 값인 0101 1010 0101 1010 0101 1010 0101 1010와 12345678의 2진수 값인 0001 0010 0011 0100 0101 0110 0111 1000와 AAAA5555의 2진수 값인 1010 1010 1010 1010 0101 0101 010l 0101이 입력(F)되면, 출력(I)은 시작 및 마지막 플래그가 하드웨어구조에 의해 강제적으로 덧 붙여져 01111110, 1010 1010 1010 1010 0101 0101 0101 0101, 0001 1110 0110 1010 0010 1100 0100 1000, 0101 1010 0101 1010 0101 1010 0101 1010, 01111110으로 출력된다.
그리고 다시 로드(load) 신호가 프레임 생성 선언부(100)에서 데이터 프레임 생성부(200)로 입력(H)되면, 데이터 프레임 생성부는 위와 동일한 출력(I)을 생성한다. 이러한 과정은 프레임 생성 선언부(100)에 입력되는 시작신호(G)가 로우로 바뀔 때까지 계속 반복된다.
그러므로 10초당 생성할 수 있는 데이터의 개수는 8MHz의 동기클럭을 사용한 상태에서 3㎲이후에 리셋이 작동하고,8비트의 50개 프레임을 처리하는 데 각각 125ns가 걸리므로, 10초당 데이터 프레임의 생성 개수는 총 189,000개가 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 하드웨어적으로 데이터를 강제 생성하여 데이터 생성 개수를 10배 증가시키고, 시스템에서 발생할 수 있는 최대 개수의 데이터를 생성하여 프로세서가 처리능력 및 복구 기능을 시험할 수 있고, HDLC의 오동작 여부를 시험할 수 있는 효과가 있다.
또한, 프레임의 크기를 원하는 대로 가변시켜 시스템 상에서 발생 가능한 짧은 데이터 및 긴 데이터에 대한 검증이 용이한 효과가 있다.

Claims (7)

  1. 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신에 있어서,
    데이터 생성을 시작하도록 하는 신호에 따라 연속적인 데이터 프레임을 반복해서 재생성하도록 하기 위한 신호를 생성하는 프레임 생성 선언부(100)와;
    상기 프레임 생성 선언부(100)에서 얻어지는 연속적인 데이터 프레임의 재생성 신호에 따라 연속적으로 생성하고자 원하는 데이터의 형태를 만드는 데이터 프레임 생성부(200)로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치.
  2. 청구항1에 있어서, 상기 프레임 생성 선언부(100)는,
    데이터 생성을 시작하도록 하는 신호(start)를 ENT(Enable Time) 및 ENP(Enable Pu1se)로 전송받고 리셋(reset)과 클럭(clk)을 연결하며 자료입력점(A - D)을 접지와 연결하고 로드(load)신호를 전송받아 4진 카운터값(QA - QD)과 RCO(Ripple Carry Output)를 출력하는 제1 카운터부(l01)와; 상기 제1 카운터부(101)의 RCO를 ENP로 전송받고 ENT는 전원과 연결하며 리셋(reset)과 클럭(clk)을 연결하며 자료입력점(A - D)를 접지와 연결하고 로드(load) 신호를 전송받아 4진 카운터값(QA - QD)과 RCO를 출력하는 제2 카운터부(102)와; 상기 제1 카운터부(101)의 2진 카운터값(QB) 및 상기 제2 카운터부(102)의 4진 카운터값(QD)을 입력으로 논리연산하는 논리곱소자(103)와; 입력되는 동기클럭(clk)을 위상반전시키는 제1 인버터소자(104)와; 상기 제1 인버터소자(104)의 출력을 입력클럭으로 하고 상기 논리곱소자(103)의 출력을 입력으로하여 지연과 저장에 사용되는 디플립플롭(105)과; 상기 디플립플롭(105)의 출력을 위상반전시켜 로드(load)신호를 출력시키는 제2 인버터소자(106)로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신 교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치.
  3. 청구항1에 있어서, 상기 데이터 프레임 생성부(200)는,
    중앙처리장치의 데이터를 입력으로 전송받아 지연시킨 뒤 출력신호를 전송하는 지연처리부(201 - 212)와; 상기 지연처리부(201 - 212)의 출력을 입력으로 전송받아 연속적인 프레임을 생성시켜 출력하는 프레임생성부(213 - 226)로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치.
  4. 청구항3에 있어서, 상기 지연처리부(201 - 212)는,
    프레임의 개수를 지정하는 신호(wrO)를 클럭(clk)으로 입력받고 리셋(reset)을 입력으로 하여 중앙처리장치의 첫 번째 및 n 번째의 각각 제1 내지 제32 데이터(d0 - d31)를 입력으로 하고 출력신호를 각각 전송하는 제1 내지 제12 지연처리부(201 - 212)로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치.
  5. 청구항4에 있어서, 상기 제1 내지 제12 지연처리부(201 - 212)는,
    상기 프레임의 개수를 지정하는 신호(wrO)를 클럭(c1k)으로 입력받고 리셋(reset)을 입력으로 하여 중앙처리장치의 제1 내지 제8 데이터(Dl - D8)를 각각 입력받아 지연시키고 1비트의 값을 저장한 뒤 입력의 논리값을 각각 그대로 출력(Q1 - Q8)하는 제1 내지 제8 디플립플롭(231 - 238)으로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임생성 장치
  6. 청구항3에 있어서, 상기 프레임생성부(213 - 226)는,
    상기 프레임 생성 선언부(100)의 츨력로드(load)를 입력으로 하고 데이터 동기 클럭(clk)에 동기되어 제1 및 제8 입력단자(in0)(in7)는 접지와 연결하고 전원 세팅점(cirb)과 신호점(sln) 및 제2 내지 제7 입력단자(in1 - in6)는 전원과 연결하여 HDLC의 시작 플래그인 01111110의 신호를 연속적으로 생성시켜 출력(sout)을 제2 프레임생성부(214)에 전송하는 제1 프레임생성부(213)와; 상기 제1 프레임생성부(213)의 출력신호를 신호점(sin)의 입력으로 하고 상기 프레임 생성 선언부(100)의 출력로드(load)를 입력으로 하고 상기 데이터 동기 클럭(clk)에 동기되어 상기 제1 지연처리부(100)의 제1 내지 제8 출력신호(1_dout0 - 1_dout7)를 제1 내지 제8 입력점(in0 - in7)의 입력으로 하여 HDLC 프레임을 연속적으로 생성시켜 제3 프레임생성부(215)에 전송하는 제2 프레임생성부(214)와; 상기 제2 프레임생성부와 동일한 방식으로 입출력하는 제3 내지 제13 프레임생성부(215 - 225)와; 상기 제13 프레임생성부(225)의 출력신호를 신호점(sin)의 입력으로 하고 상기 프레임 생성선언부(100)의 출력로드(load)를 입력으로 하고 상기 데이터 동기 클럭(clk)에 동기되어 제1 및 제8 입력단자(in0)(in7)는 접지와 연결하고 전원세팅점(cirb) 및 제2 내지 제7 입력단자(in1 - in6)는 전원과 연결하여 HDLC의 끝 플래그인 01111110의 신호를 연속적으로 생성시켜 출력하는 제14 프레임생성부(226)로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치.
  7. 청구항6에 있어서, 상기 제1 내지 제14 프레임생성부(213 - 226)는,
    상기 프레임 생성 선언부(100)의 로드(load)를 위상반전시키는 제1 인버터소자(241)와; 상기 제1 인버터소자(241)에 의해 위상반전된 로드(load)를 시간지연을 위해 다시 위상반전시켜 버퍼 게이트로써 작용하는 제2 인버터소자(242)와; 각각의 상기 신호값(sin) 및 제3 내지 제9 인버터소자(291 - 297)의 출력값을 각각 제1 인버터소자(241)의 출력값과 논리곱하는 제1, 제3, 제5, 제7, 제9, 제11, 제13, 제15 논리곱소자(251)(253)(255)(257)(259)(261)(263)(265)와; 제2 인버터소자(242)의 출력값을 각각의 중앙처리장치의 제1 내지 제8 입력값(in0 - in7)과 논리곱하는 제2, 제4, 제6, 제8, 제10, 제12, 제14, 제16 논리곱소자(252)(254)(256)(258)(260)(262)(264)(266)와; 상기 제1과 제2, 제3과 제4, 제5와 제6, 제7과 제8, 제9와 제10, 제11과 제12, 제13과 제14, 제15와 제16 논리곱소자(251 - 266)를 각각 부정논리합하는 제1 내지 제8 부정논리합소자(271 - 278)와; 전원세팅점(clk)과 클럭(clk)에 동기되어 각각의 상기 제1 내지 제8 부정논리합소자(271 - 278)의 출력값을 입력받아 지연시키고 1비트의 값을 저장한 뒤 입력의 논리값을 각각 그대로 출력하는 제1 내지 제8 디플립플롭(281 - 288)과, 각각의 상기 제1 내지 제8 디플립플롭(281 - 288)의 출력값을 각각 위상반전시키는 제3 내지 제9 인버터소자(291 - 298)로 구성된 것을 특징으로 하는 시디엠에이(CDMA) 이동통신교환기의 프로세서간 직렬통신시 연속적인 데이터 프레임 생성 장치.
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