JP2779485B2 - バイアス源をスタンドバイに設定するための装置 - Google Patents
バイアス源をスタンドバイに設定するための装置Info
- Publication number
- JP2779485B2 JP2779485B2 JP7159231A JP15923195A JP2779485B2 JP 2779485 B2 JP2779485 B2 JP 2779485B2 JP 7159231 A JP7159231 A JP 7159231A JP 15923195 A JP15923195 A JP 15923195A JP 2779485 B2 JP2779485 B2 JP 2779485B2
- Authority
- JP
- Japan
- Prior art keywords
- bias source
- standby
- source
- control signal
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/04163—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
Landscapes
- Dram (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の分野】この発明はバイアス源をスタンドバイに
設定するための装置に関する。より特定的には、この発
明はバイアス源の非活性化を制御するためにインバータ
を使用する装置に適用される。
設定するための装置に関する。より特定的には、この発
明はバイアス源の非活性化を制御するためにインバータ
を使用する装置に適用される。
【０００２】この出願は「バイアス源を部分スタンドバ
イに設定するための装置およびそのような源のための制
御回路（DEVICE FOR SETTING A BIAS SOURCE AT PARTIA
L STAND-BY AND CONTROL CIRCUIT FOR SUCH A SOURC
E）」と題された出願に関連し、さらに同日出願の「制
御回路」と題された出願に関連する。これらの出願は引
用によりここに援用される。
イに設定するための装置およびそのような源のための制
御回路（DEVICE FOR SETTING A BIAS SOURCE AT PARTIA
L STAND-BY AND CONTROL CIRCUIT FOR SUCH A SOURC
E）」と題された出願に関連し、さらに同日出願の「制
御回路」と題された出願に関連する。これらの出願は引
用によりここに援用される。
【０００３】
【関連技術の説明】スタンドバイ装置は使用していない
期間の間バイアス源を非活性化することによって回路の
電力消費を低減するために使用され、この非活性化は回
路のスイッチを切る必要性を伴わない。これらの装置は
遠隔センサなどのたとえば通常のまたは再充電可能なバ
ッテリからなる独立した電源を有するシステムに特に興
味深いものである。そのようなセンサの役割は、たとえ
ば、センサの状態が変化する場合にデータを制御パネル
に伝送することである。そのような装置では、その状態
が安定している期間の間センサの消費を制限することが
重要である。これを行なうために、その放出ユニットの
バイアス源はセンサが予め定められた時間間隔の間安定
状態であるとスタンドバイに設定される。これにより装
置の消費はこれらの期間の間低減できる。バイアス源は
スタンドバイ制御信号が状態を変えるとすぐ再活性化さ
れ、センサがもはや安定状態ではないという表示を与え
る。
期間の間バイアス源を非活性化することによって回路の
電力消費を低減するために使用され、この非活性化は回
路のスイッチを切る必要性を伴わない。これらの装置は
遠隔センサなどのたとえば通常のまたは再充電可能なバ
ッテリからなる独立した電源を有するシステムに特に興
味深いものである。そのようなセンサの役割は、たとえ
ば、センサの状態が変化する場合にデータを制御パネル
に伝送することである。そのような装置では、その状態
が安定している期間の間センサの消費を制限することが
重要である。これを行なうために、その放出ユニットの
バイアス源はセンサが予め定められた時間間隔の間安定
状態であるとスタンドバイに設定される。これにより装
置の消費はこれらの期間の間低減できる。バイアス源は
スタンドバイ制御信号が状態を変えるとすぐ再活性化さ
れ、センサがもはや安定状態ではないという表示を与え
る。
【０００４】従来から、バイアス源をスタンドバイに設
定するための装置は２つのバイアス源端子間に接続され
た２つのＭＯＳトランジスタを含むインバータによって
構成される。
定するための装置は２つのバイアス源端子間に接続され
た２つのＭＯＳトランジスタを含むインバータによって
構成される。
【０００５】図１は従来のスタンドバイ装置を示す。バ
イアス源１はそれぞれ電位ＶｃｃおよびＶｓｓの２つの
端子ＡおよびＢの間の電源電圧によって電力を供給され
る。
イアス源１はそれぞれ電位ＶｃｃおよびＶｓｓの２つの
端子ＡおよびＢの間の電源電圧によって電力を供給され
る。
【０００６】バイアス源は、一例として、ΔＶｂｅ／Ｒ
電流源によって構成されてもよい。その既知の詳細な構
成は図示しない。バイアス源は電源電圧端子ＡとＢとの
間のカレントミラーとして接続されたトランジスタのた
とえば２つの枝路に存在することが注目されるだけであ
る。各枝路はバイポーラＮＰＮ型トランジスタと２つの
ＭＯＳトランジスタ（第１のｐチャネルトランジスタお
よび第２のｎチャネルトランジスタ）とによって構成さ
れ、バイアス抵抗器がバイポーラトランジスタと第２の
枝路の第１のＭＯＳトランジスタとの間に介在されてい
る。バイアス源の一例は「バイアス源を部分スタンドバ
イに設定するための装置およびそのような源のための制
御回路」と題された同時係属中の出願に記載されてい
る。
電流源によって構成されてもよい。その既知の詳細な構
成は図示しない。バイアス源は電源電圧端子ＡとＢとの
間のカレントミラーとして接続されたトランジスタのた
とえば２つの枝路に存在することが注目されるだけであ
る。各枝路はバイポーラＮＰＮ型トランジスタと２つの
ＭＯＳトランジスタ（第１のｐチャネルトランジスタお
よび第２のｎチャネルトランジスタ）とによって構成さ
れ、バイアス抵抗器がバイポーラトランジスタと第２の
枝路の第１のＭＯＳトランジスタとの間に介在されてい
る。バイアス源の一例は「バイアス源を部分スタンドバ
イに設定するための装置およびそのような源のための制
御回路」と題された同時係属中の出願に記載されてい
る。
【０００７】制御入力Ｅは第１の枝路のＭＯＳトランジ
スタのドレインによって構成される。この制御入力Ｅは
２つのＭＯＳトランジスタＭＰ１、ＭＮ２によって構成
されるＣＭＯＳインバータを介してスタンドバイ制御信
号「スタンドバイ」を受信する。これらの２つのトラン
ジスタＭＰ１、ＭＮ２は２つの電源端子ＡとＢとの間に
接続される。ｐチャネルトランジスタＭＰ１のソースは
電位Ｖｃｃの正の電源端子Ａに接続され、一方そのドレ
インはｎチャネルトランジスタＭＮ２のドレインに接続
される。トランジスタＭＮ２のソースは電位Ｖｓｓの負
の電源端子Ｂに接続される。２つのトランジスタＭＰ
１、ＭＮ２はそのゲート上で「スタンドバイ」制御信号
を受信し、一方これらのドレインはバイアス源１の制御
入力Ｅに与えられるインバータ出力を構成する。
スタのドレインによって構成される。この制御入力Ｅは
２つのＭＯＳトランジスタＭＰ１、ＭＮ２によって構成
されるＣＭＯＳインバータを介してスタンドバイ制御信
号「スタンドバイ」を受信する。これらの２つのトラン
ジスタＭＰ１、ＭＮ２は２つの電源端子ＡとＢとの間に
接続される。ｐチャネルトランジスタＭＰ１のソースは
電位Ｖｃｃの正の電源端子Ａに接続され、一方そのドレ
インはｎチャネルトランジスタＭＮ２のドレインに接続
される。トランジスタＭＮ２のソースは電位Ｖｓｓの負
の電源端子Ｂに接続される。２つのトランジスタＭＰ
１、ＭＮ２はそのゲート上で「スタンドバイ」制御信号
を受信し、一方これらのドレインはバイアス源１の制御
入力Ｅに与えられるインバータ出力を構成する。
【０００８】インバータは回路の残りとバイアス源１と
の間のインタフェースを与える。インバータはさらに
「スタンドバイ」制御信号の状態を反転する。この制御
信号は通常そのローの状態Ｖ−がバイアス源１をスタン
ドバイに設定する要求を表わす論理信号である。スタン
ドバイ要求が出されると、つまり、「スタンドバイ」信
号がそのハイの状態からそのローの状態へ変わると、こ
の信号はＣＭＯＳインバータＭＰ１、ＭＮ２によって構
成された、スタンドバイ装置の出力によって反転され
る。インバータ出力はバイアス源１の第１の枝路のＭＯ
Ｓトランジスタのドレインに与えられるので、この出力
は、その枝路の上流のＭＯＳトランジスタを、電位Ｖｃ
ｃからトランジスタＭＰ１の直列抵抗の電圧降下を引い
た電位にそのゲートをすることによって、オフにする。
この時点で、バイアス源１はスタンドバイである。
の間のインタフェースを与える。インバータはさらに
「スタンドバイ」制御信号の状態を反転する。この制御
信号は通常そのローの状態Ｖ−がバイアス源１をスタン
ドバイに設定する要求を表わす論理信号である。スタン
ドバイ要求が出されると、つまり、「スタンドバイ」信
号がそのハイの状態からそのローの状態へ変わると、こ
の信号はＣＭＯＳインバータＭＰ１、ＭＮ２によって構
成された、スタンドバイ装置の出力によって反転され
る。インバータ出力はバイアス源１の第１の枝路のＭＯ
Ｓトランジスタのドレインに与えられるので、この出力
は、その枝路の上流のＭＯＳトランジスタを、電位Ｖｃ
ｃからトランジスタＭＰ１の直列抵抗の電圧降下を引い
た電位にそのゲートをすることによって、オフにする。
この時点で、バイアス源１はスタンドバイである。
【０００９】このようなバイアス源１の出力Ｓは第２の
枝路のＭＯＳトランジスタのドレインによって構成され
る。その目的はバイアス源１が埋込まれた回路ユニット
のバイアスをバイアス源１によって制御される電流源２
によって活性化することである。これらの電流源は、た
とえば、バイアス源１の下流のｎチャネルＭＯＳトラン
ジスタとカレントミラーとして接続されたｎチャネルＭ
ＯＳトランジスタによって構成される。
枝路のＭＯＳトランジスタのドレインによって構成され
る。その目的はバイアス源１が埋込まれた回路ユニット
のバイアスをバイアス源１によって制御される電流源２
によって活性化することである。これらの電流源は、た
とえば、バイアス源１の下流のｎチャネルＭＯＳトラン
ジスタとカレントミラーとして接続されたｎチャネルＭ
ＯＳトランジスタによって構成される。
【００１０】図２はＣＭＯＳインバータを流れる電流Ｉ
ｉｎｖを「スタンドバイ」信号の例と関連して示すとと
もに、バイアス源１の制御電位Ｅとの関連で示す２つの
タイミング図を示す。
ｉｎｖを「スタンドバイ」信号の例と関連して示すとと
もに、バイアス源１の制御電位Ｅとの関連で示す２つの
タイミング図を示す。
【００１１】図からわかるように、電流Ｉｉｎｖは「ス
タンドバイ」信号がスタンドバイ状態に切換わるときに
ピークになる。このピークは「スタンドバイ」信号に続
いて降下する。電圧Ｅはバイアス源１のスイッチを切る
ために効果的に反転されるが、インバータを流れる電流
によりインバータが埋込まれている装置の自律性を少な
くする消費が生じる。実際、電流Ｉｉｎｖのピークの振
幅がインバータを構成するＣＭＯＳトランジスタの表面
を選択することによって設定され得るのであれば、その
持続期間は「スタンドバイ」信号に依存する。実際、持
続期間は２つの論理状態間の「スタンドバイ」信号の切
換時間に依存する。
タンドバイ」信号がスタンドバイ状態に切換わるときに
ピークになる。このピークは「スタンドバイ」信号に続
いて降下する。電圧Ｅはバイアス源１のスイッチを切る
ために効果的に反転されるが、インバータを流れる電流
によりインバータが埋込まれている装置の自律性を少な
くする消費が生じる。実際、電流Ｉｉｎｖのピークの振
幅がインバータを構成するＣＭＯＳトランジスタの表面
を選択することによって設定され得るのであれば、その
持続期間は「スタンドバイ」信号に依存する。実際、持
続期間は２つの論理状態間の「スタンドバイ」信号の切
換時間に依存する。
【００１２】さらに、図からわかるように、「スタンド
バイ」制御信号は通常は２つのバイアス源電源電位Ｖｃ
ｃとＶｓｓとの間では切換わらないが、２つの中間電位
Ｖ＋とＶ−との間では切換わる。この場合、バイアス源
１のスタンドバイ状態の間にはインバータの連続的な導
通があり、これによりバイアス源スタンドバイ期間の間
に著しい残留消費が生じる。なお、電位Ｖ＋の値はＶｃ
ｃ−Ｖｇｓｐより高くなければならない。ここで、Ｖｇ
ｓｐはトランジスタＭＰ１のゲート−ソース間しきい値
電圧である。さもなければ、バイアス源１は連続的にス
タンドバイになるであろう。
バイ」制御信号は通常は２つのバイアス源電源電位Ｖｃ
ｃとＶｓｓとの間では切換わらないが、２つの中間電位
Ｖ＋とＶ−との間では切換わる。この場合、バイアス源
１のスタンドバイ状態の間にはインバータの連続的な導
通があり、これによりバイアス源スタンドバイ期間の間
に著しい残留消費が生じる。なお、電位Ｖ＋の値はＶｃ
ｃ−Ｖｇｓｐより高くなければならない。ここで、Ｖｇ
ｓｐはトランジスタＭＰ１のゲート−ソース間しきい値
電圧である。さもなければ、バイアス源１は連続的にス
タンドバイになるであろう。
【００１３】
【発明の概要】この発明はこのタイプのインバータの電
力消費を低減することを目標とし、かつバイアス源をス
タンドバイに設定するための装置が埋込まれた独立して
電源を供給されるシステムの自律性を増すことを目標と
する。第１の目的はインバータ切換時の消費を低減する
ことである。第２の目的はインバータを流れる電流をス
タンドバイ制御信号の論理状態の電位とは関係ないよう
にすることである。
力消費を低減することを目標とし、かつバイアス源をス
タンドバイに設定するための装置が埋込まれた独立して
電源を供給されるシステムの自律性を増すことを目標と
する。第１の目的はインバータ切換時の消費を低減する
ことである。第２の目的はインバータを流れる電流をス
タンドバイ制御信号の論理状態の電位とは関係ないよう
にすることである。
【００１４】これらの目的を達成するために、この発明
はスタンドバイ制御信号によってバイアス源をスタンド
バイに設定するための装置を提供し、この装置はバイア
ス源によって制御された活性負荷を有するインバータを
含む。
はスタンドバイ制御信号によってバイアス源をスタンド
バイに設定するための装置を提供し、この装置はバイア
ス源によって制御された活性負荷を有するインバータを
含む。
【００１５】この発明の一実施例に従って、このインバ
ータは第１のｐチャネルＭＯＳトランジスタを含み、そ
のソースはバイアス源の電源電圧の正の端子に接続さ
れ、そのドレインはバイアス源の制御入力に接続された
インバータ出力を構成し、そのゲートはスタンドバイ制
御信号を受信するインバータ入力を構成する。
ータは第１のｐチャネルＭＯＳトランジスタを含み、そ
のソースはバイアス源の電源電圧の正の端子に接続さ
れ、そのドレインはバイアス源の制御入力に接続された
インバータ出力を構成し、そのゲートはスタンドバイ制
御信号を受信するインバータ入力を構成する。
【００１６】この発明の一実施例に従って、第１のトラ
ンジスタのドレインは電流源に接続され、バイアス源に
よって制御された活性負荷を構成する。
ンジスタのドレインは電流源に接続され、バイアス源に
よって制御された活性負荷を構成する。
【００１７】この発明の一実施例に従って、電流源は第
２のｎチャネルＭＯＳトランジスタを含み、このトラン
ジスタのソースはバイアス源の負の電源端子に接続さ
れ、そのドレインはインバータの第１のトランジスタの
ドレインに接続され、第２のトランジスタのゲートはバ
イアス源の出力に接続される。
２のｎチャネルＭＯＳトランジスタを含み、このトラン
ジスタのソースはバイアス源の負の電源端子に接続さ
れ、そのドレインはインバータの第１のトランジスタの
ドレインに接続され、第２のトランジスタのゲートはバ
イアス源の出力に接続される。
【００１８】この発明の一実施例に従って、インバータ
のこの第２のトランジスタはカレントミラーとしてバイ
アス源のトランジスタと接続される。
のこの第２のトランジスタはカレントミラーとしてバイ
アス源のトランジスタと接続される。
【００１９】この発明の一実施例に従って、スタンドバ
イ制御信号はその電位がバイアス源端子上の実際の電位
とは異なる状態を有する論理信号であり、スタンドバイ
制御信号の各状態はバイアス源の状態、活性または非活
性と関連する。
イ制御信号はその電位がバイアス源端子上の実際の電位
とは異なる状態を有する論理信号であり、スタンドバイ
制御信号の各状態はバイアス源の状態、活性または非活
性と関連する。
【００２０】この発明の一実施例に従って、この装置は
スタンドバイ制御信号がその活性バイアス源状態と関連
する状態に切換わるときにバイアス源を再活性化するた
めの手段をさらに含む。
スタンドバイ制御信号がその活性バイアス源状態と関連
する状態に切換わるときにバイアス源を再活性化するた
めの手段をさらに含む。
【００２１】この発明の一実施例に従って、この再活性
化手段はスタンドバイ制御信号によってトリガされる、
活性負荷制御信号を発生する外部源を含み、この活性負
荷制御信号はスタンドバイ制御信号がその非活性バイア
ス源状態と関連する状態からその活性バイアス源状態と
関連する状態に切換わる間活性である。
化手段はスタンドバイ制御信号によってトリガされる、
活性負荷制御信号を発生する外部源を含み、この活性負
荷制御信号はスタンドバイ制御信号がその非活性バイア
ス源状態と関連する状態からその活性バイアス源状態と
関連する状態に切換わる間活性である。
【００２２】この発明の一実施例に従って、この装置は
ΔＶｂｅ／Ｒバイアス源に適用される。
ΔＶｂｅ／Ｒバイアス源に適用される。
【００２３】インバータの活性負荷がスタンドバイ制御
信号を使用し、バイアス源自体にその負荷を制御させる
ことによって、インバータを流れる電流がバイアス源が
非活性化されるとすぐ打消されることが可能になる。
信号を使用し、バイアス源自体にその負荷を制御させる
ことによって、インバータを流れる電流がバイアス源が
非活性化されるとすぐ打消されることが可能になる。
【００２４】したがって、インバータの切換時の電流ピ
ークの幅が大幅に小さくされ、それにより切換段階の間
のインバータの電力消費が制限される。
ークの幅が大幅に小さくされ、それにより切換段階の間
のインバータの電力消費が制限される。
【００２５】さらに、インバータを流れる電流はスタン
ドバイ制御信号の状態の電位の値とは関係なくされる。
電流の値は今や活性負荷を構成する電流源によって設定
される。したがって、インバータの電力消費はスタンド
バイ制御信号の状態の電位がバイアス源端子の電位と異
なる場合に実質的に低減される。
ドバイ制御信号の状態の電位の値とは関係なくされる。
電流の値は今や活性負荷を構成する電流源によって設定
される。したがって、インバータの電力消費はスタンド
バイ制御信号の状態の電位がバイアス源端子の電位と異
なる場合に実質的に低減される。
【００２６】この発明の前述および他の目的、特徴およ
び利点は、添付の図面とともに考慮される以下の具体的
な実施例の説明においてより詳細に論じられるが、これ
らによって制限されるものではない。
び利点は、添付の図面とともに考慮される以下の具体的
な実施例の説明においてより詳細に論じられるが、これ
らによって制限されるものではない。
【００２７】
【詳細な説明】たとえば図３に示されるこの発明に従う
スタンドバイ装置は活性負荷を有するインバータであ
る。この装置はＭＯＳトランジスタＭＰ１によって構成
され、そのソースはバイアス源１の電源電圧電位Ｖｃｃ
の正の端子Ａに接続される。トランジスタＭＰ１のドレ
インは電流源３の正の端子に接続され、その負の端子は
バイアス源１の電源電圧の負の端子Ｖｓｓに接続され
る。「スタンドバイ」制御信号はトランジスタＭＰ１の
ゲートに伝送され、一方インバータ出力はそのドレイン
から引出される。この出力はバイアス源１の制御入力Ｅ
に伝送される。インバータの活性負荷である電流源３は
バイアス源１の出力Ｓによって制御される。この制御は
バイアス源１の枝路の一方を流れる電流を再生すること
によって実行される。つまり、電流源３はバイアス源１
の電流源上でカレントミラーとして接続される。
スタンドバイ装置は活性負荷を有するインバータであ
る。この装置はＭＯＳトランジスタＭＰ１によって構成
され、そのソースはバイアス源１の電源電圧電位Ｖｃｃ
の正の端子Ａに接続される。トランジスタＭＰ１のドレ
インは電流源３の正の端子に接続され、その負の端子は
バイアス源１の電源電圧の負の端子Ｖｓｓに接続され
る。「スタンドバイ」制御信号はトランジスタＭＰ１の
ゲートに伝送され、一方インバータ出力はそのドレイン
から引出される。この出力はバイアス源１の制御入力Ｅ
に伝送される。インバータの活性負荷である電流源３は
バイアス源１の出力Ｓによって制御される。この制御は
バイアス源１の枝路の一方を流れる電流を再生すること
によって実行される。つまり、電流源３はバイアス源１
の電流源上でカレントミラーとして接続される。
【００２８】バイアス源１の出力Ｓは、従来からバイア
スされるべきユニットの電流源２を活性化するために使
用されているものであるが、このようにインバータの活
性負荷３を制御するために使用される。
スされるべきユニットの電流源２を活性化するために使
用されているものであるが、このようにインバータの活
性負荷３を制御するために使用される。
【００２９】バイアス源１がΔＶｂｅ／Ｒ源である場
合、活性負荷３はバイアス源１の下流のｎチャネルＭＯ
Ｓトランジスタとカレントミラーとして接続されたｎチ
ャネルＭＯＳトランジスタによって構成される。このト
ランジスタのドレインはトランジスタＭＰ１のドレイン
と接続され、一方そのソースは電源電圧端子Ｂに接続さ
れ、このｎチャネルトランジスタのゲートはバイアス源
１の出力端子Ｓに接続される。したがって、電流源３は
バイアス源１を流れる電流によって効果的に制御され
る。ΔＶｂｅ／Ｒバイアス源１の場合には依然として、
その制御入力Ｅはその第１の枝路の２つのＭＯＳトラン
ジスタのドレインによって構成される。
合、活性負荷３はバイアス源１の下流のｎチャネルＭＯ
Ｓトランジスタとカレントミラーとして接続されたｎチ
ャネルＭＯＳトランジスタによって構成される。このト
ランジスタのドレインはトランジスタＭＰ１のドレイン
と接続され、一方そのソースは電源電圧端子Ｂに接続さ
れ、このｎチャネルトランジスタのゲートはバイアス源
１の出力端子Ｓに接続される。したがって、電流源３は
バイアス源１を流れる電流によって効果的に制御され
る。ΔＶｂｅ／Ｒバイアス源１の場合には依然として、
その制御入力Ｅはその第１の枝路の２つのＭＯＳトラン
ジスタのドレインによって構成される。
【００３０】スタンドバイ装置の動作は図４に示され
る。図４は、トランジスタＭＰ１を流れる電流Ｉ（ＭＰ
１）を、「スタンドバイ」信号およびトランジスタＭＰ
１のドレイン電位に対応するバイアス源１の制御入力Ｅ
の電位に関連して表わす２つのタイミング図を示す。
る。図４は、トランジスタＭＰ１を流れる電流Ｉ（ＭＰ
１）を、「スタンドバイ」信号およびトランジスタＭＰ
１のドレイン電位に対応するバイアス源１の制御入力Ｅ
の電位に関連して表わす２つのタイミング図を示す。
【００３１】「スタンドバイ」信号は２つの電位Ｖ＋と
Ｖ−との間に２つの状態を有する。スタンドバイが活性
化されていないとき、つまり、「スタンドバイ」信号が
電位Ｖ＋である限り、トランジスタＭＰ１には電流は何
も流れない。「スタンドバイ」信号が、そのローの状態
Ｖ−に遷移する際に、電位Ｖｃｃ−Ｖｇｓｐより下にな
る（時間ｔ０）とすぐ、トランジスタＭＰ１はオンす
る。これにより電流Ｉ（ＭＰ１）のピークが生じ、その
振幅は電流源３に依存する。インバータ出力での電圧降
下がバイアス源１を非活性化するのに十分な大きさにな
る（時間ｔ１）とすぐ、バイアス源１によって電流源３
に伝送される信号はなくなる。実際には、バイアス源１
にはもはや電流は何も流れないので、電流源３上では何
ら電流を再生することができない。したがって、トラン
ジスタＭＰ１を流れる電流Ｉ（ＭＰ１）の値は下がる。
電流Ｉ（ＭＰ１）のピークの幅はこのように「スタンド
バイ」信号の遷移の幅とは関係なくされる。さらに、示
されるようにたとえ信号がバイアス源１の電源電圧とは
異なる２つの電位Ｖ＋とＶ−との間で変動しても、イン
バータには電流は何も流れない。
Ｖ−との間に２つの状態を有する。スタンドバイが活性
化されていないとき、つまり、「スタンドバイ」信号が
電位Ｖ＋である限り、トランジスタＭＰ１には電流は何
も流れない。「スタンドバイ」信号が、そのローの状態
Ｖ−に遷移する際に、電位Ｖｃｃ−Ｖｇｓｐより下にな
る（時間ｔ０）とすぐ、トランジスタＭＰ１はオンす
る。これにより電流Ｉ（ＭＰ１）のピークが生じ、その
振幅は電流源３に依存する。インバータ出力での電圧降
下がバイアス源１を非活性化するのに十分な大きさにな
る（時間ｔ１）とすぐ、バイアス源１によって電流源３
に伝送される信号はなくなる。実際には、バイアス源１
にはもはや電流は何も流れないので、電流源３上では何
ら電流を再生することができない。したがって、トラン
ジスタＭＰ１を流れる電流Ｉ（ＭＰ１）の値は下がる。
電流Ｉ（ＭＰ１）のピークの幅はこのように「スタンド
バイ」信号の遷移の幅とは関係なくされる。さらに、示
されるようにたとえ信号がバイアス源１の電源電圧とは
異なる２つの電位Ｖ＋とＶ−との間で変動しても、イン
バータには電流は何も流れない。
【００３２】「スタンドバイ」制御信号がバイアス源１
に対する活性状態要求に対応するそのハイの状態に戻る
と、バイアス源１は再始動されなければならない。
に対する活性状態要求に対応するそのハイの状態に戻る
と、バイアス源１は再始動されなければならない。
【００３３】このためには、電流源３で導通を強制し
て、バイアス源１の制御入力Ｅの電位がバイアス源１の
ｐチャネルＭＯＳトランジスタが再びオンされることを
許容する値にされることを可能にしなければならない。
バイアス源１の上流のＭＯＳトランジスタのこのバイア
スは、「スタンドバイ」信号がそのハイの状態に遷移す
る際に電位Ｖｃｃ−Ｖｇｓｐを超えたときにインバータ
によって実行されるが、ただしインバータに電流が流れ
てもよい。
て、バイアス源１の制御入力Ｅの電位がバイアス源１の
ｐチャネルＭＯＳトランジスタが再びオンされることを
許容する値にされることを可能にしなければならない。
バイアス源１の上流のＭＯＳトランジスタのこのバイア
スは、「スタンドバイ」信号がそのハイの状態に遷移す
る際に電位Ｖｃｃ−Ｖｇｓｐを超えたときにインバータ
によって実行されるが、ただしインバータに電流が流れ
てもよい。
【００３４】再始動を許容するために複数の解決策が使
用され得る。たとえば、図３に示されるように、外部源
からの「Ｅｘｔ」制御信号が電流源３の制御入力に印加
されてもよい。「Ｅｘｔ」信号は活性負荷３の導通を再
始動するのに十分な振幅を有する方形波であってもよ
い。この方形はたとえば「スタンドバイ」信号の立上が
り縁によって初期化され、バイアス源１の制御入力Ｅ上
に存在する信号の立下がり縁によって終結される。これ
らのインバータの外では、活性負荷である電流源３には
何も外部信号が印加されないので、それはバイアス源１
によって制御されるだけである。「Ｅｘｔ」制御信号は
活性負荷３の導通を強制する役割をするだけであり、し
たがって、「スタンドバイ」制御信号がそのハイの状態
Ｖ＋に戻るとインバータの導通を許容する。
用され得る。たとえば、図３に示されるように、外部源
からの「Ｅｘｔ」制御信号が電流源３の制御入力に印加
されてもよい。「Ｅｘｔ」信号は活性負荷３の導通を再
始動するのに十分な振幅を有する方形波であってもよ
い。この方形はたとえば「スタンドバイ」信号の立上が
り縁によって初期化され、バイアス源１の制御入力Ｅ上
に存在する信号の立下がり縁によって終結される。これ
らのインバータの外では、活性負荷である電流源３には
何も外部信号が印加されないので、それはバイアス源１
によって制御されるだけである。「Ｅｘｔ」制御信号は
活性負荷３の導通を強制する役割をするだけであり、し
たがって、「スタンドバイ」制御信号がそのハイの状態
Ｖ＋に戻るとインバータの導通を許容する。
【００３５】代替的に、「スタンドバイ」信号とは関係
のないローの値を有するｄｃ電圧が、たとえば、電流源
３の制御入力に印加され得る。この結果インバータの活
性負荷３の連続導通となるが、それでも電流値は「スタ
ンドバイ」信号とは関係ない。この維持電流は非常に低
い値になるように選択できる。
のないローの値を有するｄｃ電圧が、たとえば、電流源
３の制御入力に印加され得る。この結果インバータの活
性負荷３の連続導通となるが、それでも電流値は「スタ
ンドバイ」信号とは関係ない。この維持電流は非常に低
い値になるように選択できる。
【００３６】上で見てきたように、この発明はバイアス
源をスタンドバイに設定する動作原理を損うことなく、
スタンドバイ装置の電力消費の低減を許容する。この消
費の低減は、「スタンドバイ」制御信号のローの状態Ｖ
−とバイアス源１の負の端子Ｂの電位Ｖｓｓとの間の差
が重要であるためになおさら重要である。インバータを
流れる電流のピークの幅は今やバイアス源１を構成する
トランジスタの切換時間に依存するだけである。
源をスタンドバイに設定する動作原理を損うことなく、
スタンドバイ装置の電力消費の低減を許容する。この消
費の低減は、「スタンドバイ」制御信号のローの状態Ｖ
−とバイアス源１の負の端子Ｂの電位Ｖｓｓとの間の差
が重要であるためになおさら重要である。インバータを
流れる電流のピークの幅は今やバイアス源１を構成する
トランジスタの切換時間に依存するだけである。
【００３７】さらに、この発明は、副次的な効果とし
て、パルスの形態で「スタンドバイ」信号を使用するこ
とによってスタンドバイを制御することを許容する。実
際には、既知の回路では、スタンドバイ制御信号は連続
的なものでなければならず、そうでなければバイアス源
は再活性化される。今では、スタンドバイ信号の１つの
パルスでバイアス源１を非活性化するのに十分である。
実際、活性負荷３で導通を強制する信号が与えられない
限り、バイアス源１はスタンドバイ制御信号のレベルが
何であろうと、非活性化されたままである。
て、パルスの形態で「スタンドバイ」信号を使用するこ
とによってスタンドバイを制御することを許容する。実
際には、既知の回路では、スタンドバイ制御信号は連続
的なものでなければならず、そうでなければバイアス源
は再活性化される。今では、スタンドバイ信号の１つの
パルスでバイアス源１を非活性化するのに十分である。
実際、活性負荷３で導通を強制する信号が与えられない
限り、バイアス源１はスタンドバイ制御信号のレベルが
何であろうと、非活性化されたままである。
【００３８】もちろん、この発明の様々な代替の実施例
および変更が当業者には明らかであろう。特に、上の説
明では、スタンドバイ制御信号のハイの状態およびロー
の状態はそれぞれバイアス源の活性状態および非活性状
態に対応するとされていた。たとえばスタンドバイ制御
信号を反転することによってその逆も容易に実現され得
る。加えて、インバータを構成する上述の構成要素の各
々は、同じ機能を果たす１つまたは数個の要素と置換え
ることができる。さらに、一例としてΔＶｂｅ／Ｒ源と
して説明したバイアス源はいかなるタイプの源であって
もよい。
および変更が当業者には明らかであろう。特に、上の説
明では、スタンドバイ制御信号のハイの状態およびロー
の状態はそれぞれバイアス源の活性状態および非活性状
態に対応するとされていた。たとえばスタンドバイ制御
信号を反転することによってその逆も容易に実現され得
る。加えて、インバータを構成する上述の構成要素の各
々は、同じ機能を果たす１つまたは数個の要素と置換え
ることができる。さらに、一例としてΔＶｂｅ／Ｒ源と
して説明したバイアス源はいかなるタイプの源であって
もよい。
【００３９】そのような代替物、変更および改良はこの
開示の一部であることが意図され、この発明の精神およ
び範囲内にあることが意図される。したがって、前述の
説明は一例としてのみであり、制限であることが意図さ
れるものではない。この発明は前掲の特許請求の範囲に
規定されるものとして、およびそれに等価のものとして
のみ制限される。
開示の一部であることが意図され、この発明の精神およ
び範囲内にあることが意図される。したがって、前述の
説明は一例としてのみであり、制限であることが意図さ
れるものではない。この発明は前掲の特許請求の範囲に
規定されるものとして、およびそれに等価のものとして
のみ制限される。
【図１】現在の技術水準および解決されるべき問題を示
す図である。
す図である。
【図２】現在の技術水準および解決されるべき問題を示
す図である。
す図である。
【図３】この発明に従うスタンドバイ装置の一実施例を
概略的に示す図である。
概略的に示す図である。
【図４】図３に示されたスタンドバイ装置の最も重要な
電圧および電流の波形を表わす２つのタイミング図を示
す図である。
電圧および電流の波形を表わす２つのタイミング図を示
す図である。
１ バイアス源 ２ 電流源 ３ 電流源（活性負荷）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/10 G05F 3/24 - 3/30 G11C 11/34 H01L 27/04
Claims (6)
- 【請求項１】 スタンドバイ制御信号によってバイアス
源（１）をスタンドバイに設定するための装置であっ
て、 電流源で構成される活性負荷（３）を備えたインバータ
（ＭＰ１）を含み、 前記インバータは第１のｐチャネルＭＯＳトランジスタ
（ＭＰ１）を有し、 前記第１のｐチャネルＭＯＳトランジスタ（ＭＰ１）の
ソースは、前記バイアス源（１）の電源電圧の正の端子
（Ａ）に接続され、 前記第１のｐチャネルＭＯＳトランジスタ（ＭＰ１）の
ゲートは、前記スタンドバイ制御信号を受けるインバー
タ入力を構成し、 前記第１のｐチャネルＭＯＳトランジスタ（ＭＰ１）の
ドレインは、前記バイアス源（１）の制御入力（Ｅ）
と、前記電流源（３）を構成する第２のｎチャネルＭＯ
Ｓトランジスタのドレインとに接続され、 前記第２のｎチャネルＭＯＳトランジスタのソースは、
前記バイアス源（１）の負の電圧端子（Ｂ）に接続さ
れ、かつ前記第２のｎチャネルＭＯＳトランジスタのゲ
ートは、前記活性負荷を制御するために前記バイアス源
（１）の出力（Ｓ）に接続される、バイアス源をスタン
ドバイに設定するための装置。 - 【請求項２】 前記インバータの前記第２のｎチャネル
ＭＯＳトランジスタは、前記バイアス源（１）のトラン
ジスタとカレントミラーとして接続される、請求項１に
記載の装置。 - 【請求項３】 前記スタンドバイ制御信号はその電位
（Ｖ＋，Ｖ−）が前記バイアス源（１）の電源端子
（Ａ，Ｂ）における電位（Ｖｃｃ，Ｖｓｓ）とは異なる
状態を有する論理信号であり、前記スタンドバイ制御信
号の各状態は前記バイアス源（１）の状態、つまり活性
または非活性に対応する、請求項１または２に記載の装
置。 - 【請求項４】 前記スタンドバイ制御信号が前記バイア
ス源（１）の前記活性状態に対応する状態に切換わると
きに前記バイアス源（１）を再活性化するための手段を
さらに含む、請求項３に記載の装置。 - 【請求項５】 前記再活性化手段は、前記スタンドバイ
制御信号によってトリガされる、前記活性負荷（３）の
ための制御信号（Ｅｘｔ）を発生する外部源を含み、前
記活性負荷（３）のための前記制御信号（Ｅｘｔ）は、
前記スタンドバイ制御信号が前記バイアス源（１）の前
記非活性状態と関連する状態（Ｖ−）から前記バイアス
源（１）の前記活性状態と関連する状態（Ｖ＋）に切換
わる期間中は活性である、請求項４に記載の装置。 - 【請求項６】 ΔＶｂｅ／Ｒバイアス源（１）に適用さ
れる、請求項１から５のいずれかに記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR948118 | 1994-06-27 | ||
| FR9408118 | 1994-06-27 | ||
| FR9408118A FR2721771B1 (fr) | 1994-06-27 | 1994-06-27 | Dispositif de mise en veille d'une source de polarisation. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895653A JPH0895653A (ja) | 1996-04-12 |
| JP2779485B2 true JP2779485B2 (ja) | 1998-07-23 |
Family
ID=9464878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159231A Expired - Fee Related JP2779485B2 (ja) | 1994-06-27 | 1995-06-26 | バイアス源をスタンドバイに設定するための装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5892392A (ja) |
| EP (1) | EP0690575B1 (ja) |
| JP (1) | JP2779485B2 (ja) |
| DE (1) | DE69516047T2 (ja) |
| FR (1) | FR2721771B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147079B2 (ja) * | 1998-04-14 | 2001-03-19 | 日本電気株式会社 | 半導体回路 |
| TWI420496B (zh) * | 2010-02-12 | 2013-12-21 | Raydium Semiconductor Corp | 電壓比較器、包含該電壓比較器之液晶顯示裝置驅動電路及轉態加速方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450367A (en) * | 1981-12-14 | 1984-05-22 | Motorola, Inc. | Delta VBE bias current reference circuit |
| US4713560A (en) * | 1986-06-05 | 1987-12-15 | Fairchild Semiconductor Corporation | Switched impedance emitter coupled logic gate |
| JP2724872B2 (ja) * | 1989-04-12 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路用入力回路 |
| US5038053A (en) * | 1990-03-23 | 1991-08-06 | Power Integrations, Inc. | Temperature-compensated integrated circuit for uniform current generation |
| DE4034371C1 (ja) * | 1990-10-29 | 1991-10-31 | Eurosil Electronic Gmbh, 8057 Eching, De | |
| JP3001014B2 (ja) * | 1991-03-13 | 2000-01-17 | 富士通株式会社 | バイアス電圧発生回路 |
| US5155384A (en) * | 1991-05-10 | 1992-10-13 | Samsung Semiconductor, Inc. | Bias start-up circuit |
| JP3318365B2 (ja) * | 1992-10-20 | 2002-08-26 | 富士通株式会社 | 定電圧回路 |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
| US5404096A (en) * | 1993-06-17 | 1995-04-04 | Texas Instruments Incorporated | Switchable, uninterruptible reference generator with low bias current |
-
1994
- 1994-06-27 FR FR9408118A patent/FR2721771B1/fr not_active Expired - Lifetime
-
1995
- 1995-06-21 EP EP95410061A patent/EP0690575B1/fr not_active Expired - Lifetime
- 1995-06-21 DE DE69516047T patent/DE69516047T2/de not_active Expired - Fee Related
- 1995-06-26 JP JP7159231A patent/JP2779485B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-26 US US08/883,257 patent/US5892392A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0895653A (ja) | 1996-04-12 |
| FR2721771A1 (fr) | 1995-12-29 |
| EP0690575A1 (fr) | 1996-01-03 |
| DE69516047D1 (de) | 2000-05-11 |
| FR2721771B1 (fr) | 1996-09-06 |
| EP0690575B1 (fr) | 2000-04-05 |
| DE69516047T2 (de) | 2000-10-12 |
| US5892392A (en) | 1999-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5767711A (en) | Level detection circuit and method | |
| US5986962A (en) | Internal shadow latch | |
| JP3225075B2 (ja) | パワーオンリセット回路 | |
| JP4169288B2 (ja) | 低出力装置用電源投入検出回路 | |
| JPH05173674A (ja) | グローバル・リセット回路 | |
| US6046617A (en) | CMOS level detection circuit with hysteresis having disable/enable function and method | |
| EP0685847B1 (en) | Low dissipation initialization circuit, particularly for memory registers | |
| JP2779485B2 (ja) | バイアス源をスタンドバイに設定するための装置 | |
| KR0157885B1 (ko) | 전원 공급 감지 회로 | |
| JP3465493B2 (ja) | 半導体集積回路 | |
| JP2581387B2 (ja) | 入力増幅回路 | |
| JP2691882B2 (ja) | 制御回路 | |
| JPH10322185A (ja) | 半導体集積回路装置 | |
| US5686848A (en) | Power-up/power-down reset circuit for low voltage interval | |
| JP2842588B2 (ja) | 電圧検出回路 | |
| US4503344A (en) | Power up reset pulse generator | |
| JP3681063B2 (ja) | バイアス電位発生回路 | |
| JPS5941205B2 (ja) | 電子回路 | |
| JPH05226995A (ja) | パワーオンリセット回路 | |
| KR930004123B1 (ko) | 본딩 옵션(Bonding Option)회로 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| KR19990002972A (ko) | 반도체장치의 내부 전원 제어회로 | |
| JP3564976B2 (ja) | 発振検出回路 | |
| JPH09128075A (ja) | 電流制御回路、及び、電流制御回路を用いた非接触型ｉｃカード及びリーダライタ装置 | |
| JPS6016054B2 (ja) | リレ−駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980331 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |