JPH05173674A - グローバル・リセット回路 - Google Patents
グローバル・リセット回路Info
- Publication number
- JPH05173674A JPH05173674A JP4128040A JP12804092A JPH05173674A JP H05173674 A JPH05173674 A JP H05173674A JP 4128040 A JP4128040 A JP 4128040A JP 12804092 A JP12804092 A JP 12804092A JP H05173674 A JPH05173674 A JP H05173674A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- level
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Abstract
(57)【要約】
【目的】 電源電圧ＶCCの非常に短い中断でも、次のパ
ワー・アップ時に回路を適切に動作できるようにする。 【構成】 グローバル・リセット回路は、再生ラッチ回
路ＭＰ２、ＭＰ３、ＭＮ３と、抵抗Ｒ１を介してアース
されているトランジスタＭＰ１とを含み、電源電圧が中
断した場合にはラッチ回路がオフ状態からオン状態にす
ばやく切り替わるのに十分な電圧をラッチ回路（実際に
はＰＷＲ１）から速やかに除去させるように構成されて
いる。
ワー・アップ時に回路を適切に動作できるようにする。 【構成】 グローバル・リセット回路は、再生ラッチ回
路ＭＰ２、ＭＰ３、ＭＮ３と、抵抗Ｒ１を介してアース
されているトランジスタＭＰ１とを含み、電源電圧が中
断した場合にはラッチ回路がオフ状態からオン状態にす
ばやく切り替わるのに十分な電圧をラッチ回路（実際に
はＰＷＲ１）から速やかに除去させるように構成されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、リセット回路に関し、
詳しくは、マイクロプロセッサに集積するのに特に適し
かつＣＭＯＳ技術で実現し得る電圧レベル応答形のグロ
ーバル・リセット回路に関する。更に詳しくは、ここに
開示された回路は、パワー・アップ中マイクロプロセッ
サを動作するのに使用される電源の電圧レベルを検出す
る。そのトリップ・ポイントは、マイクロプロセッサに
おいて実行される初期化手続きがトリップ前に働けるよ
うに高く設定される。このパワー・アップ回路のリセッ
トは、電源をアースすることにより行なわれ、それによ
りトリップ・ポイントに到達した後十分な雑音余裕を得
ることができる。この回路をマイクロプロセッサに集積
することにより、リセットされている様々な構成装置の
状態をパワー・アップ後すぐに知ることができる。
詳しくは、マイクロプロセッサに集積するのに特に適し
かつＣＭＯＳ技術で実現し得る電圧レベル応答形のグロ
ーバル・リセット回路に関する。更に詳しくは、ここに
開示された回路は、パワー・アップ中マイクロプロセッ
サを動作するのに使用される電源の電圧レベルを検出す
る。そのトリップ・ポイントは、マイクロプロセッサに
おいて実行される初期化手続きがトリップ前に働けるよ
うに高く設定される。このパワー・アップ回路のリセッ
トは、電源をアースすることにより行なわれ、それによ
りトリップ・ポイントに到達した後十分な雑音余裕を得
ることができる。この回路をマイクロプロセッサに集積
することにより、リセットされている様々な構成装置の
状態をパワー・アップ後すぐに知ることができる。
【０００２】
【従来の技術】本発明の出願人であるインテル・コーポ
レーションは、本発明に関わる一般的な形式のグローバ
ル・リセット回路を市販している。この回路は、図１の
参照番号１０で示され、更に詳しくは、図３の点線の外
側に示されたアースされた抵抗Ｒ１を除く点線内に示さ
れている。図２に関連した図１において、グローバル・
リセット回路１０は、オン／オフ・スイッチ１４を介し
て直流電源電圧ＶCCに接続している入力１２を含んでい
る。直流電源電圧ＶCCは、回路１０とともに点線１９内
に配置されたパワー・マイクロプロセッサ１６と他の構
成装置１７，１８にも供給される。図２Ａに示すよう
に、スイッチ１４を閉じた起動時に、直流電源電圧ＶCC
は、所定の期間にわたって最小電圧レベルたとえば０ボ
ルトから最大振幅Ｖm に上昇する。
レーションは、本発明に関わる一般的な形式のグローバ
ル・リセット回路を市販している。この回路は、図１の
参照番号１０で示され、更に詳しくは、図３の点線の外
側に示されたアースされた抵抗Ｒ１を除く点線内に示さ
れている。図２に関連した図１において、グローバル・
リセット回路１０は、オン／オフ・スイッチ１４を介し
て直流電源電圧ＶCCに接続している入力１２を含んでい
る。直流電源電圧ＶCCは、回路１０とともに点線１９内
に配置されたパワー・マイクロプロセッサ１６と他の構
成装置１７，１８にも供給される。図２Ａに示すよう
に、スイッチ１４を閉じた起動時に、直流電源電圧ＶCC
は、所定の期間にわたって最小電圧レベルたとえば０ボ
ルトから最大振幅Ｖm に上昇する。
【０００３】図２に関連した図１において、グローバル
・リセット回路１０は、パワー・マイクロプロセッサ１
６と構成装置１７，１８に接続した出力２０をさらに含
み、出力２０にグローバル・リセット信号を供給するこ
とによりリセット回路が回路自身をアサートする時、そ
れら回路のいずれかを特定の論理レベルにリセットす
る。図３に関して後述するように、グローバル・リセッ
ト回路は、電源電圧ＶCCが最小レベルから上昇する時、
電源電圧ＶCCに応答する内部回路を含み、電源電圧が最
大レベルＶm 未満のＶtripとして示されている所定の電
圧レベルに到達するまで、出力２０にグローバル・リセ
ット信号を供給する。所定の電圧レベルに到達すると、
回路は回路自身をデアサートして、リセット信号を除去
し、かつ点線内のマイクロプロセッサ１６と他の構成装
置は回路１０に関係なく動作する。グローバル・リセッ
ト回路が回路自身をデアサートする電圧レベル、たとえ
ば電圧Ｖtripは、問題となっている回路を確実にリセッ
トするのに要する電圧レベルよりも実質的い高い電圧レ
ベルに選択されている。たとえば、確実なリセット電圧
レベルは１．５ボルトのオーダで、グローバル・リセッ
ト回路の出力２０のリセット信号は、電源電圧ＶCCが
３．０ボルトに到達するまで除去されない。このよう
に、グローバル・リセット回路のデアサーション（リセ
ット信号が除去されるポイント）は、リセット回路がト
リップ・ポイントに到達する前に、点線内のマイクロプ
ロセッサと他の構成装置が初期化手続きを行なうことが
できるように、十分に高く設定される。
・リセット回路１０は、パワー・マイクロプロセッサ１
６と構成装置１７，１８に接続した出力２０をさらに含
み、出力２０にグローバル・リセット信号を供給するこ
とによりリセット回路が回路自身をアサートする時、そ
れら回路のいずれかを特定の論理レベルにリセットす
る。図３に関して後述するように、グローバル・リセッ
ト回路は、電源電圧ＶCCが最小レベルから上昇する時、
電源電圧ＶCCに応答する内部回路を含み、電源電圧が最
大レベルＶm 未満のＶtripとして示されている所定の電
圧レベルに到達するまで、出力２０にグローバル・リセ
ット信号を供給する。所定の電圧レベルに到達すると、
回路は回路自身をデアサートして、リセット信号を除去
し、かつ点線内のマイクロプロセッサ１６と他の構成装
置は回路１０に関係なく動作する。グローバル・リセッ
ト回路が回路自身をデアサートする電圧レベル、たとえ
ば電圧Ｖtripは、問題となっている回路を確実にリセッ
トするのに要する電圧レベルよりも実質的い高い電圧レ
ベルに選択されている。たとえば、確実なリセット電圧
レベルは１．５ボルトのオーダで、グローバル・リセッ
ト回路の出力２０のリセット信号は、電源電圧ＶCCが
３．０ボルトに到達するまで除去されない。このよう
に、グローバル・リセット回路のデアサーション（リセ
ット信号が除去されるポイント）は、リセット回路がト
リップ・ポイントに到達する前に、点線内のマイクロプ
ロセッサと他の構成装置が初期化手続きを行なうことが
できるように、十分に高く設定される。
【０００４】グローバル・リセット回路１０は、所期の
目的を概ね満たして動作するが、適当な回路がリセット
されてリセット信号が出力２０から除去された後、電源
電圧ＶCCの短い中断、代表的には数秒またはそれ未満の
オーダの中断に応答してしまうことがあることがわかっ
ている。特に、この時の電源電圧ＶCCの中断が非常に短
い場合には、なおさら、電源電圧が即座に復帰して、グ
ローバル・リセット回路１０は、前述したようにすなわ
ち適当な回路をリセットするため出力２０に必要なリセ
ット信号を供給するよう動作しなければならない。しか
し、中断が非常に短い場合には、回路１０はそのように
動作しないことがわかっている。すなわち電源電圧ＶCC
が再び上昇した時、リセット信号はなければならないの
に、存在せず、リセット信号が除去された時点で、それ
はデアサートされたままである。この理由は、図３に関
し後述する。
目的を概ね満たして動作するが、適当な回路がリセット
されてリセット信号が出力２０から除去された後、電源
電圧ＶCCの短い中断、代表的には数秒またはそれ未満の
オーダの中断に応答してしまうことがあることがわかっ
ている。特に、この時の電源電圧ＶCCの中断が非常に短
い場合には、なおさら、電源電圧が即座に復帰して、グ
ローバル・リセット回路１０は、前述したようにすなわ
ち適当な回路をリセットするため出力２０に必要なリセ
ット信号を供給するよう動作しなければならない。しか
し、中断が非常に短い場合には、回路１０はそのように
動作しないことがわかっている。すなわち電源電圧ＶCC
が再び上昇した時、リセット信号はなければならないの
に、存在せず、リセット信号が除去された時点で、それ
はデアサートされたままである。この理由は、図３に関
し後述する。
【０００５】図３において、これまで市販されてきたリ
セット回路１０（点線内に位置している）は、後述する
ように全回路の再生ラッチ回路として働くＣＭＯＳトラ
ンジスタＭＰ２、ＭＰ３、ＭＮ３を含んでいる。更に詳
しくは、電源電圧ＶCCが最初にパワー・アップされる
と、トランジスタＭＰ１はゆっくりとターン・オンし、
出力端子２０に存在するリセット信号で全回路をアサー
ト状態に保持するためターン・オンし続ける。この期間
中、ラッチ回路は、ＭＰ２をオフに、ＭＰ３をオンに、
ＭＮ３をオフにすることによって達成される非ラッチ状
態に保持され、その結果、ＰＷＲ１は低にＰＷＲ２は高
になる。ＶCCがリセット信号を除去するため選択された
トリップ・レベルに到達すると、トランジスタＭＰ１は
ゲート・オフされ、かつ電源電圧が動作レベルに保持さ
れている限りオフ状態にラッチする。これにより、出力
２０にはリセット信号は存在しない。これは、また、ラ
ッチ回路を、上記の反転、すなわちＭＰ２がオンでＭＰ
３がオフであるというラッチされたオン状態にする。回
路がいつでもＶCCを上昇できるようにするため、このラ
ッチされた状態を反転しなければならない。この場合、
ＰＷＲ１は、ラッチされた状態を反転するよう０ボルト
にリーク・オフしたままにされる。このリークは、主
に、非常にゆっくりした反転ダイオードのリークであ
る。重要なことは、ＰＷＲ１の全電荷を、回路１０がい
つでもスイッチ１４を閉鎖できる状態になる前に、（０
ボルトに）リーク除去しなければならないことである。
しかし、中断が短いという状況では、トランジスタＭＰ
３のゲート電圧（ＰＷＲ１における電圧レベル）は、完
全に放電できるとは限らない。この点については、これ
まで市販されてきたグローバル・リセット回路１０は、
本発明においては設けられているアースされた抵抗Ｒ１
を含んでいないことに注目しなければならない。実際、
ゲートされた電圧トランジスタＭＰ３が、中断中に放電
できない場合には、リセット・パルスのアサーションは
ない。
セット回路１０（点線内に位置している）は、後述する
ように全回路の再生ラッチ回路として働くＣＭＯＳトラ
ンジスタＭＰ２、ＭＰ３、ＭＮ３を含んでいる。更に詳
しくは、電源電圧ＶCCが最初にパワー・アップされる
と、トランジスタＭＰ１はゆっくりとターン・オンし、
出力端子２０に存在するリセット信号で全回路をアサー
ト状態に保持するためターン・オンし続ける。この期間
中、ラッチ回路は、ＭＰ２をオフに、ＭＰ３をオンに、
ＭＮ３をオフにすることによって達成される非ラッチ状
態に保持され、その結果、ＰＷＲ１は低にＰＷＲ２は高
になる。ＶCCがリセット信号を除去するため選択された
トリップ・レベルに到達すると、トランジスタＭＰ１は
ゲート・オフされ、かつ電源電圧が動作レベルに保持さ
れている限りオフ状態にラッチする。これにより、出力
２０にはリセット信号は存在しない。これは、また、ラ
ッチ回路を、上記の反転、すなわちＭＰ２がオンでＭＰ
３がオフであるというラッチされたオン状態にする。回
路がいつでもＶCCを上昇できるようにするため、このラ
ッチされた状態を反転しなければならない。この場合、
ＰＷＲ１は、ラッチされた状態を反転するよう０ボルト
にリーク・オフしたままにされる。このリークは、主
に、非常にゆっくりした反転ダイオードのリークであ
る。重要なことは、ＰＷＲ１の全電荷を、回路１０がい
つでもスイッチ１４を閉鎖できる状態になる前に、（０
ボルトに）リーク除去しなければならないことである。
しかし、中断が短いという状況では、トランジスタＭＰ
３のゲート電圧（ＰＷＲ１における電圧レベル）は、完
全に放電できるとは限らない。この点については、これ
まで市販されてきたグローバル・リセット回路１０は、
本発明においては設けられているアースされた抵抗Ｒ１
を含んでいないことに注目しなければならない。実際、
ゲートされた電圧トランジスタＭＰ３が、中断中に放電
できない場合には、リセット・パルスのアサーションは
ない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、これ
まで市販されてきたリセット回路１０における前述した
問題点を改善することである。本発明の他の目的は、複
雑でなく、信頼性があり、しかも経済的な方法で前述し
た問題点を克服することである。
まで市販されてきたリセット回路１０における前述した
問題点を改善することである。本発明の他の目的は、複
雑でなく、信頼性があり、しかも経済的な方法で前述し
た問題点を克服することである。
【０００７】
【課題を解決するための手段】本発明に従って設計され
たグローバル・リセット回路は、特にＭＰ２、ＭＰ３、
ＭＮ３から成る改善されたラッチ回路を含んでいる市販
されてきたグローバル・リセット回路１０から成る。前
述したように、最初、このラッチ回路は、回路がアサー
トしている期間（リセット中）オン（ＰＷＲ１は低電圧
である）で、最終的には、全回路を非アサート状態にト
リップして出力におけるリセット信号を除去するため
に、このラッチ回路はオフである（ＰＷＲ１は高電圧に
保持されている）。ここに開示された本発明のグローバ
ル・リセット回路は、電源電圧が中断された場合、ラッ
チ回路をオフ状態からオン状態にすぐに切り替るのに十
分な電圧をラッチ回路（実際にはＰＷＲ１）からすぐさ
ま除去する装置を含んでいる。これにより、回路は、中
断後、次のパワー・アップで予定通りに動作することが
できる。このことは、複雑でなく、信頼性があり、しか
も経済的な方法、すなわち、本実施例では所定の抵抗を
介してトランジスタＭＰ１をアースすることにより達成
される。
たグローバル・リセット回路は、特にＭＰ２、ＭＰ３、
ＭＮ３から成る改善されたラッチ回路を含んでいる市販
されてきたグローバル・リセット回路１０から成る。前
述したように、最初、このラッチ回路は、回路がアサー
トしている期間（リセット中）オン（ＰＷＲ１は低電圧
である）で、最終的には、全回路を非アサート状態にト
リップして出力におけるリセット信号を除去するため
に、このラッチ回路はオフである（ＰＷＲ１は高電圧に
保持されている）。ここに開示された本発明のグローバ
ル・リセット回路は、電源電圧が中断された場合、ラッ
チ回路をオフ状態からオン状態にすぐに切り替るのに十
分な電圧をラッチ回路（実際にはＰＷＲ１）からすぐさ
ま除去する装置を含んでいる。これにより、回路は、中
断後、次のパワー・アップで予定通りに動作することが
できる。このことは、複雑でなく、信頼性があり、しか
も経済的な方法、すなわち、本実施例では所定の抵抗を
介してトランジスタＭＰ１をアースすることにより達成
される。
【０００８】
【実施例】以下、添付の図面に基いて、本発明の実施例
に関し説明する。図３は、本発明によるグローバル・リ
セット回路２２を示している。回路２２は、前述したグ
ローバル・リセット回路１０の全回路と抵抗Ｒ１を含ん
でいる。抵抗Ｒ１の一方はアースされ、他方はトランジ
スタＭＰ１のドレインに接続している。点線内の回路１
０について詳細に後述するが、簡単に言えば、パワー・
アップ前、すなわち電源電圧ＶCCが点線１９内の回路１
０と他の構成装置に供給される前、ＰＷＲ１ノードは最
初ゼロ・ボルトで、したがってトランジスタＭＰ１のゲ
ートはゼロ・ボルトである。スイッチ１４（図１）が閉
じられ、先ず電源電圧ＶCCが回路１０に供給されると、
ウィーク（ｗｅａｋ）トランジスタであるトランジスタ
ＭＰ１は徐々にターン・オンする。その結果、トランジ
スタＭＰ３はターン・オン（ミラー）して、ＰＷＲ２を
高にチャージする。後述するように、このターン・オン
期間中、回路は出力２０にリセット信号を供給するアサ
ーティブ状態に保持されている。この回路は、電源電圧
ＶCCがトリップ・レベル、たとえば図２のＶtripに到達
すると、ＰＷＲ１ノードが高くなって、それによりトラ
ンジスタＭＰ３とＭＮ３のゲートを高電圧にして、ＭＰ
２、ＭＰ３、ＭＮ３から成るラッチ回路をオフ状態にラ
ッチするよう特に設計されている。続いて、これは、電
源電圧が供給されている限り全回路をデアサート状態に
する。たとえ、電源電圧ＶCCが故意または不測にパワー
・ダウンしても、回路２２は、ノードＰＷＲ１を含む特
定のノードにおいてその時に存在する電圧が、十分な時
間があれば回路からリークできるように設計されてい
る。しかし、前述したように、アースされた抵抗Ｒ１が
なければ、数秒またはそれ以下のオーダの中断では、Ｍ
Ｐ２、ＭＰ３、ＭＮ３を非ラッチするのに十分な程、ノ
ードＰＷＲ１の電圧が放電されるわけではない。その結
果、次のパワー・アップ時に、回路２２は適切には作動
しない。
に関し説明する。図３は、本発明によるグローバル・リ
セット回路２２を示している。回路２２は、前述したグ
ローバル・リセット回路１０の全回路と抵抗Ｒ１を含ん
でいる。抵抗Ｒ１の一方はアースされ、他方はトランジ
スタＭＰ１のドレインに接続している。点線内の回路１
０について詳細に後述するが、簡単に言えば、パワー・
アップ前、すなわち電源電圧ＶCCが点線１９内の回路１
０と他の構成装置に供給される前、ＰＷＲ１ノードは最
初ゼロ・ボルトで、したがってトランジスタＭＰ１のゲ
ートはゼロ・ボルトである。スイッチ１４（図１）が閉
じられ、先ず電源電圧ＶCCが回路１０に供給されると、
ウィーク（ｗｅａｋ）トランジスタであるトランジスタ
ＭＰ１は徐々にターン・オンする。その結果、トランジ
スタＭＰ３はターン・オン（ミラー）して、ＰＷＲ２を
高にチャージする。後述するように、このターン・オン
期間中、回路は出力２０にリセット信号を供給するアサ
ーティブ状態に保持されている。この回路は、電源電圧
ＶCCがトリップ・レベル、たとえば図２のＶtripに到達
すると、ＰＷＲ１ノードが高くなって、それによりトラ
ンジスタＭＰ３とＭＮ３のゲートを高電圧にして、ＭＰ
２、ＭＰ３、ＭＮ３から成るラッチ回路をオフ状態にラ
ッチするよう特に設計されている。続いて、これは、電
源電圧が供給されている限り全回路をデアサート状態に
する。たとえ、電源電圧ＶCCが故意または不測にパワー
・ダウンしても、回路２２は、ノードＰＷＲ１を含む特
定のノードにおいてその時に存在する電圧が、十分な時
間があれば回路からリークできるように設計されてい
る。しかし、前述したように、アースされた抵抗Ｒ１が
なければ、数秒またはそれ以下のオーダの中断では、Ｍ
Ｐ２、ＭＰ３、ＭＮ３を非ラッチするのに十分な程、ノ
ードＰＷＲ１の電圧が放電されるわけではない。その結
果、次のパワー・アップ時に、回路２２は適切には作動
しない。
【０００９】回路１０にアースされた抵抗Ｒ１を加える
ことにより、いくつかの利点が得られる。第１に、これ
が最も重要であるが、ＰＷＲ１ノードにおけるラッチ電
圧をパワー・ダウン時にすばやく回路から放電させるこ
とができる。したがって、たとえ、パワー・ダウンが短
期間であっても、全回路はそれ自身リセットすることが
できる。さらに、パワー・アップ中、全回路がアサート
された状態のままである間、アースされた抵抗Ｒ１はノ
ードＰＷＲ１を臨界低ＶCCにアースするよう保持して、
ノードＰＷＲ１に結合すなわちリークしないように阻止
する。そうなった場合には、トランジスタＭＰ２、ＭＰ
３、ＭＮ３から成るラッチ回路のラッチが早まって、全
回路のデアサート状態になるのが早すぎてしまう。図３
には単一の３００キロオームの抵抗が示されているが、
本発明はこのような特定の抵抗値に限定されず、単一の
離散抵抗を用いてもよいことは明白であろう。なお、パ
ワー・ダウン中、ノードＰＷＲ１から電圧を速やかに除
去できる装置であれば十分である。
ことにより、いくつかの利点が得られる。第１に、これ
が最も重要であるが、ＰＷＲ１ノードにおけるラッチ電
圧をパワー・ダウン時にすばやく回路から放電させるこ
とができる。したがって、たとえ、パワー・ダウンが短
期間であっても、全回路はそれ自身リセットすることが
できる。さらに、パワー・アップ中、全回路がアサート
された状態のままである間、アースされた抵抗Ｒ１はノ
ードＰＷＲ１を臨界低ＶCCにアースするよう保持して、
ノードＰＷＲ１に結合すなわちリークしないように阻止
する。そうなった場合には、トランジスタＭＰ２、ＭＰ
３、ＭＮ３から成るラッチ回路のラッチが早まって、全
回路のデアサート状態になるのが早すぎてしまう。図３
には単一の３００キロオームの抵抗が示されているが、
本発明はこのような特定の抵抗値に限定されず、単一の
離散抵抗を用いてもよいことは明白であろう。なお、パ
ワー・ダウン中、ノードＰＷＲ１から電圧を速やかに除
去できる装置であれば十分である。
【００１０】全グローバル・リセット回路２２は、市販
されている回路１０を含んで示されているが、本発明
は、全グローバル・リセット回路が前述したように動作
する限り、このような特定の回路に限定されないことは
明白であろう。また、図３に示された回路および説明か
ら、回路の詳細な動作は当業者には容易に理解されるで
あろうが、以下に回路の詳細について説明する。
されている回路１０を含んで示されているが、本発明
は、全グローバル・リセット回路が前述したように動作
する限り、このような特定の回路に限定されないことは
明白であろう。また、図３に示された回路および説明か
ら、回路の詳細な動作は当業者には容易に理解されるで
あろうが、以下に回路の詳細について説明する。
【００１１】図３において、先ず、スイッチ１４（図
１）は開放し回路２２または点線１９の他の構成装置に
は電力が供給されていないと仮定する。このような状況
において、臨界ラッチ・ノードＰＷＲ１はゼロ・ボルト
（パワー・ダウンされた状態）である。スイッチ１４の
閉鎖により電力が供給されると、先ず、ウィーク・トラ
ンジスタＭＰ１とＭＰ３が徐々にターン・オンし、トラ
ンジスタＭＰ５、ＭＮ５から成るインバータはＰＷＲ３
ノードをゼロ・ボルトに保持する。トランジスタＭＰ１
とＭＰ３が比較的徐々にターン・オンする期間、トラン
ジスタＭＰ１がオンのままであるようにＰＷＲ１の電圧
は十分低く保持され、一方、トランジスタＭＰ５がオフ
のままであるようにＰＷＲ２の電圧は十分高く、それに
よりＰＷＲ３をゼロ・ボルトに保持するように、回路は
設計されている。したがって、トランジスタＭＰ３、Ｍ
Ｐ４、ＭＮ２を通るＤＣ経路が形成され、この時点では
後者のトランジスタはオンである。というのも、トラン
ジスタＭＰ４がオン状態のためＰＷＲ４のノードが十分
に高い電圧に保持されているからである。このＤＣ経路
ＭＰ３、ＭＰ４、ＭＮ２のため、ＰＷＲ２の電圧は電源
電圧ＶCCの初期上昇よりも遅い速度で増加する。これら
２つの電圧間の差（回路設計によりあらかじめ決められ
る）が十分に大きくなると、ストロング・トランジスタ
ＭＰ２はターン・オンし、ＰＷＲ１を高にフリップし、
それによりＭＰ２、ＭＰ３、ＭＮ３から成るラッチ回路
を、パワー・アップされかつラッチされたオン状態にラ
ッチする。これ以前に、全回路はアサート状態にあり、
出力２０にリセット信号を供給する。この時点でラッチ
回路はラッチされたオン状態にラッチし、回路の残りは
応答し、回路２２をデアサート状態にする。前述したよ
うに、本発明は、マイクロプロセッサへの集積に適しか
つＣＭＯＳ技術により具体化されるグローバル・リセッ
ト回路として述べられてきたが、本発明は、これまで述
べてきた実施例の回路に限定されるものではない。
１）は開放し回路２２または点線１９の他の構成装置に
は電力が供給されていないと仮定する。このような状況
において、臨界ラッチ・ノードＰＷＲ１はゼロ・ボルト
（パワー・ダウンされた状態）である。スイッチ１４の
閉鎖により電力が供給されると、先ず、ウィーク・トラ
ンジスタＭＰ１とＭＰ３が徐々にターン・オンし、トラ
ンジスタＭＰ５、ＭＮ５から成るインバータはＰＷＲ３
ノードをゼロ・ボルトに保持する。トランジスタＭＰ１
とＭＰ３が比較的徐々にターン・オンする期間、トラン
ジスタＭＰ１がオンのままであるようにＰＷＲ１の電圧
は十分低く保持され、一方、トランジスタＭＰ５がオフ
のままであるようにＰＷＲ２の電圧は十分高く、それに
よりＰＷＲ３をゼロ・ボルトに保持するように、回路は
設計されている。したがって、トランジスタＭＰ３、Ｍ
Ｐ４、ＭＮ２を通るＤＣ経路が形成され、この時点では
後者のトランジスタはオンである。というのも、トラン
ジスタＭＰ４がオン状態のためＰＷＲ４のノードが十分
に高い電圧に保持されているからである。このＤＣ経路
ＭＰ３、ＭＰ４、ＭＮ２のため、ＰＷＲ２の電圧は電源
電圧ＶCCの初期上昇よりも遅い速度で増加する。これら
２つの電圧間の差（回路設計によりあらかじめ決められ
る）が十分に大きくなると、ストロング・トランジスタ
ＭＰ２はターン・オンし、ＰＷＲ１を高にフリップし、
それによりＭＰ２、ＭＰ３、ＭＮ３から成るラッチ回路
を、パワー・アップされかつラッチされたオン状態にラ
ッチする。これ以前に、全回路はアサート状態にあり、
出力２０にリセット信号を供給する。この時点でラッチ
回路はラッチされたオン状態にラッチし、回路の残りは
応答し、回路２２をデアサート状態にする。前述したよ
うに、本発明は、マイクロプロセッサへの集積に適しか
つＣＭＯＳ技術により具体化されるグローバル・リセッ
ト回路として述べられてきたが、本発明は、これまで述
べてきた実施例の回路に限定されるものではない。
【００１２】
【発明の効果】本発明は、アースされた抵抗Ｒ１をこれ
までのグローバル・リセット回路１０に加えることによ
り、たとえ、パワー・ダウンが短期間であっても、ＰＷ
Ｒ１ノードにおけるラッチ電圧をすばやく回路から放電
させることができるので、次のパワー・アップ時に、本
発明のグローバル・リセット回路２２を適切に作動する
ことができる。
までのグローバル・リセット回路１０に加えることによ
り、たとえ、パワー・ダウンが短期間であっても、ＰＷ
Ｒ１ノードにおけるラッチ電圧をすばやく回路から放電
させることができるので、次のパワー・アップ時に、本
発明のグローバル・リセット回路２２を適切に作動する
ことができる。
【図１】これまで市販されてきたグローバル・リセット
回路１０の他、マイクロプロセッサと、リセットされる
べき回路を含んでいる他の構成装置とを示したブロック
図である。
回路１０の他、マイクロプロセッサと、リセットされる
べき回路を含んでいる他の構成装置とを示したブロック
図である。
【図２】グローバル・リセット回路を含んでいる図１の
ブロック図に示された様々な構成装置を起動するのに使
用される電源電圧のグラフ（Ａ）と、図３に示した全回
路における様々な点での電圧分布を示したグラフ（Ｂ）
である。
ブロック図に示された様々な構成装置を起動するのに使
用される電源電圧のグラフ（Ａ）と、図３に示した全回
路における様々な点での電圧分布を示したグラフ（Ｂ）
である。
【図３】本発明のグローバル・リセット回路の概要図で
ある。
ある。
１０ グローバル・リセット回路 １４ スイッチ １６ パワー・マイクロプロセッサ ２０ 出力 ２２ グローバル・リセット回路 Ｒ１ 抵抗 ＭＰ２ ＣＭＯＳトランジスタ ＭＰ３ ＣＭＯＳトランジスタ ＭＮ３ ＣＭＯＳトランジスタ
Claims (3)
- 【請求項１】 (a) 起動時に一定の期間において最小電
圧レベルから最大電圧レベルに上昇する直流電源電圧に
接続する入力と、リセットされるべき少なくとも１つの
回路構成装置に接続する出力とを有し、上記電源電圧の
起動時に上記電源電圧が所定のレベルに到達するまで上
記出力にリセット信号を供給し、到達すると上記リセッ
ト信号は除去されるリセット回路と、 (b) 上記リセット回路の一部を成し、上記電源電圧に応
じてかつ上記電源電圧が上記所定の電圧レベルに到達す
るまで、上記リセット信号を保持するため第１非ラッチ
状態で動作し、上記レベルに到達すると上記リセット信
号を除去するため第２ラッチ状態で動作し、かつ上記電
源電圧が上記所定のレベルを超えている限り上記第２ラ
ッチ状態で動作するラッチ回路と、 (c) 上記リセット回路の一部を成しかつ上記ラッチ回路
を所定の抵抗を介してアースする装置と、 から成り、 (d) 上記ラッチ回路は、上記ラッチ回路の共通ゲートか
ら電圧をすばやく除去するよう上記所定の抵抗を介して
アースされている共通ゲートを有する複数のトランジス
タを含み、上記電源電圧が中断された時には上記ラッチ
回路は第１状態に切り替わりかつ上記ラッチ回路が非ラ
ッチ状態の時上記ラッチ回路が早まってラッチしないよ
う上記ゲートへの電流の結合すなわちリークを阻止する
ことを特徴とするリセット回路装置。 - 【請求項２】 (a) 起動時に一定の期間において最小電
圧レベルから最大電圧レベルに上昇する直流電源電圧と
接続される回路入力を形成する装置と、 (b) 上記出力におけるグローバル・リセット信号の存在
に応じて特定の論理レベルにリセットされるべき構成装
置のうちのある構成装置と接続するようマイクロプロセ
ッサに集積される回路出力を形成する装置と、 (c) 上記入力と出力の間に電気的に接続し、かつ起動時
に上記電源電圧が最小レベルから最大レベルまで上昇す
る時、上記電源電圧に応答し、上記電源電圧が最小レベ
ルを超えた所定の電圧レベルに到達するまで上記出力に
上記グローバル・リセット信号を供給し、到達すると上
記リセット信号が除去されるグローバル・リセット回路
と、 から成り、上記グローバル・リセット回路は、 (i) 上記電源電圧が上記所定の電圧レベルに到達するま
で、第１状態で動作し、到達すると、上記リセット信号
を除去するため第２状態で動作するラッチ回路と、 (ii) 上記電源電圧が上記所定の電圧レベルに到達する
時、かつ上記電源電圧が上記所定のレベルまたはそれ以
上に保持されている限り、上記ラッチ回路を上記第２状
態にラッチして、上記リセット信号が存在しないままに
する装置と、 (iii) 上記電源電圧が上記所定のレベルより下がる
と、上記ラッチ回路が第１状態に切り替わるのに十分な
電圧を上記ラッチ回路からすばやく除去するよう所定の
抵抗を介して上記ラッチ回路をアースする装置と、 から成ることを特徴とする、特にマイクロプロセッサへ
の集積に適したグローバル・リセット回路装置。 - 【請求項３】 (a) 起動時に一定の期間において最小電
圧レベルから最大電圧レベルに上昇する直流電源電圧に
接続した入力と、リセットされるべき少なくとも１つの
回路構成装置に接続した出力とを有し、上記電源電圧の
起動時にかつ上記電源電圧が所定のレベルに到達するま
で出力にリセット信号を供給し、到達すると上記リセッ
ト信号が除去されるリセット回路と、 (b) 上記リセット回路の一部を成し、かつ上記電源電
圧に応じてかつ上記電源電圧が上記所定の電圧レベルに
到達するまで、上記リセット信号を保持するため第１非
ラッチ状態で動作し、かつ到達すると、上記リセット信
号を除去するため第２ラッチ状態で動作し、上記電源電
圧が上記所定のレベルより高く保持されている限り第２
ラッチ状態で動作するラッチ回路と、 (c) 上記リセット回路の一部を成し、かつ上記電源電圧
が中断されると、上記ラッチ回路が第１状態に切り替わ
るのに十分な電圧を上記ラッチされたラッチ回路からす
ばやく除去する装置と、 から成ることを特徴とするリセット回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US692487 | 1991-04-29 | ||
| US07/692,487 US5111067A (en) | 1991-04-29 | 1991-04-29 | Power up reset circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173674A true JPH05173674A (ja) | 1993-07-13 |
Family
ID=24780781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128040A Pending JPH05173674A (ja) | 1991-04-29 | 1992-04-22 | グローバル・リセット回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5111067A (ja) |
| JP (1) | JPH05173674A (ja) |
| GB (1) | GB2255458B (ja) |
| HK (1) | HK127796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8170693B2 (en) * | 2006-09-15 | 2012-05-01 | Production Resource Group, Llc | Stage command autostop |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313112A (en) * | 1991-12-23 | 1994-05-17 | Ford Motor Company | Low voltage inhibiting circuit for a microcomputer |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
| US5416363A (en) * | 1993-04-22 | 1995-05-16 | Micron Semiconductor, Inc. | Logic circuit initialization |
| US5508649A (en) * | 1994-07-21 | 1996-04-16 | National Semiconductor Corporation | Voltage level triggered ESD protection circuit |
| GB2306815A (en) * | 1995-11-04 | 1997-05-07 | Thomson Multimedia Sa | Delay circuit for consumer electronic goods eg TV sets, VCRs |
| US5744990A (en) * | 1995-11-08 | 1998-04-28 | Standard Microsystems Corporation | Enhanced power-on-reset/low voltage detection circuit |
| US5654656A (en) * | 1996-03-18 | 1997-08-05 | Intel Corporation | Power up reset circuit with threshold voltage shift protection |
| US5983346A (en) * | 1997-09-26 | 1999-11-09 | Advanced Micro Devices, Inc. | Power-up initialization circuit that operates robustly over a wide range of power-up rates |
| KR100301252B1 (ko) * | 1999-06-23 | 2001-11-01 | 박종섭 | 파워 온 리셋 회로 |
| US6204704B1 (en) * | 1999-08-03 | 2001-03-20 | Lucent Technologies Inc. | Micropower, minimal area DC sensing power-up reset circuit |
| US6658597B1 (en) | 1999-10-22 | 2003-12-02 | Industrial Technology Research Institute | Method and apparatus for automatic recovery of microprocessors/microcontrollers during electromagnetic compatibility (EMC) testing |
| TW505845B (en) * | 1999-11-22 | 2002-10-11 | Em Microelectronic Marin Sa | Device and method for controlling the operating state of an electronic system in a ""grey zone"" |
| US6819539B1 (en) | 2001-08-20 | 2004-11-16 | Cypress Semiconductor Corp. | Method for circuit recovery from overstress conditions |
| US7142400B1 (en) | 2002-03-27 | 2006-11-28 | Cypress Semiconductor Corp. | Method and apparatus for recovery from power supply transient stress conditions |
| KR100574498B1 (ko) * | 2004-12-28 | 2006-04-27 | 주식회사 하이닉스반도체 | 반도체 장치의 초기화 회로 |
| CN102761322B (zh) * | 2011-04-28 | 2016-08-03 | 飞兆半导体公司 | 上电复位电路及其复位方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759689B2 (ja) * | 1974-09-30 | 1982-12-16 | Citizen Watch Co Ltd | |
| JPS5931083B2 (ja) * | 1975-09-19 | 1984-07-31 | セイコーエプソン株式会社 | 半導体集積回路 |
| US4140930A (en) * | 1976-07-30 | 1979-02-20 | Sharp Kabushiki Kaisha | Voltage detection circuit composed of at least two MOS transistors |
| JPS601980B2 (ja) * | 1979-05-23 | 1985-01-18 | 富士通株式会社 | 自動リセット回路 |
| DE2936683B1 (de) * | 1979-09-11 | 1980-05-08 | Siemens Ag | Ruecksetzschaltung fuer Mikroprozessoren |
| US4367422A (en) * | 1980-10-01 | 1983-01-04 | General Electric Company | Power on restart circuit |
| GB2108342B (en) * | 1981-10-20 | 1986-01-15 | Itt Ind Ltd | Power-on reset circuit |
| JPS58140649A (ja) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | 電圧検出回路 |
| JPS5932024A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 半導体集積回路 |
| GB8321549D0 (en) * | 1983-08-10 | 1983-09-14 | British Telecomm | Electronic switch |
| US4594518A (en) * | 1984-07-06 | 1986-06-10 | Rca Corporation | Voltage level sensing circuit |
| US4634904A (en) * | 1985-04-03 | 1987-01-06 | Lsi Logic Corporation | CMOS power-on reset circuit |
| JPH0693616B2 (ja) * | 1986-07-21 | 1994-11-16 | 沖電気工業株式会社 | リセツト回路 |
-
1991
- 1991-04-29 US US07/692,487 patent/US5111067A/en not_active Expired - Lifetime
-
1992
- 1992-03-25 GB GB9206439A patent/GB2255458B/en not_active Expired - Fee Related
- 1992-04-22 JP JP4128040A patent/JPH05173674A/ja active Pending
-
1996
- 1996-07-18 HK HK127796A patent/HK127796A/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8170693B2 (en) * | 2006-09-15 | 2012-05-01 | Production Resource Group, Llc | Stage command autostop |
Also Published As
| Publication number | Publication date |
|---|---|
| HK127796A (en) | 1996-07-26 |
| GB2255458B (en) | 1995-01-18 |
| GB2255458A (en) | 1992-11-04 |
| GB9206439D0 (en) | 1992-05-06 |
| US5111067A (en) | 1992-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05173674A (ja) | グローバル・リセット回路 | |
| US5760624A (en) | Power-on reset circuit with hysteresis | |
| US5790873A (en) | Method and apparatus for power supply switching with logic integrity protection | |
| JP2821411B2 (ja) | 半導体メモリ素子 | |
| US6367024B1 (en) | Low power power-on reset circuitry having dual states | |
| US5581206A (en) | Power level detection circuit | |
| US4581552A (en) | Power-up clear circuitry having two thresholds | |
| JP2772522B2 (ja) | パワーオン信号発生回路 | |
| US6281710B1 (en) | Selective latch for a domino logic gate | |
| US6020762A (en) | Digital voltage translator and its method of operation | |
| JPH0757474A (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| US6624673B2 (en) | Circuit for resetting a microcontroller | |
| EP0685847B1 (en) | Low dissipation initialization circuit, particularly for memory registers | |
| JP3341805B2 (ja) | 論理回路 | |
| JP3465493B2 (ja) | 半導体集積回路 | |
| US5805435A (en) | Voltage booster for memory devices | |
| US5642037A (en) | Integrated circuit with fast starting function for reference voltage of reference current sources | |
| US5654656A (en) | Power up reset circuit with threshold voltage shift protection | |
| US6621311B2 (en) | Power noise prevention circuit in microcontroller unit | |
| JP2703890B2 (ja) | 半導体集積回路 | |
| JPS5916414A (ja) | パワ−オンリセツト回路 | |
| US6998884B2 (en) | Circuit for auto-clamping input pins to a definite voltage during power-up or reset | |
| JP3909542B2 (ja) | 電圧検出装置 | |
| KR100567526B1 (ko) | 메모리 칩의 파워업 리세트 회로 | |
| US5936447A (en) | Power-up input bias circuit and method |