JP2753589B2 - フェライト基材上の導電路 - Google Patents
フェライト基材上の導電路Info
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- JP2753589B2 JP2753589B2 JP29748689A JP29748689A JP2753589B2 JP 2753589 B2 JP2753589 B2 JP 2753589B2 JP 29748689 A JP29748689 A JP 29748689A JP 29748689 A JP29748689 A JP 29748689A JP 2753589 B2 JP2753589 B2 JP 2753589B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電子部品、特にチップ部品の導電路構造に関
する。
する。
（従来技術とその問題点） 電子部品、例えば積層コンデンサ、積層コイル、積層
抵抗等のチップ部品の外部導電路は、従来はめっき法で
製造されている。例えば、実開昭59−44002号、同59−4
4006号、同59−44064号等には、第１図に示すように、
セラミック基板１の上に銀又は銀合金層２を銀又は銀合
金粉末のペーストの印刷と焼き付けによって形成し、そ
の上に銅層３、ニッケル層４、及び錫又は錫−鉛層５を
この順に形成して得た導電路構造が、チップ部品に対す
る優れた外部導電路となることが記載されている。すな
わち、銀は下地との接着性を改善し、銅は下地とニッケ
ル層の結合力を増大して剥離現像を防止し、ニッケルは
半田食われを防止し、錫はニッケル層の酸化を防止しか
つ半田適性を付与する。
抵抗等のチップ部品の外部導電路は、従来はめっき法で
製造されている。例えば、実開昭59−44002号、同59−4
4006号、同59−44064号等には、第１図に示すように、
セラミック基板１の上に銀又は銀合金層２を銀又は銀合
金粉末のペーストの印刷と焼き付けによって形成し、そ
の上に銅層３、ニッケル層４、及び錫又は錫−鉛層５を
この順に形成して得た導電路構造が、チップ部品に対す
る優れた外部導電路となることが記載されている。すな
わち、銀は下地との接着性を改善し、銅は下地とニッケ
ル層の結合力を増大して剥離現像を防止し、ニッケルは
半田食われを防止し、錫はニッケル層の酸化を防止しか
つ半田適性を付与する。
ところが、基材がフェライト材料の場合（実開昭59−
44002号及び実開昭59−44006号）には導電路構造の精密
な形状規定が不可能であることが分かった。すなわち、
印刷と焼き付けにより形成された銀層は精密な輪郭を有
するが、その上にめっきによる多層導電路の積層を行な
っている間に、金属層は横方向へ延び（はみ出し）が生
じ（以下横延びと称する）、導電路間の短絡が生じる。
一例として第４図の様に高透磁率フェライト基材９の両
端面に導電路10、11を焼き付けたチップインピーダンス
（インピーダンスは線状の導体７、８により形成されて
いる）の場合を考えると、第４図及び第６図に示す様に
導電路間隔ａ−ａ′は例えば900μｍの導電路10、11を
有する様に設計される。ところが実際には下地又は第１
層を印刷・焼付法を利用して正確な導電路形状を規定し
ても、その後のめっき法による導電路の積層中に第５図
及び第７図の様に横延びの部分14が生じて短絡を生じ
る。実験によると上記の900μｍの間隔では100％の短絡
を生じる。又導電路のエッジ部12、13の部分も第５図に
示した様に横延び部分15のために導電路部分が不規則に
なり、チップインピーダンスの電気特性に影響する。こ
の様になる原因は良く分からないが、絶縁性の高い誘電
体を基材に使用するコンデンサの場合には生じない現象
であるから、明らかにフェライト基材の材質が関係して
おり、おそらくはフェライト基材の導電率が誘電体に比
して高いためかと思われる。
44002号及び実開昭59−44006号）には導電路構造の精密
な形状規定が不可能であることが分かった。すなわち、
印刷と焼き付けにより形成された銀層は精密な輪郭を有
するが、その上にめっきによる多層導電路の積層を行な
っている間に、金属層は横方向へ延び（はみ出し）が生
じ（以下横延びと称する）、導電路間の短絡が生じる。
一例として第４図の様に高透磁率フェライト基材９の両
端面に導電路10、11を焼き付けたチップインピーダンス
（インピーダンスは線状の導体７、８により形成されて
いる）の場合を考えると、第４図及び第６図に示す様に
導電路間隔ａ−ａ′は例えば900μｍの導電路10、11を
有する様に設計される。ところが実際には下地又は第１
層を印刷・焼付法を利用して正確な導電路形状を規定し
ても、その後のめっき法による導電路の積層中に第５図
及び第７図の様に横延びの部分14が生じて短絡を生じ
る。実験によると上記の900μｍの間隔では100％の短絡
を生じる。又導電路のエッジ部12、13の部分も第５図に
示した様に横延び部分15のために導電路部分が不規則に
なり、チップインピーダンスの電気特性に影響する。こ
の様になる原因は良く分からないが、絶縁性の高い誘電
体を基材に使用するコンデンサの場合には生じない現象
であるから、明らかにフェライト基材の材質が関係して
おり、おそらくはフェライト基材の導電率が誘電体に比
して高いためかと思われる。
（発明の目的） 本発明の目的は、フェライト基材上に形成される導電
路において、横延びのない寸法精度の優れた導電路を提
供することにある。
路において、横延びのない寸法精度の優れた導電路を提
供することにある。
（発明の構成と効果の概要） 本発明は、フェライト基材上に好ましくは銀又は銀合
金の層を設け、その上に、第１層を銅、第２層をニッケ
ル、第３層を銅、及び第４層を錫とした順次積層体より
なる導電路を設けたことを特徴とする導電路である。
金の層を設け、その上に、第１層を銅、第２層をニッケ
ル、第３層を銅、及び第４層を錫とした順次積層体より
なる導電路を設けたことを特徴とする導電路である。
上記のように、本発明の特徴は第３層として銅層を追
加した点にある。本発明の導電路によると、従来の多層
構造の導電路の優れた特性を維持しながら、更にめっき
時の横延びを防止することが出来、寸法精度の高い導電
路構造を得ることが出来る。本発明の技術は特にチップ
部品の小型化の際に複数の導電路を極めて接近して設け
ることが出来る利点があり、このため電子部の小型化が
達成出来る。
加した点にある。本発明の導電路によると、従来の多層
構造の導電路の優れた特性を維持しながら、更にめっき
時の横延びを防止することが出来、寸法精度の高い導電
路構造を得ることが出来る。本発明の技術は特にチップ
部品の小型化の際に複数の導電路を極めて接近して設け
ることが出来る利点があり、このため電子部の小型化が
達成出来る。
（発明の具体的な説明） 本発明を図面に関連して詳しく説明する。
実施例１ 第２図は本発明の第１実施例による導電路を示し、フ
ェライト基材１上に、第１層として銅層３、第２層とし
てニッケル層４、第３層として銅層３′、及び第４層と
して錫層５とした順次積層導電路体よりなる導電路を示
す。通常第１層の銅層３は銅粉末のペーストを印刷法に
よりフェライト基材１の表面に印刷し、ついで焼き付け
ることにより形成し、その他の層は例えばバレルめっき
法などの手法を用いて電気めっき法により形成する。本
発明の導電路は従来技術とは第３層の銅層３′が存在す
る点で異なる。この差異により以下に実例で示すように
本発明の構成ではめっき時に導電路の横延びが実質的に
生じない。各層の厚さは、銅層を厚さ５〜20μｍ、電気
めっき法によるニッケル層１〜10μｍ、銅層１〜５μ
ｍ、及び錫層２〜10μｍが好ましい。
ェライト基材１上に、第１層として銅層３、第２層とし
てニッケル層４、第３層として銅層３′、及び第４層と
して錫層５とした順次積層導電路体よりなる導電路を示
す。通常第１層の銅層３は銅粉末のペーストを印刷法に
よりフェライト基材１の表面に印刷し、ついで焼き付け
ることにより形成し、その他の層は例えばバレルめっき
法などの手法を用いて電気めっき法により形成する。本
発明の導電路は従来技術とは第３層の銅層３′が存在す
る点で異なる。この差異により以下に実例で示すように
本発明の構成ではめっき時に導電路の横延びが実質的に
生じない。各層の厚さは、銅層を厚さ５〜20μｍ、電気
めっき法によるニッケル層１〜10μｍ、銅層１〜５μ
ｍ、及び錫層２〜10μｍが好ましい。
実例として、印刷焼付法で第６図の様に導電路間隔ａ
−ａ′が900μｍになる様にMn−Ni−Znフェライト基材
上に銅層を厚さ10μｍに印刷・焼き付けした。ついで電
気めっき法により順次ニッケル層６μｍ、銅層３μｍ、
及び錫層６μｍを形成した。その結果第８図に示した様
に横延びは約20μｍ以下に押えることが出来た。
−ａ′が900μｍになる様にMn−Ni−Znフェライト基材
上に銅層を厚さ10μｍに印刷・焼き付けした。ついで電
気めっき法により順次ニッケル層６μｍ、銅層３μｍ、
及び錫層６μｍを形成した。その結果第８図に示した様
に横延びは約20μｍ以下に押えることが出来た。
実施例２ 第３図は本発明の第２実施例による導電路を示し、フ
ェライト基板１上に、先ず下地処理として銀又は銀を主
体とする合金の層２を印刷法により形成し、ついで焼き
付け、ついで電気めっき法により順次第１層として銅層
３、第２層としてニッケル層４、第３層として銅層
３′、及び第４層として錫層５とした積層して導電路に
したものである。本発明の導電路は第１図に示した従来
技術の導電路とは第３層の銅層３′が存在する点で異な
る。この差異により以下に実例で示すように本発明の構
成ではめっき時に導電路の横延びが実質的に生じない。
各層の厚さは、銀又は銀合金５〜10μｍ、電気めっきに
よる銅層５〜20μｍ、ニッケル層１〜10μｍ、銅層１〜
５μｍ、及び錫層２〜10μｍが好ましい。
ェライト基板１上に、先ず下地処理として銀又は銀を主
体とする合金の層２を印刷法により形成し、ついで焼き
付け、ついで電気めっき法により順次第１層として銅層
３、第２層としてニッケル層４、第３層として銅層
３′、及び第４層として錫層５とした積層して導電路に
したものである。本発明の導電路は第１図に示した従来
技術の導電路とは第３層の銅層３′が存在する点で異な
る。この差異により以下に実例で示すように本発明の構
成ではめっき時に導電路の横延びが実質的に生じない。
各層の厚さは、銀又は銀合金５〜10μｍ、電気めっきに
よる銅層５〜20μｍ、ニッケル層１〜10μｍ、銅層１〜
５μｍ、及び錫層２〜10μｍが好ましい。
実際例として、印刷焼付法で第６図の様に導電路間隔
ａ−ａ′が900μｍになる様にMn−Ni−Znフェライト基
材上に銀層を厚さ８μｍに印刷・焼き付けした。ついで
電気めっき法により順次銅層７μｍ、ニッケル層７μ
ｍ、銅層５μｍ、及び錫鉛合金層８μｍを形成した。そ
の結果第９図に示した様に横延びは約10μｍ以下に押え
ることが出来た。
ａ−ａ′が900μｍになる様にMn−Ni−Znフェライト基
材上に銀層を厚さ８μｍに印刷・焼き付けした。ついで
電気めっき法により順次銅層７μｍ、ニッケル層７μ
ｍ、銅層５μｍ、及び錫鉛合金層８μｍを形成した。そ
の結果第９図に示した様に横延びは約10μｍ以下に押え
ることが出来た。
比較例 比較のため従来法により導電路を形成した。印刷焼付
法で第６図の様に導電路間隔ａ−ａ′が900μｍになる
様にMn−Ni−Znフェライト基材上に銀層を厚さ８μｍに
印刷・焼き付けした。ついで電気めっき法により順次銅
層７μｍ、ニッケル層７μｍ、及び錫鉛合金層８μｍを
形成した。その結果全てのサンプルで短絡を生じた。
法で第６図の様に導電路間隔ａ−ａ′が900μｍになる
様にMn−Ni−Znフェライト基材上に銀層を厚さ８μｍに
印刷・焼き付けした。ついで電気めっき法により順次銅
層７μｍ、ニッケル層７μｍ、及び錫鉛合金層８μｍを
形成した。その結果全てのサンプルで短絡を生じた。
（作用効果） 以上から分かる様に、本発明はにニッケル層の次ぎに
銅層３′を１層追加しただけであるのに、極めて効果的
な結果が得られた。このように優れた結果が得られた理
由は、従来の場合にフェライト基材１がある程度の導電
性を有する一方ニッケルがある程度大きい電気抵抗を有
するために電流がフェライト基材まで分布し、フェライ
ト基材面へのめっき層の横延びを生じてのに対して、ニ
ッケル層の上に導電性の極めて高い銅層を付着したため
にフェライト基材への電流の分流が充分に減少すること
により、横延びの少ない切れの良いめっきが可能になっ
たものと思われる。
銅層３′を１層追加しただけであるのに、極めて効果的
な結果が得られた。このように優れた結果が得られた理
由は、従来の場合にフェライト基材１がある程度の導電
性を有する一方ニッケルがある程度大きい電気抵抗を有
するために電流がフェライト基材まで分布し、フェライ
ト基材面へのめっき層の横延びを生じてのに対して、ニ
ッケル層の上に導電性の極めて高い銅層を付着したため
にフェライト基材への電流の分流が充分に減少すること
により、横延びの少ない切れの良いめっきが可能になっ
たものと思われる。
本発明の導電路によると、従来の多層構造の導電路の
優れた特性を維持しながら、めっき時の横延びを防止す
ることが出来、寸法精度の高い導電路構造を得ることが
出来る。本発明の技術は特にチップ部品の小型化の際に
複数の導電路を極めて接近して設けることが出来る利点
があり、このため電子部の小型化が達成出来る。
優れた特性を維持しながら、めっき時の横延びを防止す
ることが出来、寸法精度の高い導電路構造を得ることが
出来る。本発明の技術は特にチップ部品の小型化の際に
複数の導電路を極めて接近して設けることが出来る利点
があり、このため電子部の小型化が達成出来る。
第１図は従来技術による導電路構造を示断面図、第２図
は本発明の第１実施例による導電路構造を示す断面図、
第３図は本発明の第２実施例による導電路構造を示す断
面図、第４図は理想的な導電路形状を有するチップイン
ダクタの斜視図、第５図は従来の導電路構造で導電路を
接近させて設計した場合のめっき層の横延びを示す斜視
図、第６図は第４図の導電路間隙部の周辺を示す拡大
図、第７図は第５図の導電路間隙部の周辺を示す拡大
図、第８図は本発明の第１実施例による導電路の横延び
を示す拡大図、及び第９図は本発明の第２実施例による
横延びを示す拡大図である。
は本発明の第１実施例による導電路構造を示す断面図、
第３図は本発明の第２実施例による導電路構造を示す断
面図、第４図は理想的な導電路形状を有するチップイン
ダクタの斜視図、第５図は従来の導電路構造で導電路を
接近させて設計した場合のめっき層の横延びを示す斜視
図、第６図は第４図の導電路間隙部の周辺を示す拡大
図、第７図は第５図の導電路間隙部の周辺を示す拡大
図、第８図は本発明の第１実施例による導電路の横延び
を示す拡大図、及び第９図は本発明の第２実施例による
横延びを示す拡大図である。
フロントページの続き (56)参考文献 特開 昭54−157296（ＪＰ，Ａ) 実開 昭59−44064（ＪＰ，Ｕ) 実開 昭59−44006（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】フェライト基材上に、第１層を銅、第２層
をニッケル、第３層を銅、及び第４層を錫又は錫−鉛と
した順次積層体を設けてなる導電路。 - 【請求項２】フェライト基材上に銀層又は銀合金層を設
け、その上に、第１層を銅、第２層をニッケル、第３層
を銅、及び第４層を錫又は錫−鉛とした順次積層体を設
けてなる導電路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29748689A JP2753589B2 (ja) | 1989-11-17 | 1989-11-17 | フェライト基材上の導電路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29748689A JP2753589B2 (ja) | 1989-11-17 | 1989-11-17 | フェライト基材上の導電路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159207A JPH03159207A (ja) | 1991-07-09 |
| JP2753589B2 true JP2753589B2 (ja) | 1998-05-20 |
Family
ID=17847126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29748689A Expired - Fee Related JP2753589B2 (ja) | 1989-11-17 | 1989-11-17 | フェライト基材上の導電路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753589B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5779873A (en) * | 1995-12-29 | 1998-07-14 | Lucent Technologies Inc. | Electroplating of nickel on nickel ferrite devices |
| JP2009141292A (ja) * | 2007-12-11 | 2009-06-25 | Taiyo Kagaku Kogyo Kk | 外部端子電極具備電子部品、その搭載電子用品及び外部端子電極具備電子部品の製造方法 |
-
1989
- 1989-11-17 JP JP29748689A patent/JP2753589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159207A (ja) | 1991-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |