JP2747313B2 - バンドギャップ基準電圧回路 - Google Patents
バンドギャップ基準電圧回路Info
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、２個の入力端子と１個の出力端子を有する
MOS差動増幅器と、ベース−エミッタ通路が該差動増幅
器の一方の入力端子と特定の接続点との間に配置され且
つエミッタ−コレクタ通路が第１の電流を流す第１の電
流通路内に配置された第１のバイポーラトランジスタ
と、ベース−エミッタ通路が前記差動増幅器の他方の入
力端子と前記特定の接続点との間に第１の抵抗と直列に
配置され且つエミッタ−コレクタ通路が第２の電流を流
す第２の電流通路内に配置された第２のバイポーラトラ
ンジスタと、前記第１及び第２の電流通路に電流を供給
する手段と、電源電圧端子と基準電圧を取出す出力端子
との間に配置された第２及び第３の抵抗の直列接続とを
具え、その第２及び第３の抵抗間の接続点を前記第２の
トランジスタのベースに結合すると共に前記差動増幅器
の出力端子を前記基準電圧出力端子に結合して成るバン
ドギャップ基準電圧回路に関するものである。
MOS差動増幅器と、ベース−エミッタ通路が該差動増幅
器の一方の入力端子と特定の接続点との間に配置され且
つエミッタ−コレクタ通路が第１の電流を流す第１の電
流通路内に配置された第１のバイポーラトランジスタ
と、ベース−エミッタ通路が前記差動増幅器の他方の入
力端子と前記特定の接続点との間に第１の抵抗と直列に
配置され且つエミッタ−コレクタ通路が第２の電流を流
す第２の電流通路内に配置された第２のバイポーラトラ
ンジスタと、前記第１及び第２の電流通路に電流を供給
する手段と、電源電圧端子と基準電圧を取出す出力端子
との間に配置された第２及び第３の抵抗の直列接続とを
具え、その第２及び第３の抵抗間の接続点を前記第２の
トランジスタのベースに結合すると共に前記差動増幅器
の出力端子を前記基準電圧出力端子に結合して成るバン
ドギャップ基準電圧回路に関するものである。
（従来の技術） 斯るバンドギャップ基準電圧回路は例えば米国特許第
4380706号及び同第4287439号明細書、並びにPCT出願WO8
1/02348号明細書に開示されたいる。これらの既知の回
路の動作の説明についてはこれらの明細書並びに「Elec
tronics Letters,January 7,1982,Vol.18,No.1」の第24
〜25頁の“Band−gap Voltage Reference Sources CMOS
Technology"のような論文を参考にされたい。
4380706号及び同第4287439号明細書、並びにPCT出願WO8
1/02348号明細書に開示されたいる。これらの既知の回
路の動作の説明についてはこれらの明細書並びに「Elec
tronics Letters,January 7,1982,Vol.18,No.1」の第24
〜25頁の“Band−gap Voltage Reference Sources CMOS
Technology"のような論文を参考にされたい。
（発明が解決しようとする課題） これらの既知の回路は下記の欠点のうちの１つ以上を
有している。
有している。
・ MOS差動増幅器の入力端子の同相モード入力電圧が
多くの場合高くなりすぎてこの増幅器内のMOSトランジ
スタがそれらの３極管領域で動作しなければならなくな
り、その結果として差動増幅器が不平衡になって利得の
損失を生じるためにバンドギャップ基準電圧回路の性能
が劣化する。
多くの場合高くなりすぎてこの増幅器内のMOSトランジ
スタがそれらの３極管領域で動作しなければならなくな
り、その結果として差動増幅器が不平衡になって利得の
損失を生じるためにバンドギャップ基準電圧回路の性能
が劣化する。
・ 回路内の抵抗に要するチップ面積が一般に相当大き
くなる。
くなる。
・ MOS差動増幅器が回路内の種々の回路素子の不整合
により生ずるオフセットの影響を受ける。
により生ずるオフセットの影響を受ける。
本発明の目的はこれらの欠点を少なくとも部分的に除
去することにある。
去することにある。
（課題を解決するための手段） 本発明はこの目的を達成するために、頭書に記載した
タイプのバンドギャップ基準電圧回路において、前記第
１の抵抗を前記第２のトランジスタのベースと前記特定
の接続点との間に配置し、この特定の接続点を第３のト
ランジスタのベース−エミッタ通路を経て前記第１及び
第２の抵抗の直列接続の一端に結合したことを特徴とす
る。
タイプのバンドギャップ基準電圧回路において、前記第
１の抵抗を前記第２のトランジスタのベースと前記特定
の接続点との間に配置し、この特定の接続点を第３のト
ランジスタのベース−エミッタ通路を経て前記第１及び
第２の抵抗の直列接続の一端に結合したことを特徴とす
る。
斯る構成の回路においては、差動増幅器の同相モード
入力電圧と第２及び第３の抵抗の直列接続に接続された
電源端子の電源電圧との電圧差が既知の回路と比較して
大きくなる。これがため、差動増幅器内のMOSトランジ
スタがそれらの３極管領域で動作しなくてもすむように
なる。その結果、差動増幅器の利得を十分に高くして回
路が正しく動作するようにし得る。更に、斯る構成の回
路では、抵抗により占められるチップ面積をかなり小さ
くすることができる。
入力電圧と第２及び第３の抵抗の直列接続に接続された
電源端子の電源電圧との電圧差が既知の回路と比較して
大きくなる。これがため、差動増幅器内のMOSトランジ
スタがそれらの３極管領域で動作しなくてもすむように
なる。その結果、差動増幅器の利得を十分に高くして回
路が正しく動作するようにし得る。更に、斯る構成の回
路では、抵抗により占められるチップ面積をかなり小さ
くすることができる。
本発明バンドギャップ基準電圧回路の第１の実施例に
おいては前記第３のトランジスタのベースを前記基準電
圧出力端子に結合する。本例では基準電圧が正の電源電
圧に対して発生される。
おいては前記第３のトランジスタのベースを前記基準電
圧出力端子に結合する。本例では基準電圧が正の電源電
圧に対して発生される。
本発明バンドギャップ基準電圧回路の第２の実施例に
おいては、前記第３のトランジスタのベースを前記電源
電圧端子に結合する。この場合には基準電圧が負の電源
電圧に対して発生される。
おいては、前記第３のトランジスタのベースを前記電源
電圧端子に結合する。この場合には基準電圧が負の電源
電圧に対して発生される。
本発明バンドギャップ基準電圧回路の好適実施例にお
いては、前記第１及び第２のトランジスタを第１及び第
２のトランジスタアレーと置き換え、各アレーのトラン
ジスタの数を等しくすると共に第１及び第２のアレーの
トランジスタを、それぞれの各トランジスタのエミッタ
−コレクタ通路が前記第１及び第２の電流を流す各別の
電流通路内に配置されると共にそのベースが次のトラン
ジスタのエミッタに接続されるように相互接続し、各ア
レー内の最后のトランジスタのエミッタを差動増幅器の
入力端子に接続し、各アレー内の最初のトランジスタの
ベースを前記特定の接続点と前記第１の抵抗にそれぞれ
接続した構成にする。第１及び第２のトランジスタをト
ランジスタアレーと置き換えることにより、第１及び第
２トランジスタが同一でない結果生ずる差動増幅器の入
力端子間のオフセット電圧が減少する。
いては、前記第１及び第２のトランジスタを第１及び第
２のトランジスタアレーと置き換え、各アレーのトラン
ジスタの数を等しくすると共に第１及び第２のアレーの
トランジスタを、それぞれの各トランジスタのエミッタ
−コレクタ通路が前記第１及び第２の電流を流す各別の
電流通路内に配置されると共にそのベースが次のトラン
ジスタのエミッタに接続されるように相互接続し、各ア
レー内の最后のトランジスタのエミッタを差動増幅器の
入力端子に接続し、各アレー内の最初のトランジスタの
ベースを前記特定の接続点と前記第１の抵抗にそれぞれ
接続した構成にする。第１及び第２のトランジスタをト
ランジスタアレーと置き換えることにより、第１及び第
２トランジスタが同一でない結果生ずる差動増幅器の入
力端子間のオフセット電圧が減少する。
オフセット電圧の十分な低減が必要とされる場合には
各アレーに比較的多数のトランジスタを含めるのが好ま
しい。オフセット電圧はトランジスタの数の増加につれ
て減少する。両アレー内のトランジスタの数はこれらア
レー内の両端間電圧が電源電圧の半分より大きくなるほ
ど多くしてはならない。その理由は、さもなければ同相
モード入力電圧の改善が得られなくなるためである。
各アレーに比較的多数のトランジスタを含めるのが好ま
しい。オフセット電圧はトランジスタの数の増加につれ
て減少する。両アレー内のトランジスタの数はこれらア
レー内の両端間電圧が電源電圧の半分より大きくなるほ
ど多くしてはならない。その理由は、さもなければ同相
モード入力電圧の改善が得られなくなるためである。
基準電圧を正の電源電圧に対して取り出す場合には、
差動増幅器の同相モード入力電圧の改善は、出力電圧の
値に応じて、両アレーが単一のトランジスタのみを具え
る場合よりも小さくなるが、回路素子の不整合により生
ずるオフセットの影響がかなり小さくなる。
差動増幅器の同相モード入力電圧の改善は、出力電圧の
値に応じて、両アレーが単一のトランジスタのみを具え
る場合よりも小さくなるが、回路素子の不整合により生
ずるオフセットの影響がかなり小さくなる。
この場合には同相モード入力電圧の改善とオフセット
電圧の改善の両方を達成し得る満足な折衷点は各アレー
内のトランジスタの数が２の場合に得られる。
電圧の改善の両方を達成し得る満足な折衷点は各アレー
内のトランジスタの数が２の場合に得られる。
（実施例） 図面を参照して本発明の実施例を詳細に説明する。
比較のために、初めに、差動増幅器のMOSトランジス
タが３極管領域で動作しければならず、且つ集積化する
とチップ面積のかなりの部分が抵抗により占められてし
まう既知のバンドギャップ基準電圧回路を第１図に示し
てある。この既知の回路はMOS差動増幅器OA1と、トラン
ジスタQ1及びQ2と、抵抗R1〜R5を具えている。トランジ
スタQ1は電源VDDに抵抗R3と直列に接続する。トランジ
スタQ2は電源VDDに抵抗R1及びR2と直列に接続され、且
つ電源VDDと出力電圧Voutが得られる出力端子との間に
配置された抵抗R4及びR5の直列接続の両抵抗間の接続点
の電圧により駆動される。差動増幅器OA1の入力端子は
トランジスタQ1と抵抗R3との接続点及び抵抗R1及びR2の
接続点にそれぞれ接続される。差動増幅器OA1の出力端
子は出力端子Voutに接続される。両トランジスタQ1及び
Q2のコレクタは、必要に応じ発生基準電圧を利用する他
の回路の一部を構成する他の素子（図示せず）を経て、
負電源電圧、例えばアースに接続される。最も簡単な例
では両コレクタは負電源電圧に直接接続される。
タが３極管領域で動作しければならず、且つ集積化する
とチップ面積のかなりの部分が抵抗により占められてし
まう既知のバンドギャップ基準電圧回路を第１図に示し
てある。この既知の回路はMOS差動増幅器OA1と、トラン
ジスタQ1及びQ2と、抵抗R1〜R5を具えている。トランジ
スタQ1は電源VDDに抵抗R3と直列に接続する。トランジ
スタQ2は電源VDDに抵抗R1及びR2と直列に接続され、且
つ電源VDDと出力電圧Voutが得られる出力端子との間に
配置された抵抗R4及びR5の直列接続の両抵抗間の接続点
の電圧により駆動される。差動増幅器OA1の入力端子は
トランジスタQ1と抵抗R3との接続点及び抵抗R1及びR2の
接続点にそれぞれ接続される。差動増幅器OA1の出力端
子は出力端子Voutに接続される。両トランジスタQ1及び
Q2のコレクタは、必要に応じ発生基準電圧を利用する他
の回路の一部を構成する他の素子（図示せず）を経て、
負電源電圧、例えばアースに接続される。最も簡単な例
では両コレクタは負電源電圧に直接接続される。
この回路においては、トランジスタQ1,Q2のベースの
電圧は正電源電圧VDD−約1.3Vのバンドギャップ基準電
圧に等しくなる。この場合、差動増幅器OA1の同相モー
ド入力電圧はVDD−1.3V＋VBE（Q1）VDD−0.7Vに等し
くなり、高すぎるために差動増幅器OA1内のMOSトランジ
スタがそれらの３極管領域で動作しなければならなくな
る。この結果として差動増幅器の利得がかなり小さくな
り、回路の正しい動作に悪影響を与える。
電圧は正電源電圧VDD−約1.3Vのバンドギャップ基準電
圧に等しくなる。この場合、差動増幅器OA1の同相モー
ド入力電圧はVDD−1.3V＋VBE（Q1）VDD−0.7Vに等し
くなり、高すぎるために差動増幅器OA1内のMOSトランジ
スタがそれらの３極管領域で動作しなければならなくな
る。この結果として差動増幅器の利得がかなり小さくな
り、回路の正しい動作に悪影響を与える。
第２図は差動増幅器の主要素子、即ちMOSトランジス
タP8〜P11を示すものである。２個のトランジスタP10及
びP11は２個の入力端子in1及びin2に接続された入力ト
ランジスタP8及びP9に電流を供給する電流ミラー回路を
構成する。トランジスタP12は電流設定段を構成し、バ
イアス電圧Vbiasで制御される。出力信号は出力端子out
に得られる。斯るMOS差動増幅器のこれ以上の詳細につ
いては当業者に公知の文献を参照されたい。例えば、
「IEEE Journal of Solid State Circuits Vol.Se−16,
No.4,August 1981」の第330頁の論文“An Integrated S
ingle Chip PCM Voice codec with filters"（Fig.13）
を参照されたい。
タP8〜P11を示すものである。２個のトランジスタP10及
びP11は２個の入力端子in1及びin2に接続された入力ト
ランジスタP8及びP9に電流を供給する電流ミラー回路を
構成する。トランジスタP12は電流設定段を構成し、バ
イアス電圧Vbiasで制御される。出力信号は出力端子out
に得られる。斯るMOS差動増幅器のこれ以上の詳細につ
いては当業者に公知の文献を参照されたい。例えば、
「IEEE Journal of Solid State Circuits Vol.Se−16,
No.4,August 1981」の第330頁の論文“An Integrated S
ingle Chip PCM Voice codec with filters"（Fig.13）
を参照されたい。
第３図は本発明バンドギャップ基準電圧回路の第１の
実施例を示し、この回路では差動増幅器の同相入力電圧
が第１図に示す回路の場合よりも正電源電圧VDDに対し
低い電圧レベルになる。この回路はMOS差動増幅器OA
2と、バイポーラトランジスタQ3,Q4,Q5と、抵抗R6,R7,R
8と、MOSトランジスタP1,P2,P3とを具えている。トラン
ジスタP1及びP2は電流源トランジスタP3とともに電流ミ
ラー回路を構成し、電源電圧VDDに接続する。更に、ト
ランジスタP1,P2及びP3は、P3を流れる所定の電流に対
し所望の第１の電流がP1を経て、所望の第２の電流がP2
を経て流れるように設計する。トランジスタP1はトラン
ジスタQ3と直列に配置して第１の電流がQ3も経て流れる
ようにすると共に、トランジスタP2はトランジスタQ4と
直列に配置して第２の電流がQ4も経て流れるようにす
る。トランジスタP1とQ3との接続点を差動増幅器OA2の
一方の入力端子に接続すると共に、トランジスタP2とQ4
との接続点を差動増幅器OA2の他方の入力端子に接続す
る。トランジスタQ3及びQ4のベースを抵抗R6の両端にそ
れぞれ接続する。更に、トランジスタQ3のベースをトラ
ンジスタQ5のエミッタに接続し、このトランジスタQ5の
ベースを差動増幅器OA2の出力で駆動する。このトラン
ジスタQ5のベースを更に抵抗R7に接続し、この抵抗R7を
電源電圧VDDと出力電圧Voutが得られる出力端子との間
に抵抗R8と直列に配置する。抵抗R7とR8との接続点をト
ランジスタQ4のベースに接続する。トランジスタQ3,Q4,
Q5のコレクタは直接、もしくは当該基準電圧回路の一部
を構成する回路素子を経て負電源電圧（例えばアース）
に接続する。
実施例を示し、この回路では差動増幅器の同相入力電圧
が第１図に示す回路の場合よりも正電源電圧VDDに対し
低い電圧レベルになる。この回路はMOS差動増幅器OA
2と、バイポーラトランジスタQ3,Q4,Q5と、抵抗R6,R7,R
8と、MOSトランジスタP1,P2,P3とを具えている。トラン
ジスタP1及びP2は電流源トランジスタP3とともに電流ミ
ラー回路を構成し、電源電圧VDDに接続する。更に、ト
ランジスタP1,P2及びP3は、P3を流れる所定の電流に対
し所望の第１の電流がP1を経て、所望の第２の電流がP2
を経て流れるように設計する。トランジスタP1はトラン
ジスタQ3と直列に配置して第１の電流がQ3も経て流れる
ようにすると共に、トランジスタP2はトランジスタQ4と
直列に配置して第２の電流がQ4も経て流れるようにす
る。トランジスタP1とQ3との接続点を差動増幅器OA2の
一方の入力端子に接続すると共に、トランジスタP2とQ4
との接続点を差動増幅器OA2の他方の入力端子に接続す
る。トランジスタQ3及びQ4のベースを抵抗R6の両端にそ
れぞれ接続する。更に、トランジスタQ3のベースをトラ
ンジスタQ5のエミッタに接続し、このトランジスタQ5の
ベースを差動増幅器OA2の出力で駆動する。このトラン
ジスタQ5のベースを更に抵抗R7に接続し、この抵抗R7を
電源電圧VDDと出力電圧Voutが得られる出力端子との間
に抵抗R8と直列に配置する。抵抗R7とR8との接続点をト
ランジスタQ4のベースに接続する。トランジスタQ3,Q4,
Q5のコレクタは直接、もしくは当該基準電圧回路の一部
を構成する回路素子を経て負電源電圧（例えばアース）
に接続する。
トランジスタQ3及びQ4を流れる電流及びトランジスタ
Q4の寸法を適切に設計して、両トランジスタQ3及びQ4の
ベース−エミッタ間に異なるベース−エミッタ電圧VBE
が発生するようにする。両ベース−エミッタ電圧間の差
ΔVBEが抵抗R6の両端間に現れる。差動増幅器OA2がトラ
ンジスタQ5を駆動して抵抗R6を流れる電流を平衡状態が
得られるように制御し、既知のようにこの平衡状態にお
いてこの回路はバンドギャップ基準電圧回路として機能
することができる。しかし、既知の回路との差異は、本
発明の回路では低い同相モード入力電圧が差動増幅器OA
2の入力端子に現れる点にある。第３図から明らかなよ
うに、Vout＝2.8Vに対して同相モード入力電圧Vcmは Vcm＝VDD−Vout＋VBE（Q5）＋VBE（Q3） ＝VDD−2.8V＋0.6V＋0.6V ＝VDD−1.6V に等しくなる。上述の数値例は、第３図に示す回路の差
同増幅器の同相モード入力電圧は第１図の回路と比較し
て正電源電圧VDDに対して相当低くなることを示してい
る。
Q4の寸法を適切に設計して、両トランジスタQ3及びQ4の
ベース−エミッタ間に異なるベース−エミッタ電圧VBE
が発生するようにする。両ベース−エミッタ電圧間の差
ΔVBEが抵抗R6の両端間に現れる。差動増幅器OA2がトラ
ンジスタQ5を駆動して抵抗R6を流れる電流を平衡状態が
得られるように制御し、既知のようにこの平衡状態にお
いてこの回路はバンドギャップ基準電圧回路として機能
することができる。しかし、既知の回路との差異は、本
発明の回路では低い同相モード入力電圧が差動増幅器OA
2の入力端子に現れる点にある。第３図から明らかなよ
うに、Vout＝2.8Vに対して同相モード入力電圧Vcmは Vcm＝VDD−Vout＋VBE（Q5）＋VBE（Q3） ＝VDD−2.8V＋0.6V＋0.6V ＝VDD−1.6V に等しくなる。上述の数値例は、第３図に示す回路の差
同増幅器の同相モード入力電圧は第１図の回路と比較し
て正電源電圧VDDに対して相当低くなることを示してい
る。
追加の利点は第３図に示す回路の総合抵抗値がかなり
小さくなる点にある。第１及び３図において同一の電源
電流Isup＝12.2μＡに対して、第３図の回路に必要とさ
れる総合抵抗値は第１図に示す回路の総合抵抗値の僅か
46％になり、これに応じてチップ面積の減少が得られ
る。
小さくなる点にある。第１及び３図において同一の電源
電流Isup＝12.2μＡに対して、第３図の回路に必要とさ
れる総合抵抗値は第１図に示す回路の総合抵抗値の僅か
46％になり、これに応じてチップ面積の減少が得られ
る。
第４図は本発明回路の第２の実施例を示し、本例では
トランジスタQ3及びQ4の代りにトランジスタQ6,Q8及びQ
7,Q9をそれぞれ見えるカスケード回路を用いる。前記ト
ランジスタQ6,Q9は各別のMOSトランジスタP4,P7と直列
に電源ラインVDDに接続する。MOSトランジスタP4,P7は
電流トランジスタP8により制御される電流ミラー回路と
して配置して第１の電流がトランジスタQ6及びQ8の各々
を流れ、第２の電流がトランジスタQ7及びQ9の各々を流
れるようにする。第４図に示す回路の残部は、抵抗R9,Q
10及びR11が第３図の抵抗R6,R7及びR8と同一の機能を成
し、トランジスタQ10が第３図のトランジスタQ5と同一
の機能を成す点を除いて第３図のものと同一である。第
４図にはトランジスタQ6〜Q10のコレクタと固定電位点
との間の接続は図示してない。
トランジスタQ3及びQ4の代りにトランジスタQ6,Q8及びQ
7,Q9をそれぞれ見えるカスケード回路を用いる。前記ト
ランジスタQ6,Q9は各別のMOSトランジスタP4,P7と直列
に電源ラインVDDに接続する。MOSトランジスタP4,P7は
電流トランジスタP8により制御される電流ミラー回路と
して配置して第１の電流がトランジスタQ6及びQ8の各々
を流れ、第２の電流がトランジスタQ7及びQ9の各々を流
れるようにする。第４図に示す回路の残部は、抵抗R9,Q
10及びR11が第３図の抵抗R6,R7及びR8と同一の機能を成
し、トランジスタQ10が第３図のトランジスタQ5と同一
の機能を成す点を除いて第３図のものと同一である。第
４図にはトランジスタQ6〜Q10のコレクタと固定電位点
との間の接続は図示してない。
抵抗R10及びR11間の同一の電圧Vout＝2.8Vに対して、
差動増幅器OA3の同相モード入力電圧Vcmは Vcm＝VDD−Vout＋VBE（Q10）＋VBE（Q8）＋VBE（Q6） ＝VDD−2.8V＋0.6V＋0.6V＋0.6V ＝VDD−1.0V になる。第１図の場合と比較して同相モード入力電圧が
電圧VDDに対して減少する。この減少は第３図に示す実
施例の場合よりも小さいが、本例では回路素子の不整合
により生ずる差動増幅器のオフセットの影響が半減す
る。この点に関し、本例では抵抗R9の両端間に電圧２Δ
VBE、即ち第３図の抵抗R6の両端間の電圧の２倍のベー
ス−エミッタ差動電圧が発生する点に注意されたい。
差動増幅器OA3の同相モード入力電圧Vcmは Vcm＝VDD−Vout＋VBE（Q10）＋VBE（Q8）＋VBE（Q6） ＝VDD−2.8V＋0.6V＋0.6V＋0.6V ＝VDD−1.0V になる。第１図の場合と比較して同相モード入力電圧が
電圧VDDに対して減少する。この減少は第３図に示す実
施例の場合よりも小さいが、本例では回路素子の不整合
により生ずる差動増幅器のオフセットの影響が半減す
る。この点に関し、本例では抵抗R9の両端間に電圧２Δ
VBE、即ち第３図の抵抗R6の両端間の電圧の２倍のベー
ス−エミッタ差動電圧が発生する点に注意されたい。
オフセットの尚一層の低減は各カスケード回路に３個
以上のトランジスタを用いることにより達成することが
できる。これは同相モード入力電圧の改善が犠牲になる
こと明らかである。しかし、特定の場合には多数のトラ
ンジスタを具えるカスケード回路を用いるのが好ましい
ことがある。
以上のトランジスタを用いることにより達成することが
できる。これは同相モード入力電圧の改善が犠牲になる
こと明らかである。しかし、特定の場合には多数のトラ
ンジスタを具えるカスケード回路を用いるのが好ましい
ことがある。
第５図はｊ個のトランジスタを具えるカスケード回路
を具えた本発明回路の他の実施例を示す。本例ではトラ
ンジスタQ1のベースを負電源電圧（本例ではアース）に
接続すると共に差動増幅器OA4の出力端子を出力端子V
outに接続する。この結果としてアースに対して正の基
準電圧Voutが発生する。
を具えた本発明回路の他の実施例を示す。本例ではトラ
ンジスタQ1のベースを負電源電圧（本例ではアース）に
接続すると共に差動増幅器OA4の出力端子を出力端子V
outに接続する。この結果としてアースに対して正の基
準電圧Voutが発生する。
第５図に示す回路は前記差動増幅器OA4と、第１のト
ランジスタアレーを構成するトランジスタQ11a,…Q11c
と、第２のトランジスタアレーを構成するトランジスタ
Q12a,…Q12cと、トランジスタQ13とを具えている。本例
回路は更に第４図の抵抗R9,Q10及びR11と同一の機能を
行なう抵抗R12,R13及びR14を具えている。電流源として
動作するMOSトランジスタは別個に図示しないで電流源I
1〜I6として略図示してある。ここでもバイポーラトラ
ンジスタQ11a…Q11c,Q12a…Q12c,Q13のコレクタと
（負）固定電位点との間の接続は図示してない。
ランジスタアレーを構成するトランジスタQ11a,…Q11c
と、第２のトランジスタアレーを構成するトランジスタ
Q12a,…Q12cと、トランジスタQ13とを具えている。本例
回路は更に第４図の抵抗R9,Q10及びR11と同一の機能を
行なう抵抗R12,R13及びR14を具えている。電流源として
動作するMOSトランジスタは別個に図示しないで電流源I
1〜I6として略図示してある。ここでもバイポーラトラ
ンジスタQ11a…Q11c,Q12a…Q12c,Q13のコレクタと
（負）固定電位点との間の接続は図示してない。
各カスケード回路がｊ個のトランジスタを具える場
合、電圧ｊΔVBEが抵抗R12の両端間に発生する。
合、電圧ｊΔVBEが抵抗R12の両端間に発生する。
この回路の出力電圧Voutは次のように計算することが
できる。
できる。
Vout＝ｇ〔VBE（Q13）＋ｎ・ｊ・ΔVBE＋ｎ・Vos〕 ここで、ｇ＝１＋R14/R13 ｎ＝１＋（1/g）・（R14/R12） VBE＝ベース−エミッタ電圧 Vos＝増幅器OA4の等価入力オフセット電圧 ｊ＝各アレー内のトランジスタの数を表わす整
数 ｊは電源電圧VDDの値により決まる限界内でできるだ
け大きく選択するのが好ましい。トランジスタQ13のベ
ース−エミッタ電圧を考慮に入れると、次の関係が成立
つ。
数 ｊは電源電圧VDDの値により決まる限界内でできるだ
け大きく選択するのが好ましい。トランジスタQ13のベ
ース−エミッタ電圧を考慮に入れると、次の関係が成立
つ。
（ｊ＋１）・VBE＜VDD−（電流源In間の電圧降下） 実際には、電源電圧VDD＝4.5Vに対しｊ＝４の選択が
満足である。
満足である。
R14/R13を になるように選択すれば、出力電圧Voutは温度T0に依存
しなくなる。ｊをできるだけ大きく選択すると、Vosの
影響が減少する。
しなくなる。ｊをできるだけ大きく選択すると、Vosの
影響が減少する。
この実施例では、第４図に示す実施例と比較して、第
１及び第２トランジスタを２つのトランジスタアレーと
置き換えることにより正電源電圧に対する同相モード入
力電圧のレベルが悪影響を受けるが、この置き換えはオ
フセットの改善に好影響を与える。第５図に示す実施例
もその回路をアレーの代りに個別のトランジスタで構成
することができること明らかである。
１及び第２トランジスタを２つのトランジスタアレーと
置き換えることにより正電源電圧に対する同相モード入
力電圧のレベルが悪影響を受けるが、この置き換えはオ
フセットの改善に好影響を与える。第５図に示す実施例
もその回路をアレーの代りに個別のトランジスタで構成
することができること明らかである。
更に、全ての実施例において差動増幅器は第２図に示
す構成以外の任意の構成にすることができること勿論で
ある。
す構成以外の任意の構成にすることができること勿論で
ある。
最後に、全ての実施例においてトランジスタを反対導
電型のトランジスタと置き換えることもできること勿論
である。
電型のトランジスタと置き換えることもできること勿論
である。
第１図は既知のバンドギャップ基準電圧回路の回路図、 第２図は差動増幅器の一例の主要構成図、 第３図は本発明バンドギャップ基準電圧回路の第１の実
施例の回路図、 第４図は各２個のトランジスタを含む２個のトランジス
タアレーを用いた第３図のバンドギャップ基準電圧回路
の他の実施例の回路図、 第５図はトランジスタアレーを用いると共にアースに対
する基準電圧を発生するようにした本発明バンドギャッ
プ基準電圧回路の第２の実施例の回路図である。 OA2……差動増幅器 Q3……第１のトランジスタ Q4……第２のトランジスタ Q5……第３のトランジスタ R6,R7,R8……第1,第2,第３の抵抗 P1〜P3……電流源 Vout……出力端子 VDD……正電源電圧端子 OA3……差動増幅器 Q6,Q8……第１のトランジスタアレー Q7,Q9……第２のトランジスタアレー Q10……第３のトランジス R9,R10,R11……第1,第2,第３の抵抗 P4〜P8……電流源 OA4……差動増幅器 Q11a〜Q11c……第１のトランジスタアレー Q12a〜Q12c……第２のトランジスタアレー Q13……第３のトランジスタアレー R12,R13,R14……第1,第2,第３の抵抗 I1〜I6……電流源
施例の回路図、 第４図は各２個のトランジスタを含む２個のトランジス
タアレーを用いた第３図のバンドギャップ基準電圧回路
の他の実施例の回路図、 第５図はトランジスタアレーを用いると共にアースに対
する基準電圧を発生するようにした本発明バンドギャッ
プ基準電圧回路の第２の実施例の回路図である。 OA2……差動増幅器 Q3……第１のトランジスタ Q4……第２のトランジスタ Q5……第３のトランジスタ R6,R7,R8……第1,第2,第３の抵抗 P1〜P3……電流源 Vout……出力端子 VDD……正電源電圧端子 OA3……差動増幅器 Q6,Q8……第１のトランジスタアレー Q7,Q9……第２のトランジスタアレー Q10……第３のトランジス R9,R10,R11……第1,第2,第３の抵抗 P4〜P8……電流源 OA4……差動増幅器 Q11a〜Q11c……第１のトランジスタアレー Q12a〜Q12c……第２のトランジスタアレー Q13……第３のトランジスタアレー R12,R13,R14……第1,第2,第３の抵抗 I1〜I6……電流源
Claims (5)
- 【請求項１】２個の入力端子と１個の出力端子を有する
MOS差動増幅器と、ベース−エミッタ通路が該差動増幅
器の一方の入力端子と特定の接続点との間に配置され且
つエミッタ−コレクタ通路が第１の電流を流す第１の電
流通路内に配置された第１のバイポーラトランジスタ
と、ベース−エミッタ通路が前記差動増幅器の他方の入
力端子と前記特定の接続点との間に第１の抵抗と直列に
配置され且つエミッタ−コレクタ通路が第２の電流を流
す第２の電流通路内に配置された第２のバイポーラトラ
ンジスタと、前記第１及び第２の電流通路に電流を供給
する手段と、電源電圧端子と基準電圧を取出す出力端子
との間に配置された第２及び第３の抵抗の直列接続とを
具え、その第２及び第３の抵抗間の接続点を前記第２の
トランジスタのベースに結合すると共に前記差動増幅器
の出力端子を前記基準電圧出力端子に結合して成るバン
ドギャップ基準電圧回路において、前記第１の抵抗を前
記第２のトランジスタのベースと前記特定の接続点との
間に配置し、この特定の接続点を第３のトランジスタの
ベース−エミッタ通路を経て前記第１及び第２の抵抗の
直列接続の一端に結合したことを特徴とするバンドギャ
ップ基準電圧回路。 - 【請求項２】前記第３のトランジスタのベースを前記基
準電圧出力端子に結合してあることを特徴とする請求項
１記載のバンドギャップ基準電圧回路。 - 【請求項３】前記第３のトランジスタのベースを前記電
源電圧端子に結合してあることを特徴とする請求項１記
載のバンドギャップ基準電圧回路。 - 【請求項４】前記第１及び第２のトランジスタを第１及
び第２のトランジスタアレーと置き換え、各アレーのト
ランジスタの数を等しくすると共に第１及び第２のアレ
ーのトランジスタを、それぞれの各トランジスタのエミ
ッタ−コレクタ通路が前記第１及び第２の電流を流す各
別の電流通路内に配置されると共にそのベースが次のト
ランジスタのエミッタに接続されるように相互接続し、
各アレー内の最后のトランジスタのエミッタを差動増幅
器の入力端子に接続し、各アレー内の最初のトランジス
タのベースを前記特定の接続点と前記第１の抵抗にそれ
ぞれ接続してあることを特徴とする請求項１〜３の何れ
かに記載のバンドギャップ基準電圧回路。 - 【請求項５】各アレー内のトランジスタの数は２個であ
ることを特徴とする請求項４記載のバンドギャップ基準
電圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800422 | 1988-02-19 | ||
| NL8800422 | 1988-02-19 |
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| Publication Number | Publication Date |
|---|---|
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| JP2747313B2 true JP2747313B2 (ja) | 1998-05-06 |
Family
ID=19851819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036413A Expired - Lifetime JP2747313B2 (ja) | 1988-02-19 | 1989-02-17 | バンドギャップ基準電圧回路 |
Country Status (5)
| Country | Link |
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| EP (1) | EP0329247B1 (ja) |
| JP (1) | JP2747313B2 (ja) |
| KR (1) | KR0136873B1 (ja) |
| DE (1) | DE68911708T2 (ja) |
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| DE4111103A1 (de) * | 1991-04-05 | 1992-10-08 | Siemens Ag | Cmos-bandabstands-referenzschaltung |
| DE69423742T2 (de) * | 1994-04-29 | 2000-08-31 | Sgs Thomson Microelectronics | Bandabstands-Referenzschaltung |
| US5459427A (en) * | 1994-05-06 | 1995-10-17 | Motorola, Inc. | DC level shifting circuit for analog circuits |
| US5757224A (en) * | 1996-04-26 | 1998-05-26 | Caterpillar Inc. | Current mirror correction circuitry |
| US5952873A (en) * | 1997-04-07 | 1999-09-14 | Texas Instruments Incorporated | Low voltage, current-mode, piecewise-linear curvature corrected bandgap reference |
| US5945873A (en) * | 1997-12-15 | 1999-08-31 | Caterpillar Inc. | Current mirror circuit with improved correction circuitry |
| US6031365A (en) * | 1998-03-27 | 2000-02-29 | Vantis Corporation | Band gap reference using a low voltage power supply |
| US6100667A (en) * | 1999-01-21 | 2000-08-08 | National Semiconductor Corporation | Current-to-voltage transition control of a battery charger |
| DE10006950C1 (de) * | 2000-02-16 | 2002-01-24 | Infineon Technologies Ag | Schaltungsanordnung zur Konstantspannungs- und / oder Konstantstromerzeugung |
| US6657480B2 (en) * | 2000-07-21 | 2003-12-02 | Ixys Corporation | CMOS compatible band gap reference |
| US6288525B1 (en) * | 2000-11-08 | 2001-09-11 | Agere Systems Guardian Corp. | Merged NPN and PNP transistor stack for low noise and low supply voltage bandgap |
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| JP4064799B2 (ja) * | 2002-12-04 | 2008-03-19 | 旭化成エレクトロニクス株式会社 | 定電圧発生回路 |
| US6864741B2 (en) * | 2002-12-09 | 2005-03-08 | Douglas G. Marsh | Low noise resistorless band gap reference |
| US7211993B2 (en) * | 2004-01-13 | 2007-05-01 | Analog Devices, Inc. | Low offset bandgap voltage reference |
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| US4249122A (en) * | 1978-07-27 | 1981-02-03 | National Semiconductor Corporation | Temperature compensated bandgap IC voltage references |
| US4287439A (en) * | 1979-04-30 | 1981-09-01 | Motorola, Inc. | MOS Bandgap reference |
| US4317054A (en) * | 1980-02-07 | 1982-02-23 | Mostek Corporation | Bandgap voltage reference employing sub-surface current using a standard CMOS process |
| US4380706A (en) * | 1980-12-24 | 1983-04-19 | Motorola, Inc. | Voltage reference circuit |
-
1989
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- 1989-02-14 EP EP89200344A patent/EP0329247B1/en not_active Expired - Lifetime
- 1989-02-16 KR KR1019890001763A patent/KR0136873B1/ko not_active IP Right Cessation
- 1989-02-17 US US07/312,505 patent/US4897595A/en not_active Expired - Fee Related
- 1989-02-17 JP JP1036413A patent/JP2747313B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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| DE68911708D1 (de) | 1994-02-10 |
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| KR890013543A (ko) | 1989-09-23 |
| JPH01246614A (ja) | 1989-10-02 |
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