KR0136873B1 - 밴드-갭 기준전압 장치 - Google Patents

Abstract

내용 없슴

Description

밴드-갭 기준 전압 장치

제1도는 종래의 공지된 장치를 도시한 도면.

제2도는 차동 증폭기의 원래 성분을 도시한 개략도.

제3도는 본 발명에 따른 장치의 제1실시예를 도시한 도면.

제4도는 두개의 트랜지스터를 각각 구비하여 두개의 배열을 이용한 제3도에 도시된 장치의 한 실시예를 도시한 도면.

제5도는 트랜지스터 배열을 이용한 본 발명에 따른 장치의 제2실시예를 도시한 도면.

*도면의 주요부분에 대한 부호의 설명*

R:저항기OA:차동증폭기

P:MOS 트랜지스터 Q:트랜지스터

본 발명은 두개의 입력과 한개의 출력을 갖는 MOS 기술의 차동 증폭기와, 베이스 이미터 경로가 차동 증폭기의 한 입력과 지정 접합점 사이에 배열되고, 이미터 콜렉터 경로가 제1전류를 전송하기 위한 제1전류 경로에 배열된 제1양극성 트랜지스터와, 베이스-이미터 경로는 차동 증폭기의 다른 입력과 상기 접합점 사이에 저항기와 함께 직렬로 배열되고, 이미터 콜렉터 경로는 제2전류를 전송하기 위한 제2전류에 배열된 제2양극성 트랜지스터와, 기준 전압을 분리하기 위한 공급 전압 단자와 출력 단자 사이의 제2 및 제3저항기의 직렬 장치와, 상기 제2트랜지스터의 베이스에 결합된 상기 제2와 제3저항기 사이의 접합점과, 상기 장치의 출력 단자에 결합된 차동 증폭기 출력과, 상기 제1 및 제2전류 경로를 통해 상기 제1 및 제2전류를 공급하기 위한 수단을 구비하는 밴드-갭 기준 전압 장치에 관한 것이다.

상기 밴드-갭 기준 전압 장치는 예를들어, 미합중국 특허 명세서 제4,380,706호 및 제4,287,429호 및 PCT출원 WO 81/02348에 기술되어 있다. 상기 공지된 회로 장치의 동작 설명을 위한 기준은 1982년 1월 7일에 발간된 전자 서적의 18권, 번회, 24/25 페이지, 밴드-갭 전압 기준 소스 CMOS 기술의 조항과 같이 인용된 문헌을 기초로 한다.

상기 공지된 회로 장치의 특정 설명에 따르면, MOS 차동 증폭기의 입력에 공통 모드 입력 전압이 빈번히 발생하므로, 상기 증폭기의 MOS 트랜지스터는 그들 3극 진공관 영역에서 동작해야만 하기 때문에, 차동 증폭기내의 불균형 및 이득의 손실이 발생하므로 전체 밴드 갭 기준 전압 장치의 수행이 저하되는 점과, 상기 장치의 저항기에 대한 요구되는 칩 영역이 일반적으로 중요하게 요구되는 점과, MOS 차동 증폭기가 상기 장치에서의 성분 비매칭(mismatching)에 의해 발생된 오프셋트로 지장을 주는 점과 같은 다수의 결점을 가지고 있다.

본 발명의 목적은 상기 결점을 최소한 부분적으로 제거하기 위함이다.

서두에 설명되어 정의된 형태의 밴드-갭 기준 전압 장치에 있어서, 상기 목적은 제1저항기를 상기 접합점과 제2트랜지스터의 베이스 사이에 배열하고, 제3트랜지스터의 베이스 이미터 경로에 의해 제1 및 제2저항기의 직렬 장치의 한 단부에 결합된다. 상기 특성을 갖는 회로 장치에 있어서, 차동 증폭기의 공통 모드 입력 전압과 제2 및 제3저항기의 직렬 장치에 접속된 전압 단자의 공급 전압 사이의 전압 차이가 공지된 장치와 비교하여 보다 크다. 그러므로, 차동 증폭기내의 MOS 트랜지스터가 그들 3극 진공관 영역에서 동작해야만 하는 문제점을 피할 수 있다. 따라서, 차동 증폭기의 이득 요인은 상기 장치의 정확한 동작을 할 수 있을 만큼 높게 될 수 있다. 더우기, 상기 특징을 갖는 장치에 있어서는 저항기에 의해 차지하는 칩 영역을 대체로 줄일 수 있다.

본 발명에 따른 밴드-갭 기준 전압 장치의 제1실시예에 있어서는 제3트랜지스터의 베이스가 출력 단자에 결합되는 것을 특징으로 한다. 이 경우에 있어서, 기준 전압은 양(+)전원 전압에 관계하여 공급된다.

본 발명에 따른 밴드-갭 기준 전압 장치의 제2실시예에 있어서는 제3트랜지스터의 베이스가 상기 전원 전압 단자에 결합되는 것을 특징으로 한다. 상기 기준 전압은 음(-)전원 전압에 관계하여 공급된다.

본 발명에 따른 밴드-갭 기준 전압 장치의 양호한 실시예는 제1 및 제2트랜지스터가 트랜지스터의 제1 및 제2배열에 의해 재배치되며, 각각의 배열에 있어서 다수의 트랜지스터는 같게 되며, 각각의 배열에 있어서 트랜지스터는 상호 접속되어 있는데, 그러한 방식에 있어서 트랜지스터는 상기 제1 및 제2전류를 각각 전송하기 위한 전류 경로에 배열된 이미터 콜렉터 경로를 가지며, 그 트랜지스터의 베이스는 다음 트랜지스터의 이미터에 접속되며, 각각의 배열에 있어서 최종 트랜지스터의 이미터는 차동 증폭기의 입력에 접속되고, 제1트랜지스터의 베이스는 상기 접합점 및 상기 저항기에 각각 접속되어 있다. 트랜지스터의 배열에 의한 제1 및 제2저항기를 재배치함으로서, 동일하지 않은 제1 및 제2트랜지스터로 인해 차동 증폭기 입력 사이의 오프셋트 전압이 감소된다.

상기 오프셋트 결과의 실제 감소가 필요하다면, 각각의 배열에 비교적 다수의 트랜지스터를 포함하는 것이 바람직하다. 그 이유는 다수의 트랜지스터가 증가할때 상기 오프셋트 결과는 감소하기 때문이다. 그러나, 두 배열에서 다수의 트랜지스터는 그들 양단 전압이 공급 전압의 반보다 크게 되는 것만큼 그렇게 크게 되지는 않기 때문에, 개선된 공통-모드 세팅의 이점은 감소될 것이다.

기준 전압이 양 공급 전압에 관계하여 분리된다면, 차동 증폭기의 공통-모드 입력 전압의 개선점은, 출력 전압값에 따라, 오로지 단일 트랜지스터를 구비하는 두 배열의 경우보다 더 적게 되지만, 반면에, 성분의 비매칭으로 인한 영향은 대체로 감소될 것이다.

상기 경우에 있어서, 공통 모드 입력 전압의 개선점과 오프셋트 결과의 개선점 모두가 얻어질 수 있는 절충안은 각각의 배열에 다수의 트랜지스터가 두개일때 얻어질 수 있다. 본 발명은 첨부된 도면을 참조로 하여, 실시예에 의해서 더 상세히 설명될 것이다.

제1도는 차동 증폭기의 MOS 트랜지스터가 3극 진공관 영역에서만 동작하는 것과, 이 경우에 저항기를 차지하는 칩 영역의 실제 부분인 집적화를 비교하여 공지된 장치를 도시한 도면이다.

제1도에 도시된 회로 장치는 MOS 차동 증폭기(OA₁), 트랜지스터(Q₁및 Q₂) 및 저항기(R₁내지 R₅)로 구성된다. 트랜지스터(Q₁)는 저항기(R₃)와 직렬로 전원(V_DD)에 접속되어 있다. 트랜지스터(Q₂)는 저항기(R₁및 R₂)와 직렬로 전원 전원(V_DD)에 접속되어 있다. 두개의 트랜지스터(Q₁및 Q₂)의 베이스는 상호 접속되어 있고, 저항기(R₂및 R₅)의 직렬 장치의 접합점의 전압에 의해 구동되며, 상기 저항기는 출력 전압(Vout)이 이용되는 출력 단자와 전원(V_DD) 사이에 배열된다. 차동 증폭기의 입력은 Q₁과 R₃사이의 접합점과, R₁과 R₂사이의 접합점 사이에 각각 접속된다. 차동 증폭기의 출력은 출력 단자(Vout)에 접속된다. 두 트랜지스터의 콜렉터는 예를들어 접지인 음 공급 전압에 접속되는데, 다른 성분이 필요하다면, 도시되지는 않았지만, 기준 전압이 발생되도록 이용하는 다른 회로의 일부를 형성할 것이다. 가장 간단한 경우에 있어서, 두 콜렉터는 보조 음 공급 전압에 접속된다.

상기 장치에 있어서, 트랜지스터(Q₂, Q₁)의 베이스 전압은 양 공급 전압(V_DD)-약 1.3V인 밴드-갭 기준 전압과 같게 된다. 그러면, 차동 증폭기(OA₁) 공통 모드 입력 전압은 V_DD-1.3V+V_BEQ1

_{DD 1 8 11 10 11 1 2 8 9 12}

_{DD 2 3 4 5 6 7 8 1 2 3 1 2 3 DD 1 2 3 3 1 2 1 3 3 2 4 4 1 3 2 2 4 2 3 4 6 3 5 5 2 5 DD 8 7 7 8 4 3 4 5 3 4 4 BE BE 6 5 2 6 2 DD BE 5 BE 3}

_DD

_{DD DD 3 4 6 8 7 6 9 4 7 DD 4 7 6 8 7 9 8 9 10 11 6 7 8 10 5 3 2 6 10 10 11 3 DD BE 10 BE 8 BE 6 DD DD DD 6 BE 9 10 11 13 4 4 11a 11C 12a 12C 13 9 10 11 12 13 14 1 6 11a 11C 12a 12C 13 BE 12 BE 13 BE 14 13 14 12 BE 4 DD 13 BE}

_{DD DD 14 13 BE 13 BE}

Claims (5)

1. 두 입력 및 한 출력을 갖는 MOS 기술의 차동 증폭기와,

   베이스 이미터 경로가 차동 증폭기의 한 입력과 특정 접합점 사이에 배열되고, 이미터 콜렉터 경로가 제1전류를 전송하기 위해 제1전류 경로에 배열되어 있는 제1쌍극성 트랜지스터와,

   베이스 이미터 경로가 차동 증폭기의 다른 입력과 상기 접합점 사이에서 한 저항기의 직렬로 배열되고, 이미터 콜렉터 경로가 제2전류를 전송하기 위해 제2전류 경로에 배열된 제2쌍극성 트랜지스터와,

   기준 전압을 분리하기 위한 전원 전압 단자와 출력 단자 사이의 제2 및 제3저항기로 이루어진 직렬 장치를 구비하는데, 상기 제2와 제3저항기 사이의 접합점은 제2트랜지스터의 베이스에 결합되며,

   상기 직렬 장치의 출력 단자에 결합된 차동 증폭기의 출력과,

   상기 제1 및 제2전류 경로를 통해 상기 제1 및 제2전류를 공급하기 위한 수단을 구비하는 밴드-갭 기준 전압 장치에 있어서,

   상기 제1저항기는 제3트랜지스터의 베이스-이미터 경로에 의해서 제1 및 제2저항기의 직렬 장치의 한 단부에 결합된 상기 접합점과 제2트랜지스터의 베이스 사이에 배열되는 것을 특징으로 하는 밴드-갭 기준 전압 장치.
2. 상기 제1항에 있어서,

   상기 제3트랜지스터의 베이스는 상기 출력 단자에 결합되어 있는 것을 특징으로 하는 밴드-갭 기준 전압 장치.
3. 제1항에 있어서,

   상기 제3트랜지스터의 베이스는 상기 전원 전압 단자에 결합되어 있는 것을 특징으로 하는 밴드-갭 기준 전압 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제1 및 제2트랜지스터는 제1 및 제2의 트랜지스터 배열에 의해 재배치되고, 상기 각각의 배열에서의 트랜지스터 수는 같고, 각각의 배열에서의 트랜지스터들은 각각의 트랜지스터가 제1 및 제2전류를 각각 전송하기 위해 전류 경로에 배열된 이미터 콜렉터 경로를 갖고, 다음 트랜지스터의 이미터에 접속된 베이스를 가지는 방식으로 상호 접속되고, 각각의 배열에서 최종 트랜지스터의 이미터는 차동 증폭기의 입력에 접속되어 있으며, 각각의 배열에서 제1 트랜지스터의 베이스는 상기 접합점 및 상기 저항에 각각 접속되어 있는 것을 특징으로 하는 밴드-갭 기준 전압 장치.
5. 제2항에 있어서,

   각각의 배열에서 트랜지스터 수는 2인 것을 특징으로 하는 밴드-갭 기준 전압 장치.

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