JP2739788B2 - 半導体装置の絶縁膜処理法 - Google Patents

半導体装置の絶縁膜処理法

Info

Publication number
JP2739788B2
JP2739788B2 JP24223991A JP24223991A JP2739788B2 JP 2739788 B2 JP2739788 B2 JP 2739788B2 JP 24223991 A JP24223991 A JP 24223991A JP 24223991 A JP24223991 A JP 24223991A JP 2739788 B2 JP2739788 B2 JP 2739788B2
Authority
JP
Japan
Prior art keywords
insulating film
oxide
semiconductor device
film
treating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24223991A
Other languages
English (en)
Other versions
JPH0582512A (ja
Inventor
哲哉 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP24223991A priority Critical patent/JP2739788B2/ja
Priority to KR1019920016642A priority patent/KR960006961B1/ko
Priority to US07/943,069 priority patent/US5405805A/en
Publication of JPH0582512A publication Critical patent/JPH0582512A/ja
Application granted granted Critical
Publication of JP2739788B2 publication Critical patent/JP2739788B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に絶縁膜の処理方法に関する。
【0002】
【従来の技術】従来、この種の絶縁膜の処理法として
は、一般に熱処理が多用されていた。例えば、シリコン
基板上に熱化学気相成長法によって少くとも300℃の
温度でシリコン酸化膜を形成した後、膜中の含有水分を
減少せしめ、かつ、緻密化せしめるために、少くとも9
00℃の温度で熱処理を行っていた。さらにこの熱処理
によって、膜質をも同時に改善せし、半導体装置に用い
る絶縁膜として実用に供してきた。
【0003】
【発明が解決しようとする課題】しかしながら、上述し
た従来の絶縁膜の処理方法は、以下のような欠点があ
る。すなわち、熱化学気相成長法によって300℃程度
の温度で成膜した場合には、膜自身が疎なものとなり、
かつ含有水分量が多く、さらに水分を吸収しやすいもの
であり、このまま実用に供することは難しい。したがっ
て、少くとも900℃以上の緻密化のための熱処理が必
要となる。900℃以上の温度というのは半導体装置の
製造上、好ましいのものではない。すなわち、素子領域
に注入された不純物がこの熱処理によって再拡散してし
まい、所望の素子特性が得られず、将来の64Mbit
DRAM等のULSIには適用できないものである。
【0004】
【課題を解決するための手段】本発明の半導体装置の絶
縁膜処理法は、半導体基板上に絶縁膜を形成する工程
と、アルコキシフルオロメタルを主成分とする蒸気に曝
す工程と、続いて熱処理せしめる工程とを有している。
【0005】好ましくは、上記の絶縁膜が化学気相成長
法,スパッタ法,真空蒸着法,塗布法,浸漬法,あるい
は熱酸化法のうちの少くとも1つの方法で形成されるも
のであり、その材質としては、酸化シリコン,酸化アル
ミニウム,酸化チタン,酸化タンタル,酸化ハフニウ
ム,あるいは酸化ジルコニウムのうちの少くとも1つを
主成分とする膜,あるいはこれらのうちの少くとも1つ
を含有する有機膜である。
【0006】さらに、好ましくは、上記のアルコキシフ
ルオロメタルは、アルコキシフルオロシラン(化学式F
n −Si(OR)4-n ,R:アルキル基,n:1〜3の
整数),アルコキシフルオロタンタル(化学式Fn −T
a(OR)5-n ,R:アルキル基,n:1〜4の整
数),アルコキシフルオロジルコニウム(化学式Fn
Zr(OR)4-n ,R:アルキル基,n:1〜3の整
数),アルコキシフルオロチタニウム(化学式Fn −T
i(OR)4-n ,R:アルキル基,n:1〜3の整
数),アルコキシフルオロハフニウム(化学式Fn −H
f(OR)4-n ,R:アルキル基,n:1〜3の整
数),あるいはアルコキシフルオロアルミニウム(化学
式Fn −Al(OR)3-n ,R:アルキル基,n:1,
2)のうちの少くとも1つである。
【0007】
【実施例】次に本発明について図面を参照して説明す
る。本発明の一実施例では、シラノール(化学式Si
(OH)4 )を主成分とするアルコール溶液を用いた塗
布法により形成したシリコン酸化膜に、適用した例につ
いて述べる。
【0008】図1は、本実施例の絶縁膜処理法のプロセ
スフローチャートである。p型シリコン基板上に、濃度
が10重量%,溶媒がエチルアルコールであるシラノー
ル溶液を4000回転/分の回転速度でスピン塗布した
後、100℃の温度に保たれたホットプレート上で60
秒間ベークを行い厚さ約0.2μmのシリコン酸化膜を
形成し、試料とした。次に、トリエトキシフルオロシラ
ン(化学式F−Si(OC2 5 3 )溶液をポリテト
ラフルオロエチレン製の容器に入れ、これを室温(25
℃)に保ち、半導体基板が直接触れないようにして5〜
120分間,蒸気に曝した。この処理の前後において、
赤外吸収スペクトルを測定し、比較した。図2は、処理
前と、それぞれ処理時間を5,10,30,60,12
0分間としたときのFT−IRスペクトルを示す。同図
において、波数約1070cm-1付近にSi−O結合に
起因する吸収ピークがあり、波数約3400cm-1付近
にOH基に起因する吸収ピーク,波数約930cm-1
近にSi−OH結合に起因する吸収ピークが見られる。
本実施例に基ずく処理を行うことによって、その処理時
間が長いほどOH基,Si−OH結合に起因する吸収ピ
ークが小さくなる。このことは、膜中に含有する水分が
本実施例に基ずく処理によって減少することを示してい
る。さらに、Si−O結合に起因する吸収ピークは、本
実施例に基ずく処理により、その時間とともに大きくな
り、かつ急峻になっていることがわかる。このことは、
本実施例に基ずく処理によって、Si−O結合が強く、
かつ高密度化されていることを示している。
【0009】図3における(a)は、本実施例に基ずく
処理を室温で120分間施した後に、温度400℃,N
2 雰囲気の電気炉内で30分間熱処理したときのFT−
IRスペクトルを示す。また、比較として同図の(b)
には本実施例に基ずく処理を施さずに同じ熱処理を施し
たときのFT−IRスペクトルを示す。同図から、本実
施例に基ずく処理を行った後に、400℃の熱処理を施
すことによって、波数約3400cm-1付近のOH基に
起因する吸収ピークはほぼ完全に消失していることがわ
かる。このことは、膜中に残留する水分がほぼ完全に消
失していることを示している。
【0010】また、本実施例に基ずく処理を室温で12
0分間行い、400℃のN2 熱処理を施し、厚さ約0.
2μmのシリコン酸化膜を形成した後に面積1mm2
アルミニウム電極を形成し、リーク電流を測定した。5
Vの電圧を印加したときのリーク電流密度は、本実施例
に基ずく処理を行った場合には約5×10-9A/cm2
であり、未処理の場合のリーク電流密度(約5×10-7
A/cm2 )に比べて2桁小さいものであった。
【0011】さらに、ホットプレートで100℃のベー
クを行った後に、本実施例に基ずく処理を行っている
が、このベークは、ホットプレート以外の方法でも良
く、その温度は任意に選択できるものである。
【0012】さらに、アルコキシフルオロメタルの蒸気
圧を高めるために、加熱せしめることも可能である。ま
た、バブリングによっても効果を高めることができる。
【0013】本実施例では、シラノールを主成分とする
溶液を塗布法によって形成しているが、他の方法,すな
わち化学気相成長法,スパッタ法,真空蒸着法,浸漬
法,あるいは熱酸化法のうちの少くとも1つに適用でき
る。さらに絶縁膜材料としては、酸化シリコン以外にも
酸化アルミニウム,酸化チタン,酸化タンタル,酸化ハ
フニウム,酸化ジルコニウム等の金属酸化物に適用でき
る。
【0014】さらに本実施例で用いたトリエチルモノフ
ロオロシランは、他のアルコキシフルオロシランを用い
ることができる。
【0015】また、他の金属酸化物膜を処理する場合に
は、同種の金属から成るアルコキシフルオロメタルを用
いることが好ましい。
【0016】
【発明の効果】以上説明したように本発明は、絶縁膜を
アルコキシフロオロメタルの蒸気に曝すことによって、
膜中の含有水分量を著しく減少せしめることが可能とな
るとともに、膜の緻密化,高品質化が低温で可能となる
という著しい効果を有している。さらに、フッ素化合物
による処理を行うことから揆水性を付与できるため、水
分の吸収も著しく減じることが可能となる。また、低温
でリーク電流の少い膜が形成できるという効果も有して
いる。これらのことから、本発明を用いることにより、
半導体装置の製造における処理温度を著しく減ずること
が可能となり、半導体装置の製造歩留り,信頼性を著し
く改善できるという効果も併せ持つようになる。
【0017】したがって、本発明は、半導体装置の製造
方法として多大な効果をもたらす。
【図面の簡単な説明】
【図1】本発明の一実施例を示すプロセスのフローチャ
ートである。
【図2】本発明の一実施例の効果を示す図であり、FT
−IRスペクトルの変化を示すグラフである。
【図3】本発明の一実施例の効果を示す図であり、FT
−IRスペクトルの変化を示すグラフである。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に絶縁膜を形成する工程
    と、 アルコキシフルオロメタルを主成分とする蒸気に前記絶
    縁膜を曝す工程と、 熱処理せしめる工程と、 を有することを特徴とする半導体装置の絶縁膜処理法。
  2. 【請求項2】 前記絶縁膜は、化学気相成長法,スパッ
    タ法,真空蒸着法,塗布法,浸漬法,あるいは熱酸化法
    のすくなくとも1つの方法により形成されることを特徴
    とする請求項1記載の半導体装置の絶縁膜処理法。
  3. 【請求項3】 前記絶縁膜は、酸化シリコン,酸化アル
    ミニウム,酸化チタン,酸化タンタル,酸化ハフニウ
    ム,あるいは酸化ジルコニウムのうちの少なくとも1つ
    を主成分とする膜であることを特徴とする請求項1,も
    しくは請求項2記載の半導体装置の絶縁膜処理法。
  4. 【請求項4】 前記絶縁膜は、酸化シリコン,酸化アル
    ミニウム,酸化チタン,酸化タンタル,酸化ハフニウ
    ム,あるいは酸化ジルコニウムのうちの少なくとも1つ
    を含有する有機膜であることを特徴とする請求項1記載
    の半導体装置の絶縁膜処理法。
  5. 【請求項5】 前記アルコキシフルオロメタルは、アル
    コキシフルオロシラン,アルコキシフルオロタンタル,
    アルコキシフルオロジルコニウム,アルコキシフルオロ
    チタニウム,アルコキシフルオロハフニウム,あるいは
    アルコキシフルオロアルミニウムのうちの少なくとも1
    つであることを特徴とする請求項1,請求項2,請求項
    3,もしくは請求項4記載の半導体装置の絶縁膜処理
    法。
JP24223991A 1991-09-13 1991-09-24 半導体装置の絶縁膜処理法 Expired - Fee Related JP2739788B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP24223991A JP2739788B2 (ja) 1991-09-24 1991-09-24 半導体装置の絶縁膜処理法
KR1019920016642A KR960006961B1 (ko) 1991-09-13 1992-09-09 반도체 디바이스의 배선 구조 및 절연막 형성방법과 이것의 표면 보호막 형성 방법
US07/943,069 US5405805A (en) 1991-09-13 1992-09-10 Method for forming interconnect structure, insulating films and surface protective films of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24223991A JP2739788B2 (ja) 1991-09-24 1991-09-24 半導体装置の絶縁膜処理法

Publications (2)

Publication Number Publication Date
JPH0582512A JPH0582512A (ja) 1993-04-02
JP2739788B2 true JP2739788B2 (ja) 1998-04-15

Family

ID=17086312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24223991A Expired - Fee Related JP2739788B2 (ja) 1991-09-13 1991-09-24 半導体装置の絶縁膜処理法

Country Status (1)

Country Link
JP (1) JP2739788B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770534B2 (ja) * 1993-01-11 1995-07-31 日本電気株式会社 半導体装置の製造方法
CA2333037A1 (en) 1999-03-23 2000-09-28 Nisshinbo Industries Inc. Electrolyte composition and solid polymer electrolyte for electric double-layer capacitors, polarizable electrode-forming composition, polarizable electrode, and electric double-layer capacitors

Also Published As

Publication number Publication date
JPH0582512A (ja) 1993-04-02

Similar Documents

Publication Publication Date Title
JP3202893B2 (ja) 低温オゾン・プラズマ・アニールによる酸化タンタル薄膜製造方法
US6090723A (en) Conditioning of dielectric materials
US5405805A (en) Method for forming interconnect structure, insulating films and surface protective films of semiconductor device
US5973911A (en) Ferroelectric thin-film capacitor
US3798061A (en) Method for forming a single-layer nitride film or a multi-layer nitrude film on a portion of the whole of the surface of a semiconductor substrate or element
JPH09307074A (ja) 誘電体容量素子を用いた記憶装置及び製造方法
EP0258394B1 (en) Fabrication of solid-state devices having thin dielectric layers
KR100258979B1 (ko) 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법
JPH04360533A (ja) 化学気相成長法
JP2003523624A (ja) Cvd蒸着膜の電子ビーム改質による低誘電率材料の形成
JPH04239750A (ja) フッ素含有シリコン酸化膜の形成方法
JPH06181203A (ja) 酸化ケイ素膜の形成方法
JP2002353218A (ja) 改善された超薄型ゲート誘電体のプラズマ窒化物形成方法
KR920007106A (ko) 고체전자소자 및 그의 제조방법
JP3698885B2 (ja) 強誘電体膜を用いた装置の製造方法
JP2002203914A (ja) 2段階熱処理による半導体メモリ素子のキャパシタ製造方法
KR19980018994A (ko) 반도체 디바이스 제조 방법 및 연마액(Fabrication Method of Semiconductor Device and Abrasive Liquid Used Therein)
JP2739788B2 (ja) 半導体装置の絶縁膜処理法
JPH1140554A (ja) 絶縁膜形成材料、並びにこれを用いた絶縁膜形成方法及び半導体装置
JP3509781B2 (ja) 半導体装置の製造方法
JP3485425B2 (ja) 低誘電率絶縁膜の形成方法及びこの膜を用いた半導体装置
JPH11111712A (ja) 低誘電率絶縁膜とその形成方法及びこの膜を用いた半導体装置
JP2823878B2 (ja) 半導体集積回路の製造方法
JP2917303B2 (ja) 半導体装置の製造方法
US6458713B1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971224

LAPS Cancellation because of no payment of annual fees