JP2734909B2 - 波形データ読み出し装置 - Google Patents

波形データ読み出し装置

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JP2734909B2 JP4298192A JP29819292A JP2734909B2 JP 2734909 B2 JP2734909 B2 JP 2734909B2 JP 4298192 A JP4298192 A JP 4298192A JP 29819292 A JP29819292 A JP 29819292A JP 2734909 B2 JP2734909 B2 JP 2734909B2
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    • G10H7/02—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories
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    • G10H2210/155—Musical effects
    • G10H2210/195—Modulation effects, i.e. smooth non-discontinuous variations over a time interval, e.g. within a note, melody or musical transition, of any sound parameter, e.g. amplitude, pitch, spectral response or playback speed
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電子楽器やその他楽音
発生装置あるいは音信号処理装置などにおいて利用され
る波形データ読み出し装置に関する。
【０００２】
【従来の技術】従来、電子楽器における楽音波形を作成
するための一つの方法として、自然楽器等によって実際
に音響的に発音した音をサンプリングし、それを波形デ
ータとして予めメモリなどの記憶媒体に記憶しておき、
それを位相角データに応じて読み出す波形メモリ読出方
式が知られている。この波形メモリ読出方式は、自然楽
器の音と同等の高品質な楽音を作成することができると
いう利点を有する。この波形メモリ読出方式の中には、
波形データの１周期分を記憶するものや複数周期分を記
憶するものがある。一方、音色等の時間的変化を高品質
で表現するために、発音開始から終了（アタックからデ
ィケィ）までの全波形を記憶し、それを押鍵に伴って一
通り読み出すものもある。また、記憶容量の大型化を抑
え、データを容易に作成できるものとして、立上り部
（アタック部）の波形として複数周期分、その後の持続
部の波形として１周期分を記憶し、立上り部ではその複
数周期分の波形を一通り読み出し、続いて持続部ではそ
の１周期分の波形を繰り返して読み出すものがある。こ
れは、録音された原音をその音質を劣化させることなく
圧縮して記憶することができ、リアリティが高くかつ表
現力ある音質の楽音を忠実に再現できるという優れた特
徴を有する（特開昭５９−１０９０９０号公報）。
【０００３】このように従来の電子楽器は、メモリ等に
記憶されている波形データを発生すべき楽音の音高に応
じた読み出し速度（位相角）で読み出して再生発音する
ものであった。従って、従来の電子楽器においては、ピ
ッチベンドをかけることにより波形データの読み出し速
度をリアルタイムにコントロールしたり、そのピッチベ
ンドをピッチベンドエンベロープ発生器で変化させて波
形データの読み出し速度を時間的に変化させたりして、
特殊な効果を付与して発音していた。
【０００４】
【発明が解決しようとする課題】ところが、従来の電子
楽器は、読み出し速度を可変制御することによって、楽
音の音高を時間的に変化させるという特殊な効果を付与
することはできたが、例えば、アナログレコードの再生
装置（プレーヤー）のようにレコードを逆回転させるこ
とによって生じる音（このような再生音をスクラッチ効
果音と呼ぶ）をシミュレートして発音することはできな
かった。すなわち、従来の電子楽器は、メモリ等に記憶
されている波形データをそのサンプリングの順番でしか
読み出せなかったため、読み出し速度を変化させ、その
音高を時間的に変化させることしかできなかった。
【０００５】本発明は上述の点に鑑みてなされたもので
あり、所定のサンプリングで順番に記憶された波形デー
タを任意のレートで逆方向に読み出すことのできる波形
データ読み出し装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】 この発明に係る波形デ
ータ読み出し装置は、音に関する波形データを所定の順
序で記憶している波形記憶手段と、前記記波形記憶手段
から前記波形データを所望のピッチに対応して読み出す
ための読出レートを指定するレート指定手段と、読出し
レート及び読出し方向を制御するための時間的に可変の
スクラッチ制御データを発生するスクラッチ制御手段
と、前記レート指定手段によって指定された読出しレー
トを前記スクラッチ制御データに従って変更するもので
あって、変更された読出しレートは読出し方向の制御の
ために正又は負の値を持つレート変更手段と、前記レー
ト変更手段から与えられる前記変更された読出しレート
に基づき、該読出しレートに対応する速さでかつその正
負に応じて順又は逆方向に変化する波形データ読出用ア
ドレス信号を順次生成し、該アドレス信号に従って前記
波形記憶手段から前記波形データを読み出し、これによ
り、前記変更された読出しレートとその正負に依存して
前記波形記憶手段からの前記波形データの読み出し速度
とその読出方向が制御されるようにした読出制御手段と
を備えたものである。
【０００７】
【作用】 スクラッチ制御手段は、スクラッチアクショ
ンをシミュレートするためのものであり、発生されるス
クラッチ制御データは、読出しレート及び読出し方向を
制御するための、時間的に可変のデータである。このス
クラッチ制御データに従って、レート指定手段によって
指定された読出しレートが、変更される。スクラッチ制
御データに含まれる読出し方向を制御する情報に応じ
て、変更された読出しレートは、正又は負の値を持つ。
読出制御手段においては、上記変更された読出しレート
に基づき、該読出しレートに対応する速さでかつその正
負に応じて順又は逆方向に変化する波形データ読出用ア
ドレス信号を順次生成し、該アドレス信号に従って前記
波形記憶手段からの前記波形データの読み出しを行う。
変更された読出しレートが正の値の場合は、その値に対
応する読出し速度で波形記憶手段から波形データが順方
向に読み出され、他方、負の値の場合は、その値に対応
する読出し速度で波形記憶手段から波形データが逆方向
に読み出される。また、変更された読出しレートが０で
あれば、読出しの進行が一時中断される。こうして、変
更された読出しレートとその正負に依存して前記波形記
憶手段からの前記波形データの読み出し速度とその読出
方向が制御される。 従って、時変動可能なスクラッチ制
御データの状態に応じて、音の波形の読出しの中断、順
方向への読出しの加速、順方向への読出しの減速、又は
逆方向への読出しの変更及びその加速の又は減速、な
ど、様々なバリエーションの波形読出し制御が行なえ
る。従って、レコード回転を止めたり、加速したり、減
速したり、逆回転させたりすることによって生じるスク
ラッチ効果と同じような特殊な効果を、電子的に発生さ
れる音波形信号に対して付与することができる。特に、
所望のピッチに対応する読出しレートを変更する構成で
あるため、スクラッチアクションに応じて発生するスク
ラッチ制御データの値は、所望のピッチ変更量に応じた
相対的な値であってよく、従って、スクラッチアクショ
ンに過度の大きな動きやスピードが要求されることがな
く、極めて簡便で済む。また、スクラッチ制御データが
発生されなくなった場合若しくは変更を指示しない所定
値に設定された場合は、読出しレートが変更されず、所
望のピッチでの通常のサウンド波形再生が行われるの
で、スクラッチアクションをやめたとき、通常のサウ ン
ド再生を保証することができる。
【０００８】
【実施例】以下、この発明の実施例を添付図面に従って
詳細に説明する。図１は、この発明に係る波形データ読
み出し装置を内蔵した電子楽器の全体構成を示すハード
ブロック図である。図１の実施例において、鍵盤１１は
発音すべき楽音の音高を選択するための複数の鍵を備え
たものであり、各鍵に対応してキースイッチを有してい
る。押鍵検出手段１２は鍵盤１１の状態（押鍵された鍵
があるかどうか）、すなわち鍵盤１１内の各キースイッ
チのオン・オフを検出するものであり、例えば各キース
イッチを順番に走査する走査回路と、その走査結果をエ
ンコードする回路とを含んで構成されている。押鍵検出
手段１２は、押鍵された鍵を示すノートコード信号ＮＣ
Ｄをレート発生手段１３に、押鍵されたことを示すノー
トオンパルス信号ＮＯＮＰをレートオフセットエンベロ
ープ発生手段１９及びアドレスカウンタ２０に、押鍵状
態持続中を示すノートオン信号ＮＯＮをアドレスカウン
タ２０及び音量エンベロープ発生手段２３にそれぞれ出
力する。従って、押鍵検出手段１２からノートオン信号
ＮＯＮが出力されなくなった時点でその鍵は離鍵された
ことを示す。また、押鍵検出手段１２は、キースイッチ
からの出力に基づいて押し下げ時の押鍵操作速度を判別
してイニシャルタッチデータや、鍵盤１１の各鍵に関連
して、鍵押圧持続時における押圧力検出装置の出力から
押圧力を検出してアフタタッチデータ等を出力する。
【０００９】スクラッチ円盤１４は円盤状の回転テーブ
ルからなる操作子と、この操作子の回転方向及び回転量
に応じたパルス信号を発生するロータリーエンコーダー
とから構成される。角度変化検出手段１５はスクラッチ
円盤１４から出力されるパルス信号を入力し、それに基
づいてスクラッチ円盤１４の回転角度の変化量を検出し
てスケーリング手段１６に出力する。すなわち、角度変
化検出手段１５はスクラッチ円盤１４が回転した場合に
その回転量に応じたデータを出力し、スクラッチ円盤１
４が回転していない、停止した状態の時には何のデータ
も出力しない。
【００１０】レンジ設定手段１７はスクラッチ円盤１４
の１回転がメモリ波形読み出し速度のレンジデータ（例
えば、１／２秒、１秒、２秒、４秒、８秒のいずれか）
を選択設定するための操作子であり、設定された読み出
し速度のレンジデータはスケーリング手段１６に出力さ
れる。スケーリング手段１６は、角度変化検出手段１５
からの角度変化量に対してレンジ設定手段１７からのレ
ンジデータを乗算し、その乗算結果をスクラッチデータ
ＳＣＤとしてレート発生手段１３に出力する。例えば、
レンジデータが１秒で、角度変化量が１／４の場合に、
スケーリング手段１６からは０．２５秒に相当するスク
ラッチデータＳＣＤが出力されることとなる。
【００１１】パラメータ設定手段１８は、レートオフセ
ットエンベロープ発生手段１９及び音量エンベロープ発
生手段２３がそれぞれ発生すべきエンベロープ波形の種
類を指定するためのパラメータを出力する。レートオフ
セットエンベロープ発生手段１９は、パラメータ設定手
段１８によって予め設定されたパラメータに応じたレー
トオフセットエンベロープデータＲＯＥを押鍵検出手段
１２からのノートオン信号ＮＯＮの入力に同期してレー
ト発生手段１３に出力する。図２は、このレートオフセ
ットエンベロープ発生手段１９の発生するレートオフセ
ットエンベロープデータＲＯＥの一例を示す図であり、
横軸に時間、縦軸にレベルを示す。図２のレートオフセ
ットエンベロープデータＲＯＥは時刻ｔ１までは『０』
であり、時刻ｔ１から徐々に『ＲＯＥ１』まで減少す
る。そして、時刻ｔ２から再び減少して最小値『ＲＯＥ
ｍｉｎ』に達し、時刻ｔ３から徐々に増加して『０』に
戻る。
【００１２】スクラッチデータＳＣＤが『０』で、図２
のようなレートオフセットエンベロープデータＲＯＥだ
けがレート発生手段１３に入力したと仮定すると、レー
ト発生手段１３は図３のようなレートデータＲＤをアド
レスカウンタ２０に出力するようになる。従って、波形
メモリ２１の再生スピードも図３のように変化すること
となる。すなわち、レートオフセットエンベロープデー
タＲＯＥが『０』の期間（ｔ０〜ｔ１）はレートデータ
ＲＤは通常の再生スピードの値であるが、レートオフセ
ットエンベロープデータＲＯＥが時刻ｔ１から徐々に減
少して『ＲＯＥ１』になると、レートデータＲＤは
『０』となり、再生は停止する。そして、さらに時刻ｔ
２からレートオフセットエンベロープデータＲＯＥが減
少して最小値『ＲＯＥｍｉｎ』に達すると、レートデー
タＲＤは負の値となり、逆方向への再生を開始する。そ
して、時刻ｔ３以降はレートオフセットエンベロープデ
ータＲＯＥが徐々に増加していきレートデータＲＤは正
の値となり、通常の再生スピードに達する。
【００１３】音量エンベロープ発生手段２３は、パラメ
ータ設定手段１８によって予め設定されたパラメータに
応じた音量エンベロープ信号を押鍵検出手段１２からの
ノートオンパルスＮＯＮＰの入力に同期して乗算器２４
に出力する。なお、音量エンベロープ発生手段２３は、
イニシャルタッチデータやアフタタッチデータに基づい
てエンベロープ信号を可変制御して出力してもよい。
【００１４】レート発生手段１３は、押鍵検出手段１２
からのノートコードＮＣＤ、スケーリング手段１６から
のスクラッチデータＳＣＤ及びレートオフセットエンベ
ロープ発生手段１９からのレートオフセットエンベロー
プデータＲＯＥを入力し、これらの信号に基づいたレー
トデータＲＤをアドレスカウンタ２０に出力する。この
レートデータＲＤは、整数部と小数部とからなるデータ
である。なお、レート発生手段１３の詳細構成について
は後述する。
【００１５】アドレスカウンタ２０は、押鍵検出手段１
２からのノートオンパルスＮＯＮＰによって初期アドレ
スにリセットされ、レートデータＲＤの大きさに応じて
順次変化する波形メモリ２１の読み出しアドレスを出力
する。なお、アドレスカウンタ２０から出力される読み
出しアドレスのうち、波形メモリ２１に出力されるの
は、整数部のデータであり、小数部のデータは補間手段
２２に出力される。アドレスカウンタ２０はレートデー
タＲＤの値が小さい時はアドレスの増加量は小さくな
り、楽音波形信号の音高も低くなり、レートデータＲＤ
が大きい時はアドレスの増加量も大きくなり、楽音波形
信号の音高も高くなる。また、逆にアドレスカウンタ２
０はレートデータＲＤの値が負の場合には、アドレスを
順次減少させ、波形メモリ２１から波形データを逆方向
に読み出すようになる。なお、アドレスカウンタ２０の
詳細構成については後述する。波形メモリ２１は、図４
のように立上り部（アタック部）の波形データとして複
数周期分、その後の持続部（ループ部）の波形データと
して１周期分を記憶しているものである。
【００１６】補間手段２２は、アドレスカウンタ２０か
らアドレスの小数部を入力し、それに応じて波形メモリ
２１の波形データを補間処理する。乗算器２４は、補間
手段２２で補間処理された楽音波形信号に音量エンベロ
ープ発生手段２３からの音量エンベロープ信号を乗算
し、その乗算結果を楽音信号としてデジタル−アナログ
変換器（ＤＡＣ）２５に出力する。デジタル−アナログ
変換器２５は乗算器２４からの楽音波形データをアナロ
グの楽音信号に変換してサウンドシステム２６に出力す
る。サウンドシステム２６はスピーカ及び増幅器等で構
成され、ＤＡＣ２５からのアナログの楽音信号に応じた
楽音を発生する。
【００１７】図５は、図１のレート発生手段１３の詳細
構成を示す図である。ｆナンバ変換手段１３１は、押鍵
検出手段１２からのノートコードデータＮＣＤに応じた
周波数データｆをレートオフセット発生手段１３２及び
加算器１３３に出力する。レートオフセット発生手段１
３２は、加算器１３５からのオフセットデータＸ１及び
周波数データｆを入力し、これに応じたレートオフセッ
トデータＲＯを加算器１３３及び減算器１３８に出力す
る。図６はレートオフセット発生手段１３２のレートオ
フセットデータＲＯの発生特性を示す図であり、横軸に
加算器１３５から出力されるオフセットデータＸ１を、
縦軸にレートオフセットデータＲＯを割り当ててある。
図から明らかなように、レートオフセット発生手段１３
２は、レートオフセットデータＲＯとして最大値（１
６．０００−ｆ）から最小値（−１６．０００−ｆ）ま
での値を出力する。
【００１８】加算器１３３は周波数データｆとレートオ
フセットデータＲＯとを加算して、その加算値をレート
データＲＤＸとして上位ビット拡張手段１３９に出力す
る。従って、加算器１３３からは最大値『１６』から最
小値『−１６』までのレートデータＲＤＸが出力される
ようになる。レートデータＲＤＸの最大値及び最小値の
絶対値を『１６』としたのは、アドレスカウンタ２０の
飛ばし読みの限界が４オクターブ（１６サンプリング周
期）に相当するからである。
【００１９】加算器１３４はスケーリング手段１６から
のスクラッチデータＳＣＤとレートオフセットエンベロ
ープ発生手段１９からのレートオフセットエンベロープ
データＲＯＥとを加算し、その加算値『ＳＣＤ＋ＲＯ
Ｅ』を加算器１３５に出力する。加算器１３５は加算器
１３４からの加算値『ＳＣＤ＋ＲＯＥ』と減算器１３８
からの減算値『Ｘ０−ＲＯ』とを加算し、その加算値Ｘ
１（＝ＳＣＤ＋ＲＯＥ＋Ｘ０−ＲＯ）をディレイ回路１
３６及びレートオフセット発生手段１３２に出力する。
ディレイ回路１３６は加算値Ｘ１を１サンプリング周期
だけ遅延させて、その遅延信号Ｘ０を減算器１３８に出
力する。減算器１３８は遅延信号Ｘ０からレートオフセ
ットデータＲＯを減算し、その減算値『Ｘ０−ＲＯ』を
加算器１３５に出力する。すなわち、加算器１３５、デ
ィレイ回路１３６及び減算器１３８から構成されるルー
プは、加算器１３４から出力される加算値『ＳＣＤ＋Ｒ
ＯＥ』をインクリメント処理し、レートオフセットデー
タＲＯをデクリメント処理する。従って、加算値『ＳＣ
Ｄ＋ＲＯＥ』によって加算値Ｘ１の値は徐々に大きくな
るが、加算値『ＳＣＤ＋ＲＯＥ』がゼロになると、加算
値Ｘ１の値は今度は徐々に減少し、ゼロになる。
【００２０】上位ビット拡張手段１３９は加算器１３３
からのレートデータＲＤＸのビット数をアドレスカウン
タ２０のビット数に適合するようにビット拡張を行い、
ビット拡張されたレートデータＲＤをアドレスカウンタ
２０に出力する。このようにして、レート発生手段１３
は、スケーリング手段１６からのスクラッチデータＳＣ
Ｄとレートオフセットエンベロープ発生手段１９からの
レートオフセットエンベロープデータＲＯＥとの加算値
に応じて『＋１６』から『−１６』までの範囲にあるレ
ートデータＲＤをアドレスカウンタ２０に出力するよう
になる。なお、この電子楽器に従来技術で説明したピッ
チエンベロープ発生回路が発生するピッチエンベロープ
信号を付加する場合には、ｆナンバ発生回路１３１の前
段において、セント単位で与えられるノートコードデー
タに対してセント単位で与えられるピッチエンベロープ
信号を加算することにより実現される。
【００２１】レート発生手段１３の構成は上述の通りで
あり、レート発生手段１３から発生されるレートデータ
の値を正の値から負の値まで任意に変化可能である。従
って、波形メモリ２１が波形データの１周期分を記憶し
ているものや発音開始から終了（アタックからディケ
ィ）までの全波形データを記憶しているものであれば、
アドレスカウンタ２０は単純にレートデータＲＤの値を
累算すればよい。ところが、この実施例では、波形メモ
リ２１は図４のように立上り部（アタック部）の波形デ
ータとして複数周期分、その後の持続部（ループ部）の
波形データとして１周期分を記憶しているので、アドレ
スカウンタ２０はレートデータＲＤを単純に累算処理し
ただけでは波形メモリ２１から波形データを読み出すこ
とができない。そこで、この実施例ではアドレスカウン
タ２０はこのような波形メモリ２１から波形データを読
み出すために次のような構成になっている。
【００２２】図７は図１のアドレスカウンタ２０の詳細
構成を示す図である。なお、この実施例では、アタック
部の波形データを読み出している途中でレート発生手段
１３からマイナスのレートデータＲＤが出力された場合
には、アドレスカウンタ２０は波形メモリ２１のアタッ
ク部の波形データを逆方向に読み出し、アタック部の波
形データを全て読み出した時点で読み出しを終了する。
また、ループ部の波形データを読み出している途中でマ
イナスのレートデータＲＤが出力された場合には、その
ループ部の波形データを逆方向に繰り返して読み出し、
アタック部の波形データの読み出しは行わない。
【００２３】加算器４１はレート発生手段１３からのレ
ートデータＲＤを入力し、それにディレイ回路４２、セ
レクタ回路４３及びゲート回路４４を経由して出力され
る１サンプリング周期前のレートデータを加算して減算
器４５のプラス端子及びディレイ回路４２に出力する。
ディレイ回路４２は加算器４１の加算結果（累算値）を
１サンプリング周期だけ遅延させて、セレクタ回路４３
に出力する。セレクタ回路４３はディレイ回路４２及び
４７の出力をセレクタ回路５７の出力レベルに応じて選
択的にゲート回路４４に出力する。
【００２４】ゲート回路４４は、ノア回路５４からハイ
レベル“１”の論理和否定値を入力することによってゲ
ートを開き、ローレベル“０”を入力することによって
ゲートを閉じる。すなわち、ゲート回路４４はノア回路
５４を経由してノートオンパルスＮＯＮＰを入力し、そ
れがハイレベル“１”になった時点でローレベル“０”
の論理和否定値をゲート回路４４に出力し、そのゲート
を一旦閉じる。そして、ノートオンパルスＮＯＮＰがロ
ーレベル“０”になった時点でハイレベル“１”の論理
和否定値をゲート回路４４に出力し、そのゲートを開
く。従って、ゲート回路はノートオンパルスＮＯＮＰを
入力する毎に累算値をリセットするという働きをする。
また、ゲート回路４４は、ゲートを開いている間はセレ
クタ回路４３からの累算値を加算器４１、オールゼロ検
出器５２及び加算器５８に出力し続けるが、ノア回路５
４を経由してストップ信号発生器５３からハイレベル
“１”のストップ信号ＳＰを入力すると、その時点でゲ
ートを閉じることとなる。
【００２５】アンド回路４８はレートデータＲＤの最上
位ビット（ＭＳＢ）及びループ部検出器５１からのルー
プ信号ＬＰを入力し、両方の論理積をとり、その結果を
セレクト信号ＳＪとしてセレクタ回路４９、５０及び５
７に出力する。レートデータＲＤが正の値だと、その最
上位ビットはローレベル“０”であり、負の値だとハイ
レベル“１”である。ループ信号ＬＰは加算器４１から
出力される累算値が図４の波形データの波形スタートア
ドレスＷＳＡからループエンドアドレスＬＥＡまでの間
に位置する場合にはローレベル“０”であり、累算値が
一旦ループエンドアドレスＬＥＡ以上となりループスタ
ートアドレスＬＳＡからループエンドアドレスＬＥＡま
での間に位置する場合にはハイレベル“１”である。従
って、アンド回路４８はレートデータＲＤが負の値であ
り、かつ、加算器４１から出力される累算値がループス
タートアドレスＬＳＡからループエンドアドレスＬＥＡ
までの間に位置する場合に限り、ハイレベル“１”のセ
レクト信号ＳＪを出力し、これ以外の場合にはローレベ
ル“０”のセレクト信号ＳＪを出力する。
【００２６】セレクタ回路４９は図４の波形データにお
けるループスタートアドレスＬＳＡ及びループエンドア
ドレスＬＥＡを入力し、アンド回路４８のセレクト信号
ＳＪがローレベル“０”の時にループスタートアドレス
ＬＳＡを、ハイレベル“１”の時にループエンドアドレ
スＬＥＡを加算器４６に出力する。セレクタ回路５０は
図４の波形データにおけるループスタートアドレスＬＳ
Ａ及びループエンドアドレスＬＥＡを入力し、アンド回
路４８のセレクト信号ＳＪがローレベル“０”の時にル
ープエンドアドレスＬＥＡを、ハイレベル“１”の時に
ループスタートアドレスＬＳＡを減算器４５のマイナス
端子に出力する。
【００２７】減算器４５は加算器４１から出力される累
算値からセレクタ５０で選択されたループスタートアド
レスＬＳＡ又はループエンドアドレスＬＥＡを減算し、
その減算値を加算器４６に出力する。累算値がループス
タートアドレスＬＳＡ又はループエンドアドレスＬＥＡ
よりも小さい場合には、減算器４５の減算結果は負の値
となり、減算器４５はハイレベル“１”のキャリーアウ
ト信号ＣＯをループ検出部５１及びディレイ回路５５に
出力し、逆に累算値がループスタートアドレスＬＳＡ又
はループエンドアドレスＬＥＡよりも大きい場合には、
減算結果は正の値となるので、減算器４５はローレベル
“０”のキャリーアウト信号ＣＯをループ検出部５１及
びディレイ回路５５に出力する。加算器４６は減算器４
５の減算結果の値にセレクタ４９で選択されたループス
タートアドレスＬＳＡ又はループエンドアドレスＬＥＡ
のいずれか一方を加算し、その加算値をディレイ回路４
７に出力する。ディレイ回路４７は加算器４６の加算値
を１サンプリング周期だけ遅延させて、セレクタ回路４
３に出力する。
【００２８】ループ部検出器５１は通常はローレベル
“０”のループ信号ＬＰをアンド回路４８及びストップ
信号発生器５３に出力し続けるが、ノートオンパルスＮ
ＯＮＰを入力した後ノートオン信号ＮＯＮがハイレベル
“１”の状態で、減算器４５からローレベル“０”のキ
ャリーアウト信号ＣＯが発生した場合には、加算器４１
の累算値が図４の波形データのループエンドアドレスＬ
ＥＡに達したことを意味するので、ハイレベル“１”の
ループ信号ＬＰを出力する。
【００２９】オールゼロ検出回路５２はゲート回路４４
から出力される累算値を入力し、その値が『０』以下に
なった時点でオールゼロ信号ＡＺをストップ信号発生器
５３に出力する。ストップ信号発生器５３はループ信号
ＬＰ、ノートオンパルスＮＯＮＰ及びオールゼロ信号Ａ
Ｚを入力し、ノートオンパルスＮＯＮＰを入力した後ル
ープ信号ＬＰがローレベル“０”の状態でオールゼロ信
号ＡＺを入力したら、その時点でハイレベル“１”のス
トップ信号ＳＰをノア回路５４に出力する。そして、ス
トップ信号発生器５３はノートオンパルスＮＯＮＰを入
力することによってリセットされ、ローレベル“０”の
ストップ信号ＳＰを出力するようになる。
【００３０】すなわち、この実施例においてゲート回路
４４から出力される累算値が『０』以下になるというこ
とは、レートデータＲＤが負の値となり、アタック部の
波形データが逆方向に読み出されたことを意味する。従
って、ストップ信号発生器５３はオールゼロ検出回路５
２からオールゼロ信号ＡＺが出力された時点で波形メモ
リ２１の読み出しを終了するために、ハイレベル“１”
のストップ信号ＳＰをノア回路５４に出力する。ノア回
路５４はストップ信号ＳＰ及びノートオンパルスＮＯＮ
Ｐを入力し、両者の論理和の否定値をゲート回路４４に
出力する。すなわち、ノア回路５４はストップ信号ＳＰ
及びノートオンパルスＮＯＮＰが共にローレベル“０”
の場合にハイレベル“１”の論理和の否定値を出力し、
これ以外の場合にはローレベル“０”を出力する。従っ
て、ノア回路５４はストップ信号発生器５３からハイレ
ベル“１”のストップ信号ＳＰを入力した時点で、ロー
レベル“０”の論理和否定値をゲート回路４４に出力す
る。
【００３１】ディレイ回路５５は減算器４５からのキャ
リーアウト信号ＣＯを入力し、それを１サンプリング周
期だけ遅延させてインバータ回路５６及びセレクタ回路
５７に出力する。インバータ回路５６はディレイ回路５
５の出力の否定値をセレクタ回路５７に出力する。セレ
クタ回路５７はアンド回路４８から出力されるセレクト
信号ＳＪを入力し、そのレベルに応じていずれか一方の
入力信号をセレクタ４３の選択端子に出力する。加算器
５８は波形スタートアドレスＷＳＡとゲート回路４４か
ら出力される累算値とを加算し、それを波形メモリ２１
の読み出しアドレスとして出力する。
【００３２】次に、図７のアドレスカウンタ２０の動作
例を説明する。まず、レートデータＲＤが正の値（一定
値）である場合におけるアドレスカウンタ２０の動作を
説明する。鍵盤１１が操作されると、押鍵検出手段１２
はノートオンパルスＮＯＮＰを出力する。このノートオ
ンパルスＮＯＮＰを入力したループ部検出器５１はルー
プ信号ＬＰをローレベル“０”にリセットする。また、
ノア回路５４はノートオンパルスＮＯＮＰのハイレベル
“１”を入力することにゲート回路４４にローレベル
“０”の論理和否定値出力する。ローレベル“０”の論
理和否定値を入力したゲート回路４４はゲートを閉じる
ので、加算器４１、ディレイ回路４２、セレクタ回路４
３及びゲート回路４４からなる累算ループの累算値は
『０』にリセットされる。従って、加算器５８は波形ス
タートアドレスＷＳＡを波形メモリ２１に出力する。
【００３３】そして、ノートオンパルスＮＯＮＰがロー
レベル“０”に変化した時点で、ストップ信号発生器５
３はリセットされ、ローレベル“０”のストップ信号Ｓ
Ｐを出力する。ノア回路５４はハイレベル“１”の論理
和否定値をゲート回路４４に出力する。ゲート回路４４
はハイレベル“１”の入力によってゲートを開くように
なる。このとき、レートデータＲＤは正の値なので、そ
の最上位ビットＭＳＢとしてローレベル“０”がアンド
回路４８には入力しているので、アンド回路４８はロー
レベル“０”のセレクト信号ＳＪをセレクタ回路４９、
５０及び５７に出力する。セレクタ回路４９はループス
タートアドレスＬＳＡを加算器４６に出力し、セレクタ
回路５０はループエンドアドレスＬＥＡを減算器４５に
出力する。
【００３４】また、セレクタ回路５７はインバータ回路
５６の否定値をセレクタ回路４３に出力する。なお、ノ
ートオンパルスＮＯＮＰが出力された時点においては、
加算器４１から出力される累算値はループエンドアドレ
スＬＥＡよりも小さいので、減算器４５からはハイレベ
ル“１”のキャリーアウト信号ＣＯが出力され、セレク
タ回路５７からはローレベル“０”のセレクト信号がセ
レクタ回路４３に出力される。従って、セレクタ回路４
３はディレイ回路４２の出力を選択してゲート回路４４
を介して加算器５８に出力する。加算器５８は加算器４
１及びディレイ回路４２を経由してきたレートデータＲ
Ｄと波形スタートアドレスＷＳＡとの加算値『ＷＳＡ＋
ＲＤ』を波形メモリ２１に出力する。以後、加算器４
１、ディレイ回路４２、セレクタ回路４３及びゲート回
路４４からなる累算ループの累算値は『２×ＲＤ』、
『３×ＲＤ』、『４×ＲＤ』・・・のようにレートアド
レスＲＤに応じた値だけ増加していき、加算器５８から
も『ＷＳＡ＋２×ＲＤ』、『ＷＳＡ＋３×ＲＤ』、『Ｗ
ＳＡ＋４×ＲＤ』、・・・のような読み出しアドレスが
順番に出力されるようになる。
【００３５】加算器４１から出力される累算値『ｎ×Ｒ
Ｄ』がループエンドアドレスＬＥＡよりも小さい値、す
なわち、波形メモリ２１からアタック部及びループ部の
波形データを一通り読み出していない時点で、レートデ
ータＲＤが負の値（ここでは『−ｒｄ』とする）に変化
した場合について説明する。この場合に、レートデータ
『−ｒｄ』は負の値なので、その最上位ビットＭＳＢは
ハイレベル“１”となるが、アンド回路４８には依然と
してローレベル“０”のループ信号ＬＰが入力している
ので、そのセレクト信号ＳＪはローレベル“０”のまま
であり、セレクタ４３、４９、５０及び５７の選択状態
は何ら変わらない。以後、加算器４１、ディレイ回路４
２、セレクタ回路４３及びゲート回路４４からなる累算
ループの累算値は『ｎ×ＲＤ−ｒｄ』、『ｎ×ＲＤ−２
×ｒｄ』、『ｎ×ＲＤ−３×ｒｄ』・・・のように負の
レートアドレス『−ｒｄ』に応じた値だけ減少してい
き、加算器５８からも『ＷＳＡ＋ｎ×ＲＤ−ｒｄ』、
『ＷＳＡ＋ｎ×ＲＤ−２×ｒｄ』、『ＷＳＡ＋ｎ×ＲＤ
−３×ｒｄ』、・・・のような読み出しアドレスが逆方
向に順番に出力されるようになる。
【００３６】そして、このような累算処理をｍ回繰り返
し、『ｍ×ｒｄ』が『ｎ×ＲＤ』よりも大きく（ｍ×ｒ
ｄ≧ｎ×ＲＤ）なると、加算器５８から出力される読み
出しアドレスが図４の波形データの波形スタートアドレ
スＷＳＡに達したことを意味するので、オールゼロ検出
器５２はオールゼロ信号ＡＺをストップ信号発生器５３
に出力する。ストップ信号発生器５３はオールゼロ信号
ＡＺを入力した時点で、ノア回路５４にハイレベル
“１”のストップ信号ＳＰを出力するので、ゲート回路
４４が閉じて、もはやアドレスカウント処理は行われな
くなる。
【００３７】今度は、加算器４１から出力される累算値
がループエンドアドレスＬＥＡよりも大きい値となり、
ループ部の波形データを繰り返し読み出している途中
で、レートデータＲＤが負の値『−ｒｄ』に変化する場
合について説明する。加算器４１から出力される累算値
がループエンドアドレスＬＥＡよりもΔａだけ大きくな
ると、減算器４５から出力される減算値は正の値Δａと
なる。従って、減算器４５はローレベル“０”のキャリ
ーアウト信号ＣＯを出力する。減算器４５からローレベ
ル“０”のキャリーアウト信号ＣＯが出力するというこ
とは、アタック部及びループ部の波形データが一通り読
み出されたことを意味する。従って、ローレベル“０”
のキャリーアウト信号ＣＯを入力したループ部検出器５
１は、ノートオンパルスＮＯＮＰによってリセットされ
るまでの間、ハイレベル“１”のループ信号ＬＰをアン
ド回路４８及びストップ信号発生器５３に出力し続け
る。ストップ信号発生器５３はハイレベル“１”のルー
プ信号ＬＰの入力によって、これ以後、オールゼロ検出
器５２からのオールゼロ信号ＡＺの入力を無視する。
【００３８】このように、ループ信号ＬＰがハイレベル
“１”になったとしても、レートデータＲＤはまだ正の
値なので、アンド回路４８は依然としてローレベル
“０”のセレクト信号ＳＪを出力し続ける。従って、セ
レクタ回路４９、５０及び５７の選択状態は変化しな
い。ところが、ディレイ回路５５は１サンプリング周期
遅れた時点でローレベル“０”のキャリーアウト信号Ｃ
Ｏをインバータ回路５６に出力するようになるので、セ
レクタ回路５７はハイレベル“１”の信号をセレクタ回
路４３の選択端子に出力する。セレクタ回路４３はディ
レイ回路４７の出力値をゲート回路４４を経由して出力
する。ディレイ回路４７の出力値は減算器４５の減算値
ΔａとループスタートアドレスＬＳＡとを加算した値
『ＬＳＡ＋Δａ』である。従って、加算器５８からは
『ＷＳＡ＋ＬＳＡ＋Δａ』の読み出しアドレスが出力さ
れるようになる。
【００３９】そして、次のサンプリング周期では、加算
器４１はゲート回路４４の出力値『ＬＳＡ＋Δａ』とレ
ートデータＲＤとの加算値『ＬＳＡ＋Δａ＋ＲＤ』を新
しい累算値として出力する。この新しい累算値『ＬＳＡ
＋Δａ＋ＲＤ』はループエンドアドレスＬＥＡよりも小
さいので、今度は減算器４５はハイレベル“１”のキャ
リーアウトＣＯを出力する。ディレイ回路５５は１サン
プリング周期遅れた時点でハイレベル“１”のキャリー
アウト信号ＣＯをインバータ回路５６に出力するので、
セレクタ回路５７はローレベル“０”のセレクト信号を
セレクタ回路４３に対して出力する。従って、セレクタ
回路４３はディレイ回路４２の出力を選択してゲート回
路４４を介して加算器５８に出力する。加算器５８は加
算器４１及びディレイ回路４２を経由してきた累算値
『ＬＳＡ＋Δａ＋ＲＤ』と波形スタートアドレスＷＳＡ
との加算値『ＷＳＡ＋ＬＳＡ＋Δａ＋ＲＤ』を波形メモ
リ２１に出力する。
【００４０】以後、加算器４１、ディレイ回路４２、セ
レクタ回路４３及びゲート回路４４からなる累算ループ
の累算値は『ＬＳＡ＋Δａ＋２×ＲＤ』、『ＬＳＡ＋Δ
ａ＋３×ＲＤ』、『ＬＳＡ＋Δａ＋４×ＲＤ』・・・の
ようにレートアドレスＲＤに応じた値だけ増加してい
き、加算器５８は『ＷＳＡ＋ＬＳＡ＋Δａ＋２×Ｒ
Ｄ』、『ＷＳＡ＋ＬＳＡ＋Δａ＋３×ＲＤ』、『ＷＳＡ
＋ＬＳＡ＋Δａ＋４×ＲＤ』、・・・のような読み出し
アドレスを順番に出力する。そして、加算器４１から出
力される累算値が再びループエンドアドレスＬＥＡより
も大きくなった時点で、今度はその減算値Δｂとループ
スタートアドレスＬＳＡとの加算値『ＬＳＡ＋Δｂ』に
対してレートデータＲＤを次々と加算していき、ループ
部の波形データを読み出していく。
【００４１】このように波形メモリ２１からループ部の
波形データが繰り返し読み出されている時点でレートデ
ータＲＤが負の値『−ｒｄ』に変化すると、レートデー
タの最上位ビットＭＳＢはハイレベル“１”となる。こ
のとき、ループ信号ＬＰは既にハイレベル“１”なの
で、アンド回路４８はハイレベル“１”のセレクト信号
ＳＪをセレクタ回路４９、５０及び５７に出力し、それ
らの選択状態を変更させる。すなわち、セレクタ回路４
９はループエンドアドレスＬＥＡを加算器４６に出力
し、セレクタ回路５０はループスタートアドレスＬＳＡ
を減算器４５に出力する。セレクタ回路５７はディレイ
回路５５の出力をそのままセレクタ回路４３の選択端子
に出力する。
【００４２】なお、アンド回路４８からハイレベル
“１”のセレクト信号ＳＪが出力した時点におけるゲー
ト回路４４の出力値がループスタートアドレスＬＳＡよ
りも『ＬＳＥ』だけ大きい値『ＬＳＡ＋ＬＳＥ』だとす
ると、加算器４１からは負のレートデータ『−ｒｄ』の
加算された値『ＬＳＡ＋ＬＳＥ−ｒｄ』が出力する。減
算器４５からの減算値『ＬＳＥ−ｒｄ』が正の値であれ
ば、減算器４５はローレベル“０”のキャリーアウト信
号ＣＯを出力する。セレクタ回路５７はローレベル
“０”のセレクト信号をセレクタ回路４３の選択端子に
対して出力する。セレクタ回路４３はディレイ回路４２
の出力を選択してゲート回路４４を介して加算器５８に
出力する。加算器５８は加算器４１及びディレイ回路４
２を経由して出力される加算値『ＬＳＡ＋ＬＳＥ−ｒ
ｄ』と波形スタートアドレスＷＳＡとの加算値『ＷＳＡ
＋ＬＳＡ＋ＬＳＥ−ｒｄ』を波形メモリ２１に出力す
る。
【００４３】以後、加算器４１、ディレイ回路４２、セ
レクタ回路４３及びゲート回路４４からなる累算ループ
の累算値は『ＬＳＡ＋ＬＳＥ−２×ｒｄ』、『ＬＳＡ＋
ＬＳＥ−３×ｒｄ』、『ＬＳＡ＋ＬＳＥ−４×ｒｄ』・
・・のように負のレートデータ『−ｒｄ』に応じた値だ
け徐々に減少していき、加算器５８からも『ＷＳＡ＋Ｌ
ＳＡ＋ＬＳＥ−２×ｒｄ』、『ＷＳＡ＋ＬＳＡ＋ＬＳＥ
−３×ｒｄ』、『ＷＳＡ＋ＬＳＡ＋ＬＳＥ−４×ｒ
ｄ』、・・・のような読み出しアドレスが逆方向に順番
に出力され、波形メモリ２１からはループ部の波形デー
タが逆方向に読み出されるようになる。そして、このよ
うな累算処理をｍ回繰り返し、『ｍ×ｒｄ』が『ＬＳ
Ｅ』より大きくなると、加算器４１から出力される累算
値『ＬＳＡ＋ＬＳＥ−ｍ×ｒｄ』はループスタートアド
レスＬＳＡよりも小さくなる。加算器４１から出力され
る累算値がループスタートアドレスＬＳＡよりもΔｃだ
け小さくなると、減算器４５から出力される減算値は負
の値Δｃ（＝ＬＳＥ−ｍ×ｒｄ）となる。従って、減算
器４５はハイレベル“１”のキャリーアウト信号ＣＯを
出力する。従って、ハイレベル“１”のキャリーアウト
信号ＣＯを入力したディレイ回路５５は１サンプリング
周期遅れた時点でハイレベル“１”のキャリーアウト信
号ＣＯをセレクタ回路５７に出力する。セレクタ回路５
７はディレイ回路５５の出力値、すなわちハイレベル
“１”の信号をそのままセレクタ回路４３の選択端子に
出力する。セレクタ回路４３はディレイ回路４７の出力
値をゲート回路４４を経由して出力する。ディレイ回路
４７の出力値は減算器４５の減算値『−Δｃ』とループ
エンドアドレスＬＥＡとを加算した値『ＬＥＡ−Δｃ』
である。従って、加算器５８からは『ＷＳＡ＋ＬＥＡ−
Δｃ』の読み出しアドレスが出力されるようになる。
【００４４】そして、次のサンプリング周期では、加算
器４１はゲート回路４４の出力値『ＬＥＡ＋Δｃ』と負
のレートデータ『−ｒｄ』との加算値『ＬＥＡ−Δｃ−
ｒｄ』を新しい累算値として出力する。この新しい累算
値『ＬＥＡ−Δｃ−ｒｄ』はループエンドアドレスＬＥ
Ａよりも小さいので、今度は減算器４５はローレベル
“０”のキャリーアウトＣＯを出力する。ディレイ回路
５５は１サンプリング周期遅れた時点でローレベル
“０”のキャリーアウト信号ＣＯをセレクタ回路５７を
介してセレクタ回路４３に出力するので、セレクタ回路
４３はディレイ回路４２の出力を選択してゲート回路４
４を介して加算器５８に出力する。加算器５８は加算器
４１及びディレイ回路４２を経由してきた累算値『ＬＥ
Ａ−Δｃ−ｒｄ』と波形スタートアドレスＷＳＡとの加
算値『ＷＳＡ＋ＬＥＡ−Δｃ−ｒｄ』を波形メモリ２１
に出力する。
【００４５】以後、加算器４１、ディレイ回路４２、セ
レクタ回路４３及びゲート回路４４からなる累算ループ
の累算値は『ＬＥＡ−Δｃ−２×ｒｄ』、『ＬＥＡ−Δ
ｃ−３×ｒｄ』、『ＬＥＡ−Δｃ−４×ｒｄ』・・・の
ように負のレートデータ『−ｒｄ』に応じた値だけ徐々
に減少していき、加算器５８からも『ＷＳＡ＋ＬＥＡ−
Δｃ−２×ｒｄ』、『ＷＳＡ＋ＬＥＡ−Δｃ−３×ｒ
ｄ』、『ＷＳＡ＋ＬＥＡ−Δｃ−４×ｒｄ』、・・・の
ような読み出しアドレスが逆方向に順番に出力され、波
形メモリ２１からはループ部の波形データが逆方向に読
み出されるようになる。そして、加算器４１から出力さ
れる累算値が再びループスタートアドレスＬＳＡよりも
小さくなった時点で、今度はその減算値『−Δｄ』とル
ープエンドアドレスＬＥＡとの加算値『ＬＥＡ−Δｄ』
に対して負のレートデータ『−ｒｄ』を次々と加算して
いき、ループ部の波形データを逆方向に読み出す。
【００４６】なお、上述の実施例では、波形データを記
憶している波形メモリの読み出しについて説明したが、
これに限らず、ダイレクトトゥディスクのようにハード
ディスク上に記憶された音声ファイルを読み出す場合に
適用してもよいことはいうまでもない。また、実施例で
は、スクラッチ円盤１４は、円盤状の回転テーブルから
なる操作子と、この操作子の回転方向及び回転量に応じ
たパルス信号を発生するロータリーエンコーダーとから
構成され、角度変化検出手段１５はスクラッチ円盤１４
から出力されるパルス信号を入力し、それに基づいてス
クラッチ円盤１４の回転角度の変化量（相対位置）を検
出する場合について説明したが、これに限らず、スクラ
ッチ円盤及び角度変化検出手段をピッチベンドホイール
のような中点復帰型のホイールで構成してもよい。すな
わち、中点復帰型ホイールは中点位置を基準値ゼロとし
てその回転方向及び回転位置に応じて正負の相対速度デ
ータを出力しても、その回転方向及び回転位置に応じた
正負の加速度データを出力してもよい。
【００４７】また、上述の実施例では、レート発生手段
１３は、スクラッチデータＳＣＤとレートオフセットエ
ンベロープ発生手段１９からのレートオフセットエンベ
ロープデータＲＯＥとの加算値に応じて『＋１６』から
『−１６』までの範囲にあるレートデータＲＤをアドレ
スカウンタ２０に出力する場合について説明したが、こ
れに限らず、スクラッチデータＳＣＤとレートオフセッ
トエンベロープデータＲＯＥとの乗算値を所定範囲のレ
ートデータＲＤとして出力しても、スクラッチデータＳ
ＣＤとレートオフセットエンベロープデータＲＯＥのい
ずれか一方のみに応じてレートデータＲＤを出力しても
よい。
【発明の効果】この発明によれば、所定のサンプリング
順番で記憶された波形データを逆方向に読み出し、レコ
ードを逆回転させることによって生じるスクラッチ効果
と同じような特殊な効果を楽音に付与することができる
という効果を有する。特に、所望のピッチに対応する読
出しレートをスクラッチ制御データによって変更する構
成であるため、スクラッチアクションに応じて発生する
スクラッチ制御データの値は、所望のピッチ変更量に応
じた相対的な値であってよく、従って、スクラッチアク
ションに過度の大きな動きやスピードが要求されること
がなく、極めて簡便で済む。また、スクラッチ制御デー
タが発生されなくなった場合若しくは変更を指示しない
所定値に設定された場合は、読出しレートが変更され
ず、所望のピッチでの通常のサウンド波形再生が行われ
るので、スクラッチアクションをやめたとき、通常のサ
ウンド再生を保証することができる。
【図面の簡単な説明】
【図１】 この発明に係る波形データ読み出し装置を内
蔵した電子楽器の全体構成を示すハードブロック図であ
る。
【図２】 図１のレートオフセットエンベロープ発生手
段の発生するレートオフセットエンベロープデータＲＯ
Ｅの一例を示す図である。
【図３】 図２のレートオフセットエンベロープデータ
ＲＯＥを入力したレート発生手段が発生するレートデー
タの一例を示す図である。
【図４】 図１の波形メモリに記憶されている波形デー
タの内容を示す図である。
【図５】 図１のレート発生手段の詳細構成を示す図で
ある。
【図６】 図４のレートオフセット発生手段のレートオ
フセットデータＲＯの発生特性を示す図である。
【図７】 図１のアドレスカウンタの詳細構成を示す図
である。
【符号の説明】
１１…鍵盤、１２…押鍵検出手段、１３…レート発生手
段、１４…スクラッチ円盤、１５…角度変化検出手段、
１６…スケーリング手段、１７…レンジ設定手段、１８
…パラメータ設定手段、１９…レートオフセットエベロ
ープ発生手段、２０…アドレスカウンタ、２１…波形メ
モリ、２２…補間手段、２３…音量エンブロープ発生手
段、２４…乗算器、２５…デジタル−アナログ変換器、
２６…サウンドシステム、１３１…ｆナンバ変換手段、
１３２…レートオフセット発生手段、１３３，１３４，
１３５…加算器、１３６…ディレイ回路、１３８…減算
器、１３９…上位ビット拡張手段、４１，４６，５８…
加算器、４２，４７，５５…ディレイ回路、４３，４
９，５０，５７…セレクタ回路、４４…ゲート回路、４
５…減算器、４８…アンド回路、５１…ループ部検出
器、５２…オールゼロ検出器、５３…ストップ信号発生
器、５４…ノア回路、５６…インバータ回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 音に関する波形データを所定の順序で記
    憶している波形記憶手段と、 前記波形記憶手段から前記波形データを所望のピッチに
    対応して読み出すための読出レートを指定するレート指
    定手段と、読出しレート及び読出し方向を制御するための時間的に
    可変のスクラッチ制御データを発生するスクラッチ制御
    手段と、 前記レート指定手段によって指定された読出しレートを
    前記スクラッチ制御データに従って変更するものであっ
    て、変更された読出しレートは読出し方向の制御のため
    に正又は負の値を持つ レート変更手段と、 前記レート変更手段から与えられる前記変更された読出
    しレートに基づき、該読出しレートに対応する速さでか
    つその正負に応じて順又は逆方向に変化する波形データ
    読出用アドレス信号を順次生成し、該アドレス信号に従
    って前記波形記憶手段から前記波形データを読み出し、
    これにより、前記変更された読出しレートとその正負に
    依存して前記波形記憶手段からの前記波形データの読み
    出し速度とその読出方向が制御されるようにした読出制
    御手段とを備えた波形データ読み出し装置。
  2. 【請求項２】 前記レート変更手段は、前記変更された
    読出しレートが所定範囲内に収まるようにリミット処理
    を施す手段を含んでいる請求項１に記載の波形データ読
    み出し装置。
  3. 【請求項３】 前記レート変更手段は、前記スクラッチ
    制御データが所定値を示しているとき前記読出しレート
    を変更せず、前記スクラッチ制御データが前記所定値以
    外の値を示しているとき前記読出しレートを変更する請
    求項１に記載の波形データ読み出し装置。
  4. 【請求項４】 前記レート変更手段は、前記レート指定
    手段で指定された読出しレートを示すレートデータを前
    記スクラッチ制御データによって変更するための演算を
    行う演算手段を含み、前記スクラッチ制御データが所定
    値を示しているとき前記レートデータを変更せずに前記
    演算手段から出力し、前記スクラッチ制御データが前記
    所定値以外の値を示しているとき前記レートデータを変
    更した演算結果を前記演算手段から出力するものであ
    り、 前記読出制御手段は、前記変更されたレートデータが正
    の値を示すとき該レートデータに対応する速度で前記波
    形記憶手段から前記波形データを順方向に読み出し、負
    の値を示すときは逆方向に読み出し、変更されたレート
    データが０のときは波形データ読出しの進行を中断する
    ものである請求項１に記載の波形データ読み出し装置。
  5. 【請求項５】 前記波形記憶手段は、アタック部の波形
    データとループ部の波形データとを記憶しており、 前記読出制御手段は、波形データの順方向の再生読出
    は、アタック部の波形データを読出した後、ループ部の
    波形データを繰返す読み出すことにより行い、前記ルー
    プ部の波形データを読出している最中に前記スクラッチ
    制御手段によって逆方向読出しが指示されたならば、ル
    ープ部の波形データのみを逆方向に読出し、逆方向読出
    し指示が終わるまでループ部の逆方向読出しを繰返すよ
    うにした請求項１に記載の波形データ読み出し装置。
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