JP2728188B2 - マルチデッキの制御方法及び装置 - Google Patents
マルチデッキの制御方法及び装置Info
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B21/00—Head arrangements not specific to the method of recording or reproducing
- G11B21/16—Supporting the heads; Supporting the sockets for plug-in heads
- G11B21/18—Supporting the heads; Supporting the sockets for plug-in heads while the head is moving
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/022—Electronic editing of analogue information signals, e.g. audio or video signals
- G11B27/028—Electronic editing of analogue information signals, e.g. audio or video signals with computer assistance
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- G11B27/029—Insert-editing
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- G11B2220/40—Combinations of multiple record carriers
- G11B2220/45—Hierarchical combination of record carriers, e.g. HDD for fast access, optical discs for long term storage or tapes for backup
- G11B2220/455—Hierarchical combination of record carriers, e.g. HDD for fast access, optical discs for long term storage or tapes for backup said record carriers being in one device and being used as primary and secondary/backup media, e.g. HDD-DVD combo device, or as source and target media, e.g. PC and portable player
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
- G11B2220/91—Helical scan format, wherein tracks are slightly tilted with respect to tape direction, e.g. VHS, DAT, DVC, AIT or exabyte
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- General Engineering & Computer Science (AREA)
- Control Of Multiple Motors (AREA)
- Optical Recording Or Reproduction (AREA)
- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
- Feedback Control In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマルチデッキ制御方法及
び装置、詳しくは少なくとも２つのデッキを内蔵したマ
ルチデッキの制御方法及び装置に関するものである。
び装置、詳しくは少なくとも２つのデッキを内蔵したマ
ルチデッキの制御方法及び装置に関するものである。
【０００２】
【従来の技術】一般的に、２個のデッキを備えたダブル
デッキ(DoubleDeck) 記録再生装置は記録媒体上に記録
された情報の複写及び編集を可能にすることで、使用者
に便利さを提供している。
デッキ(DoubleDeck) 記録再生装置は記録媒体上に記録
された情報の複写及び編集を可能にすることで、使用者
に便利さを提供している。
【０００３】そして、記録再生装置におけるサーボ(Ser
vo System)は、記録媒体の走行を制御するためのキャプ
スタンサーボ(Capstan Servo)、ドラムヘッド(Head)の
位相と回転数を制御するためのドラムサーボ(Drum Serv
o)、記録媒体のバックテンション(Back Tension)を制御
するためのバックテンションサーボ等を含む。そして、
これらのうちバックテンションサーボはメカニカルサー
ボ(Mechanical Servo)に該当する。
vo System)は、記録媒体の走行を制御するためのキャプ
スタンサーボ(Capstan Servo)、ドラムヘッド(Head)の
位相と回転数を制御するためのドラムサーボ(Drum Serv
o)、記録媒体のバックテンション(Back Tension)を制御
するためのバックテンションサーボ等を含む。そして、
これらのうちバックテンションサーボはメカニカルサー
ボ(Mechanical Servo)に該当する。
【０００４】
【発明が解決しようとする課題】現在のダブルデッキ記
録再生装置は２つの記録再生装置を一体化した形態で構
成され、それぞれの両デッキ内のサーボ系は独立的に制
御すされるため、独立したサーボ系制御回路が必要であ
った。従って、その構成はシングルデッキに対して実質
的に２倍の構成を有することになる。
録再生装置は２つの記録再生装置を一体化した形態で構
成され、それぞれの両デッキ内のサーボ系は独立的に制
御すされるため、独立したサーボ系制御回路が必要であ
った。従って、その構成はシングルデッキに対して実質
的に２倍の構成を有することになる。
【０００５】従って本発明の目的は、簡単な構成で複数
デッキ内のサーボ系を総括的に制御できるマルチデッキ
の制御方法及び装置を提供するところにある。
デッキ内のサーボ系を総括的に制御できるマルチデッキ
の制御方法及び装置を提供するところにある。
【０００６】
【課題を解決するための手段】従って本発明の目的は、
簡単な構成で複数デッキ内のサーボ系を総括的に制御で
きるマルチデッキの制御方法及び装置を提供するところ
にある。
簡単な構成で複数デッキ内のサーボ系を総括的に制御で
きるマルチデッキの制御方法及び装置を提供するところ
にある。
【０００７】この課題を解決するため、例えば本発明の
マルチデッキの制御方法は以下に示す行程を備える。す
なわち、少なくとも２つのデッキを備えたマルチデッキ
の制御方法において、（ａ）回転するヘッドドラムの回
転数を表すＤＦＧ信号、ヘッドドラム上に配設された複
数のヘッドの位相を示すＤＰＧ信号、更には、テープの
走行速度を表すＣＦＧ信号が印加されたかを判断する行
程と、（ｂ）印加された信号がどのデッキから発生した
のかを判断する行程と、（ｃ）印加された信号に対応す
る処理を行う行程と、（ｄ）印加された信号が前記ＤＰ
Ｇ信号の場合、所定時間経過するのを待って、前記ヘッ
ドのうちの１つをアクティブにするスイッチングＳＰ信
号のタイミングをとる行程と、（ｅ）前記ＳＰ信号が出
力された後、所定時間開花するのを待って、テープに印
加する制御ＣＰ信号の出力タイミングをとる行程と、
（ｆ）前記ＤＰＧ信号の印加によって前記ＳＰ信号或い
は前記ＣＰ信号の出力対象デッキを決定する行程と、
（ｇ）決定したデッキに対し、前記ＳＰ信号或いは前記
ＣＰ信号を伝送する行程とを備える。
マルチデッキの制御方法は以下に示す行程を備える。す
なわち、少なくとも２つのデッキを備えたマルチデッキ
の制御方法において、（ａ）回転するヘッドドラムの回
転数を表すＤＦＧ信号、ヘッドドラム上に配設された複
数のヘッドの位相を示すＤＰＧ信号、更には、テープの
走行速度を表すＣＦＧ信号が印加されたかを判断する行
程と、（ｂ）印加された信号がどのデッキから発生した
のかを判断する行程と、（ｃ）印加された信号に対応す
る処理を行う行程と、（ｄ）印加された信号が前記ＤＰ
Ｇ信号の場合、所定時間経過するのを待って、前記ヘッ
ドのうちの１つをアクティブにするスイッチングＳＰ信
号のタイミングをとる行程と、（ｅ）前記ＳＰ信号が出
力された後、所定時間開花するのを待って、テープに印
加する制御ＣＰ信号の出力タイミングをとる行程と、
（ｆ）前記ＤＰＧ信号の印加によって前記ＳＰ信号或い
は前記ＣＰ信号の出力対象デッキを決定する行程と、
（ｇ）決定したデッキに対し、前記ＳＰ信号或いは前記
ＣＰ信号を伝送する行程とを備える。
【０００８】
【作用】かかる行程を有する本発明のマルチデッキの制
御方法は、二つのデッキ内にそれぞれ備えられたサーボ
系を総括的に制御することにより回路を簡単にすること
ができる。
御方法は、二つのデッキ内にそれぞれ備えられたサーボ
系を総括的に制御することにより回路を簡単にすること
ができる。
【０００９】
【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。
を詳細に説明する。
【００１０】図１はダブルデッキサーボ系制御装置を示
したもので、その参照番号１００及び１１０は第１及び
第２デッキ、１２０はマイコン、１３０は操作部上のキ
ーマトリックス、１０１，１０２，１１１及び１１２は
第１〜４ドラムヘッド、１０３及び１１３は第１及び第
２オーディオ制御ヘッド、１０４及び１１４は第１及び
第２ドラム、１０５及び１１５は第１及び第２キャプス
タン、１０６及び１１６は第１及び２映像処理部、１０
７及び１１７は第１及び第２キャプスタン駆動部、１０
８及び１１８は第１及び第２ドラム駆動部を示す。
したもので、その参照番号１００及び１１０は第１及び
第２デッキ、１２０はマイコン、１３０は操作部上のキ
ーマトリックス、１０１，１０２，１１１及び１１２は
第１〜４ドラムヘッド、１０３及び１１３は第１及び第
２オーディオ制御ヘッド、１０４及び１１４は第１及び
第２ドラム、１０５及び１１５は第１及び第２キャプス
タン、１０６及び１１６は第１及び２映像処理部、１０
７及び１１７は第１及び第２キャプスタン駆動部、１０
８及び１１８は第１及び第２ドラム駆動部を示す。
【００１１】第１キャプスタン１０５はテープを走行さ
せるためのものである。そして、第１ドラム１０４に設
置・付着された第１，第２２ドラムヘッド１０１，１０
２は互いに第１ドラムの正反対の位置にあり、第１ドラ
ム１０４が回転することにより交互にテープ面に位置す
る。そして、それらはテープに記録された映像情報の読
み取って第１映像処理部１０６に伝達したり、或いは、
第１映像処理部１０６で処理された映像情報をテープに
記録させる。
せるためのものである。そして、第１ドラム１０４に設
置・付着された第１，第２２ドラムヘッド１０１，１０
２は互いに第１ドラムの正反対の位置にあり、第１ドラ
ム１０４が回転することにより交互にテープ面に位置す
る。そして、それらはテープに記録された映像情報の読
み取って第１映像処理部１０６に伝達したり、或いは、
第１映像処理部１０６で処理された映像情報をテープに
記録させる。
【００１２】第１映像処理部１０６は入出力ライン５を
通じて流入される映像情報を処理し、第１，第２ドラム
ヘッド１０１，１０２に交互に供給したり、或いは第
１，第２ドラムヘッド１０１，１０２が読み取った映像
情報を交互に受信する。ここで、第１，第２ドラムヘッ
ド１０１，１０２の選択をマイコン１２０の出力から出
るスイッチングパルスの論理状態により行なう。即ち、
そのスイッチングパルスの論理状態がハイであれば第１
ドラムヘッド１０１が選択され、スイッチングパルスの
論理状態がローであれば第２ドラムヘッド１０２が選択
される。
通じて流入される映像情報を処理し、第１，第２ドラム
ヘッド１０１，１０２に交互に供給したり、或いは第
１，第２ドラムヘッド１０１，１０２が読み取った映像
情報を交互に受信する。ここで、第１，第２ドラムヘッ
ド１０１，１０２の選択をマイコン１２０の出力から出
るスイッチングパルスの論理状態により行なう。即ち、
そのスイッチングパルスの論理状態がハイであれば第１
ドラムヘッド１０１が選択され、スイッチングパルスの
論理状態がローであれば第２ドラムヘッド１０２が選択
される。
【００１３】第１キャプスタン駆動部１０７は、第１キ
ャプスタン１０５の回転速度を制御するため、自身内に
モータ及びモータ駆動部を含んでいる。そして、第１キ
ャプスタン駆動部１０７はマイコン１２０から出力され
るパルス幅変調（以下、簡単にＰＷＭとする）形態の第
１制御信号により第１キャプスタン１０５の回転速度を
調整する。また、この第１キャプスタン駆動部１０７は
第１キャプスタン１０５の回転速度に対する情報をキャ
プスタン周波数発生器（Capsten Frequency Generator;
以下、ＣＦＧとする）信号をマイコン１２０に供給す
る。
ャプスタン１０５の回転速度を制御するため、自身内に
モータ及びモータ駆動部を含んでいる。そして、第１キ
ャプスタン駆動部１０７はマイコン１２０から出力され
るパルス幅変調（以下、簡単にＰＷＭとする）形態の第
１制御信号により第１キャプスタン１０５の回転速度を
調整する。また、この第１キャプスタン駆動部１０７は
第１キャプスタン１０５の回転速度に対する情報をキャ
プスタン周波数発生器（Capsten Frequency Generator;
以下、ＣＦＧとする）信号をマイコン１２０に供給す
る。
【００１４】第１ドラム駆動部１０８はマイコン１２０
から出力されるＰＷＭ形態の第２制御信号により第１ド
ラム１０４の回転速度を調節し、第１ドラム１０４の回
転速度及び第１ドラム１０４に設置・付着された第１，
第２ドラムヘッド１０１，１０２の位置情報を示す、ド
ラム周波数発生器（Drum Frequency Generator; 以下、
ＤＦＧとする）及びドラム位相発生器（Drum Phase Gen
erator; 以下、ＤＰＧとする）信号を発生しマイコン１
２０に供給する。
から出力されるＰＷＭ形態の第２制御信号により第１ド
ラム１０４の回転速度を調節し、第１ドラム１０４の回
転速度及び第１ドラム１０４に設置・付着された第１，
第２ドラムヘッド１０１，１０２の位置情報を示す、ド
ラム周波数発生器（Drum Frequency Generator; 以下、
ＤＦＧとする）及びドラム位相発生器（Drum Phase Gen
erator; 以下、ＤＰＧとする）信号を発生しマイコン１
２０に供給する。
【００１５】第１キャプスタン１０５と第１ドラム１０
４の間に設置された第１オーディオ制御ヘッド１０３
は、記録時においてはマイコン１２０から出る制御パル
ス列をテープの制御トラックに記録し、また、再生時に
は制御トラックに記録された制御パルス列を読出しマイ
コン１２０に供給する。
４の間に設置された第１オーディオ制御ヘッド１０３
は、記録時においてはマイコン１２０から出る制御パル
ス列をテープの制御トラックに記録し、また、再生時に
は制御トラックに記録された制御パルス列を読出しマイ
コン１２０に供給する。
【００１６】以上のように、第１，第２ドラムヘッド１
０１，１０２、第１オーディオ制御ヘッド１０３、第１
キャプスタン１０５、第１ドラム１０４、第１映像処理
部１０６、第１キャプスタン駆動部１０７及び第１ドラ
ム駆動部１０８は共に第１デッキ１００を構成してい
る。
０１，１０２、第１オーディオ制御ヘッド１０３、第１
キャプスタン１０５、第１ドラム１０４、第１映像処理
部１０６、第１キャプスタン駆動部１０７及び第１ドラ
ム駆動部１０８は共に第１デッキ１００を構成してい
る。
【００１７】そして、第２デッキ１１０は第３，４ドラ
ムヘッド１１１，１１２、第２オーディオ制御ヘッド１
１３、第２ドラム１１４、第２キャプスタン１１５、第
２映像処理部１１６、第２キャプスタン駆動部１１７及
び第２ドラム駆動部１１８で構成され、各構成要素は第
１デッキの対応される構成要素と同一に作動される。
ムヘッド１１１，１１２、第２オーディオ制御ヘッド１
１３、第２ドラム１１４、第２キャプスタン１１５、第
２映像処理部１１６、第２キャプスタン駆動部１１７及
び第２ドラム駆動部１１８で構成され、各構成要素は第
１デッキの対応される構成要素と同一に作動される。
【００１８】マイコン１２０は自体内に内蔵された第
１，第２タイマ回路１２１，１２２を通じて、第１オー
ディオ制御ヘッド１０３、第１キャプスタン駆動部１０
７及び第１ドラム駆動部１０８からの、制御パルス，Ｃ
ＦＧ信号，ＤＦＧ信号及びＤＰＧ信号を受信し、且つ、
スイッチングパルス列，ＰＷＭ形態のキャプスタン駆動
用第１制御信号及びドラム駆動用第２制御信号を発生す
る。
１，第２タイマ回路１２１，１２２を通じて、第１オー
ディオ制御ヘッド１０３、第１キャプスタン駆動部１０
７及び第１ドラム駆動部１０８からの、制御パルス，Ｃ
ＦＧ信号，ＤＦＧ信号及びＤＰＧ信号を受信し、且つ、
スイッチングパルス列，ＰＷＭ形態のキャプスタン駆動
用第１制御信号及びドラム駆動用第２制御信号を発生す
る。
【００１９】そして、キーマトリックス１３０は使用者
が指定する各種作動制御命令を２進論理値形態のキーデ
ータに変えマイコン１２０に供給する。
が指定する各種作動制御命令を２進論理値形態のキーデ
ータに変えマイコン１２０に供給する。
【００２０】図２は図１に図示された回路図のうち、マ
イコン１２０に含まれた第１，２タイマ回路１２１，１
２２の詳細回路図である。ここで、第１，２タイマ回路
１２１，１２２は相互に同一構成を持つので、ここでは
第１タイマ回路１２１の動作を説明する。
イコン１２０に含まれた第１，２タイマ回路１２１，１
２２の詳細回路図である。ここで、第１，２タイマ回路
１２１，１２２は相互に同一構成を持つので、ここでは
第１タイマ回路１２１の動作を説明する。
【００２１】図２で、参照番号２００はカウンタ、２１
１〜２１６はタイム捕捉モジュール、２３１〜２３５は
モジュール制御レジスタ、２３６は比較器、２４１〜２
４５はシュミットトリガ回路、２５１〜２５３は分周器
である。
１〜２１６はタイム捕捉モジュール、２３１〜２３５は
モジュール制御レジスタ、２３６は比較器、２４１〜２
４５はシュミットトリガ回路、２５１〜２５３は分周器
である。
【００２２】カウンタ２００は第１入力ライン２６１を
通じて、外部発信器（図示してない）からのシステムク
ロックをカウントし、そのカウントされた１６ビットの
タイムデータを第１〜第６タイム捕捉モジュール２１１
〜２１６にそれぞれ供給する。第１入力ライン２６１は
外部発信器に接続されている。
通じて、外部発信器（図示してない）からのシステムク
ロックをカウントし、そのカウントされた１６ビットの
タイムデータを第１〜第６タイム捕捉モジュール２１１
〜２１６にそれぞれ供給する。第１入力ライン２６１は
外部発信器に接続されている。
【００２３】第２入力ライン２６２はＣＦＧ信号を流入
させるためのものであり、第１キャプスタン駆動部１０
７に接続される。第１シュミットトリガ回路２４１は第
２入力ライン２６２に接続され、ＣＦＧ信号を波形整形
する。第１分周器２５１は波形整形されたＣＦＧ信号を
所定の周波数比に分割し、第１タイム捕捉モジュール２
１１に供給する。
させるためのものであり、第１キャプスタン駆動部１０
７に接続される。第１シュミットトリガ回路２４１は第
２入力ライン２６２に接続され、ＣＦＧ信号を波形整形
する。第１分周器２５１は波形整形されたＣＦＧ信号を
所定の周波数比に分割し、第１タイム捕捉モジュール２
１１に供給する。
【００２４】第３入力ライン２６３はＤＦＧ信号を流入
するためのものであり、第１ドラム駆動部１０８に接続
される。第２シュミットトリガ回路２４２はＤＦＧ信号
を波形整形する。第２分周器２５２は分周されたＤＦＧ
信号を前もって設定された周波数比に分周し、第２タイ
ム捕捉モジュール２１２に供給する。
するためのものであり、第１ドラム駆動部１０８に接続
される。第２シュミットトリガ回路２４２はＤＦＧ信号
を波形整形する。第２分周器２５２は分周されたＤＦＧ
信号を前もって設定された周波数比に分周し、第２タイ
ム捕捉モジュール２１２に供給する。
【００２５】第４入力ライン２６４はＤＰＧ信号を流入
するためのものであり、第１ドラム駆動部１０８に接続
される。第３シュミットトリガ回路２４３はＤＰＧ信号
を波形整形し、第３タイム捕捉モジュール２１３に供給
する。
するためのものであり、第１ドラム駆動部１０８に接続
される。第３シュミットトリガ回路２４３はＤＰＧ信号
を波形整形し、第３タイム捕捉モジュール２１３に供給
する。
【００２６】第５入力ライン２６５は制御パルスを受信
するため、第１オーディオ制御ヘッド１０３に接続され
る。第４シュミットトリガ回路２４４及び第３分周器２
５３は制御パルスを波形整形し分周した後、これを第４
タイム捕捉モジュール２１４に供給する。
するため、第１オーディオ制御ヘッド１０３に接続され
る。第４シュミットトリガ回路２４４及び第３分周器２
５３は制御パルスを波形整形し分周した後、これを第４
タイム捕捉モジュール２１４に供給する。
【００２７】第６入力ライン２６６及び第５シュミット
トリガ回路２４５はここでは使用していない。
トリガ回路２４５はここでは使用していない。
【００２８】第１〜６タイム捕捉モジュール２１１〜２
１６は、それぞれ内部インタラプト端子，内部制御端
子，内部入力ポート及び内部出力ポートを持っている。
各内部制御端子はシュミットトリガ回路２４１〜２４５
及び分周器２５１〜２５３を通じて、第２〜第６入力ラ
イン２６２〜２６６のうち対応するものに接続され、該
当タイム捕捉モジュールが第１デッキ１００からのある
信号が内部制御端子に印加される瞬間のタイムデータを
カウンタ２００から捕捉した後、これを内部出力ポート
にラッチし、同時に内部インタラプト端子にインタラプ
ト信号を発生し、インタラプト伝送ライン２７２を通じ
てＣＰＵに伝送する。内部入力ポートは、タイムデータ
伝送ライン２７０を通じてカウンタ２００に接続され、
内部出力ポートは入・出力伝送バス２７１を通じてＣＰ
Ｕに接続される。
１６は、それぞれ内部インタラプト端子，内部制御端
子，内部入力ポート及び内部出力ポートを持っている。
各内部制御端子はシュミットトリガ回路２４１〜２４５
及び分周器２５１〜２５３を通じて、第２〜第６入力ラ
イン２６２〜２６６のうち対応するものに接続され、該
当タイム捕捉モジュールが第１デッキ１００からのある
信号が内部制御端子に印加される瞬間のタイムデータを
カウンタ２００から捕捉した後、これを内部出力ポート
にラッチし、同時に内部インタラプト端子にインタラプ
ト信号を発生し、インタラプト伝送ライン２７２を通じ
てＣＰＵに伝送する。内部入力ポートは、タイムデータ
伝送ライン２７０を通じてカウンタ２００に接続され、
内部出力ポートは入・出力伝送バス２７１を通じてＣＰ
Ｕに接続される。
【００２９】詳細に説明すれば、第１〜４タイム捕捉モ
ジュール２１１〜２１４は、それぞれ波形整形し分周さ
れたＣＦＧ，ＤＦＧ信号及び制御パルス及び波形整形さ
れたＤＰＧ信号が内部制御端子に印加される時、カウン
タ２００からタイムデータを捕捉し、即ち、タイムデー
タ伝送通路２７０及びその内部入力ポートを通じてカウ
ンタ２００からのカウントされた１６ビットタイムデー
タを受けその内部出力ポートで一時的にラッチした後、
これをＩ／Ｏ伝送バス２７１を通じてＣＰＵに伝送す
る。これと共にインタラプト信号を内部インタラプト端
子に発生させ、インタラプト伝送ライン２７２を通じて
ＣＰＵ側に伝送する。
ジュール２１１〜２１４は、それぞれ波形整形し分周さ
れたＣＦＧ，ＤＦＧ信号及び制御パルス及び波形整形さ
れたＤＰＧ信号が内部制御端子に印加される時、カウン
タ２００からタイムデータを捕捉し、即ち、タイムデー
タ伝送通路２７０及びその内部入力ポートを通じてカウ
ンタ２００からのカウントされた１６ビットタイムデー
タを受けその内部出力ポートで一時的にラッチした後、
これをＩ／Ｏ伝送バス２７１を通じてＣＰＵに伝送す
る。これと共にインタラプト信号を内部インタラプト端
子に発生させ、インタラプト伝送ライン２７２を通じて
ＣＰＵ側に伝送する。
【００３０】第１〜５モジュール制御レジスタ２３１〜
２３５は第１〜５タイム捕捉モジュール２１１〜２１５
に接続されており、これらは制御端子に入る第１デッキ
からの多様な信号、即ちＣＦＧ，ＤＦＧ，ＤＰＧ信号及
び制御パルスのうち、ある一の立ち上がりエッジ，立ち
下がりエッジ等のようなある部分で第１〜５タイム捕捉
モジュール２１１〜２１５がカウンタ２００のカウント
されたタイムデータを捕捉するように捕捉タイムを設定
する。
２３５は第１〜５タイム捕捉モジュール２１１〜２１５
に接続されており、これらは制御端子に入る第１デッキ
からの多様な信号、即ちＣＦＧ，ＤＦＧ，ＤＰＧ信号及
び制御パルスのうち、ある一の立ち上がりエッジ，立ち
下がりエッジ等のようなある部分で第１〜５タイム捕捉
モジュール２１１〜２１５がカウンタ２００のカウント
されたタイムデータを捕捉するように捕捉タイムを設定
する。
【００３１】比較器２３６は第６タイム捕捉モジュール
２１６に接続され、ＣＰＵから受けるタイムデータを格
納し、この格納されたデータを第６タイム捕捉モジュー
ル２１６を通じてカウンタ２００から読み出されたタイ
ムデータと比較し、同じ場合に所定論理信号を発生す
る。
２１６に接続され、ＣＰＵから受けるタイムデータを格
納し、この格納されたデータを第６タイム捕捉モジュー
ル２１６を通じてカウンタ２００から読み出されたタイ
ムデータと比較し、同じ場合に所定論理信号を発生す
る。
【００３２】この所定論理信号によりスイッチＳＷ１〜
ＳＷ３は、スイッチング動作を行う。従って、ＰＷＭ形
態のドラム駆動用第１制御信号及びキャプスタン駆動用
第２制御信号とスイッチングパルスは各該当スイッチＳ
Ｗ１〜ＳＷ３に接続された第１〜第３出力ライン２６７
〜２６９に現われる。
ＳＷ３は、スイッチング動作を行う。従って、ＰＷＭ形
態のドラム駆動用第１制御信号及びキャプスタン駆動用
第２制御信号とスイッチングパルスは各該当スイッチＳ
Ｗ１〜ＳＷ３に接続された第１〜第３出力ライン２６７
〜２６９に現われる。
【００３３】第１出力ライン２６７はドラム駆動用第１
制御信号を第１ドラム駆動部１０８に供給し、第２出力
ライン２６８はキャプスタン駆動用制御信号を第１キャ
プスタン駆動部１０７に供給し、第３出力ライン２６９
はスイッチングパルスを第１映像処理部１０６に供給す
る。
制御信号を第１ドラム駆動部１０８に供給し、第２出力
ライン２６８はキャプスタン駆動用制御信号を第１キャ
プスタン駆動部１０７に供給し、第３出力ライン２６９
はスイッチングパルスを第１映像処理部１０６に供給す
る。
【００３４】図３及び図４は図１に図示された回路図の
うち、マイコン１２０が遂行する動作の処理内容であ
り、図２に図示されたタイマ回路の動作状態を示す。ま
た、図３はテープの記録内容を読出す過程を示したもの
である。
うち、マイコン１２０が遂行する動作の処理内容であ
り、図２に図示されたタイマ回路の動作状態を示す。ま
た、図３はテープの記録内容を読出す過程を示したもの
である。
【００３５】マイコン１２０は自体内にＣＰＵを備え、
このＣＰＵに図２で図示されたタイマ回路からインタラ
プト信号が印加されるごとに図３のプログラムが実行す
る。インタラプト信号によりプログラムが実行される
と、まずＣＰＵはＤＦＧ，ＤＰＧ及びＣＦＧ信号のう
ち、どの信号が入・出力伝送バス２１７を通じてＣＰＵ
に印加されたのかを判断する（ステップＳ３００，４０
０，５００）。これら信号のうち、どの信号もＣＰＵに
印加されていない場合、ＣＰＵはダブルデッキ記録再生
装置が再生モードにあるか、又は記録モードにあるかを
判断する（ステップＳ６００）。そして、再生モードに
あればＣＰＵは自身に制御パルスが印加されたかを判断
する（ステップＳ６１０）。ステップＳ３１０，４１
０，５１０及び６２０では、ＣＰＵは印加された信号又
はパルスが第１デッキから来たか、又は第２デッキから
来たかを判断する。もし、これらの行程（ステップＳ３
１０，４１０，５１０及び６２０）の決定が肯定であれ
ば、プログラムは該当する行程（ステップＳ３２０，４
２０，５２０及び６２０）に進み、第１デッキから印加
された信号又はパルスを処理する。すなわち、ドラムか
キャプスタンの回転速度または位相を合わせるため、Ｄ
ＦＧ，ＤＰＧあるいはＣＦＧ信号のエラー値を補償す
る。
このＣＰＵに図２で図示されたタイマ回路からインタラ
プト信号が印加されるごとに図３のプログラムが実行す
る。インタラプト信号によりプログラムが実行される
と、まずＣＰＵはＤＦＧ，ＤＰＧ及びＣＦＧ信号のう
ち、どの信号が入・出力伝送バス２１７を通じてＣＰＵ
に印加されたのかを判断する（ステップＳ３００，４０
０，５００）。これら信号のうち、どの信号もＣＰＵに
印加されていない場合、ＣＰＵはダブルデッキ記録再生
装置が再生モードにあるか、又は記録モードにあるかを
判断する（ステップＳ６００）。そして、再生モードに
あればＣＰＵは自身に制御パルスが印加されたかを判断
する（ステップＳ６１０）。ステップＳ３１０，４１
０，５１０及び６２０では、ＣＰＵは印加された信号又
はパルスが第１デッキから来たか、又は第２デッキから
来たかを判断する。もし、これらの行程（ステップＳ３
１０，４１０，５１０及び６２０）の決定が肯定であれ
ば、プログラムは該当する行程（ステップＳ３２０，４
２０，５２０及び６２０）に進み、第１デッキから印加
された信号又はパルスを処理する。すなわち、ドラムか
キャプスタンの回転速度または位相を合わせるため、Ｄ
ＦＧ，ＤＰＧあるいはＣＦＧ信号のエラー値を補償す
る。
【００３６】また、ステップＳ３１０，Ｓ４１０，Ｓ５
１０及び６２０の決定が否定、つまり、第２デッキから
のインタラプトであると判断した場合には、ステップＳ
３３０，Ｓ４３０，Ｓ５３０，Ｓ６４０へ進み、第２デ
ッキから印加された信号またはパルスに対する処理を行
う。
１０及び６２０の決定が否定、つまり、第２デッキから
のインタラプトであると判断した場合には、ステップＳ
３３０，Ｓ４３０，Ｓ５３０，Ｓ６４０へ進み、第２デ
ッキから印加された信号またはパルスに対する処理を行
う。
【００３７】図４は、テープに任意の内容を記録する行
程を示している。ＣＰＵはデッキ記録再生装置が再生モ
ードにあるかどうかを判断する（ステップＳ７００）。
そして、再生モードである場合、次にスイッチングパル
スＳＰ信号を出力するため、信号ＤＰＧ信号の印加され
た後、所定時間が経過したかどうかを判断し、その時間
が経過するまで待つ（ステップＳ８００）。また、記録
モードであると判断された場合には、ステップＳ７１０
に進むが、制御パルスＣＰ信号を出力するためＳＰ信号
を印加した後、所定時間が経過したかどうかを判断す
る。従って、ステップＳ７１０の判断が“ＮＯ”である
場合にはステップＳ８００に進み、ＳＰ信号印加に対す
る所定時間が経過したかどうか、つまり、ＳＰ信号の出
力時期であるか否かの判断を行うようになる。
程を示している。ＣＰＵはデッキ記録再生装置が再生モ
ードにあるかどうかを判断する（ステップＳ７００）。
そして、再生モードである場合、次にスイッチングパル
スＳＰ信号を出力するため、信号ＤＰＧ信号の印加され
た後、所定時間が経過したかどうかを判断し、その時間
が経過するまで待つ（ステップＳ８００）。また、記録
モードであると判断された場合には、ステップＳ７１０
に進むが、制御パルスＣＰ信号を出力するためＳＰ信号
を印加した後、所定時間が経過したかどうかを判断す
る。従って、ステップＳ７１０の判断が“ＮＯ”である
場合にはステップＳ８００に進み、ＳＰ信号印加に対す
る所定時間が経過したかどうか、つまり、ＳＰ信号の出
力時期であるか否かの判断を行うようになる。
【００３８】さて、ＤＰＧ信号が印加され、所定時間経
過すると処理はステップＳ８１０に進み、ＤＰＧ信号が
第１デッキからきたのか、或いは第２デッキから来たの
かを判断する。第１デッキからＤＰＧ信号が印加された
と判断したら、第１デッキに対してＳＰ信号を出力（ス
テップＳ８２０）し、第２デッキからＤＰＧ信号が印加
されたと判断したら第２デッキに対してＳＰ信号を出力
（ステップＳ８３０）する。
過すると処理はステップＳ８１０に進み、ＤＰＧ信号が
第１デッキからきたのか、或いは第２デッキから来たの
かを判断する。第１デッキからＤＰＧ信号が印加された
と判断したら、第１デッキに対してＳＰ信号を出力（ス
テップＳ８２０）し、第２デッキからＤＰＧ信号が印加
されたと判断したら第２デッキに対してＳＰ信号を出力
（ステップＳ８３０）する。
【００３９】こうして、ＳＰ信号の出力がなされるが、
ステップＳ７００で記録モードにあると判断し、更に、
ステップＳ７１０でＣＰ信号の印加するタイミングが来
たと判断したら、そのＣＰ信号を第１、第２デッキのど
ちらに出力するのかを判断する（ステップＳ７２０）。
そして、第１デッキであると判断した第１デッキに対し
てＣＰ信号を出力する（ステップＳ７３０）。また、第
２デッキであると判断したら、第２デッキに対してＣＰ
信号を出力する（ステップＳ７４０）。
ステップＳ７００で記録モードにあると判断し、更に、
ステップＳ７１０でＣＰ信号の印加するタイミングが来
たと判断したら、そのＣＰ信号を第１、第２デッキのど
ちらに出力するのかを判断する（ステップＳ７２０）。
そして、第１デッキであると判断した第１デッキに対し
てＣＰ信号を出力する（ステップＳ７３０）。また、第
２デッキであると判断したら、第２デッキに対してＣＰ
信号を出力する（ステップＳ７４０）。
【００４０】以上説明したように本実施例によれば、マ
イコン内部にタイマ回路を付加し、２つのデッキを同時
に制御できるように回路の構成を簡素化できる利点があ
る。又、原価節減もできる。
イコン内部にタイマ回路を付加し、２つのデッキを同時
に制御できるように回路の構成を簡素化できる利点があ
る。又、原価節減もできる。
【００４１】
【発明の効果】以上説明したように本発明によれば、簡
単な構成で複数デッキ内のサーボ系を総括的に制御でき
るマルチデッキの制御方法及び装置を提供することがで
きる。従って、製造コストを下げることが可能になる。
単な構成で複数デッキ内のサーボ系を総括的に制御でき
るマルチデッキの制御方法及び装置を提供することがで
きる。従って、製造コストを下げることが可能になる。
【００４２】
【図１】本発明の制御方法が適用されるダブルデッキサ
ーボ系制御装置回路図である。
ーボ系制御装置回路図である。
【図２】図１のうちマイコンに付加されたタイマ部の回
路図である。
路図である。
【図３】及び
【図４】実施例のダブルデッキ記録再生装置の動作処理
手順を示すフローチャートである。
手順を示すフローチャートである。
１００ 第１デッキ １１０ 第２デッキ １３０ キーマトリックス １０１，１０２，１１１，１１２ ドラムヘッド １０３，１１３ オーディオ制御ヘッド １０４，１１４ ドラム １０５，１１５ キャプスタン １０６，１１６ 映像処理部 １０７，１１７ キャプスタン駆動部 １０８，１１８ ドラム駆動部
Claims (3)
- 【請求項１】 少なくとも２つのデッキを備えたマルチ
デッキの制御方法において、（ａ）回転するヘッドドラ
ムの回転数を表すＤＦＧ信号、ヘッドドラム上に配設さ
れた複数のヘッドの位相を示すＤＰＧ信号、更には、テ
ープの走行速度を表すＣＦＧ信号が印加されたかを判断
する行程と、（ｂ）印加された信号がどのデッキから発
生したのかを判断する行程と、（ｃ）印加された信号に
対応する処理を行う行程と、（ｄ）印加された信号が前
記ＤＰＧ信号の場合、所定時間経過するのを待って、前
記ヘッドのうちの１つをアクティブにするスイッチング
ＳＰ信号のタイミングをとる行程と、（ｅ）前記ＳＰ信
号が出力された後、所定時間開花するのを待って、テー
プに印加する制御ＣＰ信号の出力タイミングをとる行程
と、（ｆ）前記ＤＰＧ信号の印加によって前記ＳＰ信号
或いは前記ＣＰ信号の出力対象デッキを決定する行程
と、（ｇ）決定したデッキに対し、前記ＳＰ信号或いは
前記ＣＰ信号を伝送する行程とを備えることを特徴とす
るマルチデッキ制御方法。 - 【請求項２】 デッキから制御信号が印加された場合、
前記行程（ｂ），（ｃ）を遂行するようにしたことを特
徴とする請求項第１項に記載のマルチデッキ制御方法。 - 【請求項３】 ヘッドを複数個備えたヘッドドラムを有
するデッキを少なくとも２つ備えたマルチデッキ記録再
生装置において、前記ヘッドドラムの回転数を表すＤＦ
Ｇ信号及びその位相を示すＤＰＧ信号、更には、テープ
の走行速度を表すＣＦＧ信号の少なくとも１つが印加さ
れた場合、当該印加信号の発生源のデッキがどれかを判
断する判断手段と、該判断手段で判断されたデッキに対
し、当該印加信号に対応する制御処理を行う制御手段と
を備え、前記制御手段は、更に、印加された信号がＤＰ
Ｇ信号の場合に、当該ＤＰＧ信号の発生源となったデッ
キのどのヘッドをアクティブにするかを制御するための
スイッチングパルスＳＰを所定のタイミングをとって出
力するスイッチングパルス信号出力手段と、且つ、前記
ＳＰ信号が出力された対象デッキが記録状態にあると
き、前記ＳＰ信号が出力された後の所定タイミングで、
前記テープ上に記録する制御パルスを出力する制御パル
ス出力手段とを備えることを特徴とするマルチデッキ制
御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-1891 | 1991-01-31 | ||
| KR910001891 | 1991-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307455A JPH04307455A (ja) | 1992-10-29 |
| JP2728188B2 true JP2728188B2 (ja) | 1998-03-18 |
Family
ID=19310737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016846A Expired - Fee Related JP2728188B2 (ja) | 1991-01-31 | 1992-01-31 | マルチデッキの制御方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2728188B2 (ja) |
| KR (2) | KR950012190B1 (ja) |
| DE (1) | DE4202632A1 (ja) |
| GB (1) | GB2253086B (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282093A (en) * | 1990-07-04 | 1994-01-25 | Samsung Electronics Co., Ltd. | Copy timing control circuit for double-deck video cassette recorder |
-
1992
- 1992-01-28 KR KR1019920001230A patent/KR950012190B1/ko not_active IP Right Cessation
- 1992-01-30 DE DE4202632A patent/DE4202632A1/de not_active Ceased
- 1992-01-31 JP JP4016846A patent/JP2728188B2/ja not_active Expired - Fee Related
- 1992-01-31 GB GB9202065A patent/GB2253086B/en not_active Expired - Fee Related
-
1993
- 1993-08-30 KR KR1019930016977A patent/KR950012204B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2253086B (en) | 1994-12-14 |
| JPH04307455A (ja) | 1992-10-29 |
| GB9202065D0 (en) | 1992-03-18 |
| KR950006826A (ko) | 1995-03-21 |
| KR950012204B1 (ko) | 1995-10-14 |
| KR920015309A (ko) | 1992-08-26 |
| GB2253086A (en) | 1992-08-26 |
| KR950012190B1 (ko) | 1995-10-14 |
| DE4202632A1 (de) | 1992-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
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